DE69624297T2 - Halbleiterspeicheranordnung - Google Patents

Description

• Die vorliegende Erfindung betrifft Halbleiter-Speicherbauelemente, insbesondere beinhaltend Subzeilen-Treiber (Sub Word-Line drivers, Sub-Word-Line-Treiber) zum Erhöhen einer Zeilen(Word-Line)-Spannung mit hoher Geschwindigkeit während einer Zeilen-Freigabe-Operation.
• Eine Speicherzelle aus einem Zellenkondensator zum Speichern von Daten und einem Zellen-Zugriffstransistor zum Steuern der Eingabe/Ausgabe der Ladung, und aus ihren peripheren Schaltungen zum Auslesen oder Schreiben von Daten von der/in die Speicherzelle bildet eine grundlegende Struktur eines dynamischen RAM- Speichers (nachfolgend als "DRAM" bezeichnet). Fig. 1 zeigt in einem Blockdiagramm ein Kernstück eines Halbleiter-Speicherbauelements inklusive Hauptschaltungen wie Leseverstärker und Spalten-Auswahl-Gates. Der Aufbau und der Betrieb eines solchen Kernstücks ist bekannter Stand der Technik. Fig. 2 zeigt ein Timing- Diagramm für die Lese-Operation in Fig. 1. Mit Bezug auf Fig. 1 und 2 wird nachfolgend die Lese-Operation eines DRAM schematisch erläutert.
• Wenn die Steuersignale für eine Leseoperation auf ein logisches "Tief"-Niveau geschaltet werden, so beispielsweise ein Zeilen-Adress-Strobe-Signal oder ein Spalten-Adress-Strobe-Signal , werden verschiedene interne Steuersignale im Inneren eines Chips erzeugt, die mit diesen Steuersignalen synchronisiert sind. Die internen Steuersignale arbeiten sequentiell in Übereinstimmung mit einem vorbestimmten Zeitplan und führen auf diese Weise eine gewünschte Lese-Operation durch. In einem typischen Speicher-Bauelement wird ein Adress-Multiplex- Verfahren verwendet, um die Chip-Größe zu verringern. Dabei wird ein und dieselbe Adressleitung durch ein Zeilen-Adress-Strobe-Signal oder ein Spalten-Adress- Strobe-Signal gesteuert, wodurch die Eingabe-Adresse als eine Zeilen-Adresse oder eine Spalten-Adresse wahrgenommen wird. Wird eine Zeilen-Adresse bezeichnet, so wird eine erhöhte Zeilenspannung an die Zeile gelegt, die der Reihen- Adresse entspricht. Wird dagegen die Spalten-Adresse bezeichnet, wird die Spalten-Auswahl-Leitung ausgewählt, die mit einem Paar von Bit-Leitungen (Bit-Lines) verbunden ist, die der Spalten-Adresse entsprechen. In DRAM-Speichern bezieht sich die Auswahl der Zeile (Word-Line) auf die Ladungsteilung zwischen den Zelldaten und der Bit-Line. Wenn eine Ladungsteilungs-Operation durch Auswahl irgendeiner Word-Line durchgeführt, tritt eine vorbestimmte Höhe einer Spannungsdifferenz zwischen den Bit-Lines auf. Ein Leseverstärker liest und verstärkt die Spannungsdifferenz zwischen den Bit-Lines. Typischerweise weist der Lese-Verstärker eine P-N-Latch-Struktur auf. Seit kurzem wird der Leseverstärker von benachbarten Speicherblöcken gemeinsam geteilt, um die Chipgröße zu verringern. Fig. 1 zeigt den Aufbau eines gemeinsam geteilten P-N-Leseverstärkers. In einem solchen gemeinsam geteilten P-N-Leseverstärker werden die Speicherzellen 2 und 14 ausschließlich durch Sperr-Gate-Steuersignale ISOi und ISOj ausgewählt. D. h., wenn die Speicherzelle 2 ausgewählt wird, geht das erste Steuersignal ISOi auf ein logisches "Hoch"-Niveau, also das Boost-Spannungsniveau Vpp, und schaltet so die Sperrgates 4 und 6 an. Dagegen geht das zweite Steuersignal ISOj auf ein logisches "Tief"-Niveau, also auf das Erdspannungsniveau Vss, und schaltet so die Sperr-Gates 16 und 18 ab. Wenn die Sperr-Gates 4 und 6 gleitend geschaltet sind, wird ein Bit-Line-Paar BLi, , deren Spannungsdifferenz zwischen einigen 10 mV und einigen 100 mV nach der Ladungs-Teilungs-Operation beträgt, negativ-verstärkt und positiv-verstärkt durch die N-Typ- und P-Typ-Leseverstärker 8 und 10. Anschließend werden sie auf das Leistungs-Versorgungs-Spannungsniveau Vcc beziehungsweise das Erdspannungsniveau Vss verstärkt. Nach einer ausreichenden Verstärkung des Bit-Line-Paars BLi, dekodiert ein Spalten-Dekodierer (nicht gezeigt) eine Spaltenadresse und aktiviert dadurch eine entsprechende Spalten- Auswahl-Leitung CSL, um ein entsprechendes Spalten-Auswahl-Gate auszuwählen. Dadurch werden die Spannungen des Bit-Line-Paars BLi, den I/O-Leitungen IO, zugeführt und dann durch eine Reihe von ausgangs-bezogenen Schaltungen nach außerhalb des Chips weitergeleitet. Dadurch wird die Lese-Operation zum Auslesen eines Datenbits abgeschlossen.
• Wird eine Word-Line ausgewählt, wird eine Ladungsteilungs-Operation zwischen der ausgewählten Speicherzelle und dem von den Bit-Lines gebildeten parasitären Kondensator durchgeführt. Wenn jedoch der Lese-Verstärker arbeitet, bevor die Ladungsteilungs-Operation hinreichend durchgeführt ist, können die Spannungen des Bit-Line-Paars BLi, nicht ausreichend auf eine vorbestimmte CMOS- Potentialdifferenz verstärkt werden, wodurch die Möglichkeit von Fehlfunktionen des Speicherbauelements erhöht wird. Daher wird die Betriebscharakteristik des DRAM dadurch bestimmt, dass die ausreichende Ladungsteilungszeit zwischen der Bit- Line und der Speicherzeile sichergestellt wird. Zur Lösung dieses Problems wird typischerweise ein Verfahren zum Verringern der Zeit vorgeschlagen, die benötigt wird, um die Word-Line auszuwählen und um ein vorbestimmtes Spannungsniveau Vcc + Vt zu erreichen (, wobei Vt eine Schwellwert-Spannung eines Zugriffs- Transistors ist). Hierfür wird bei einem konventionellen Halbleiter-Speicherbauelement eine Verdrahtungs(Strapping)-Methode verwendet. Diese Methode wird nachfolgend kurz beschrieben.
• Poly-Silizium-Material (Gatepoly) aus Material mit hohem Widerstand wird als Steuerelektrode (gate terminal) des Zellen-Zugriffs-Transistors der Speicherzelle verwendet. Eine Metall-Leitung aus Material mit geringem Widerstand wird über dem Gatepoly gebildet und ist mit dem Gatepoly über ein vorbestimmtes Intervall im Kontakt. D. h., die für die Auswahl der Word-Line benötigte Zeit wird durch das niederohmige Metall bestimmt, was einen Anstieg der Durchlaufgeschwindigkeit erlaubt. Dies ermöglicht eine Hochgeschwindigkeits-Ladungsteilungs-Operation. Eine solche Verdrahtungs-Methode ist bei einem DRAM-Bauelement mit einem großen Design nützlich. Sie ist jedoch bei einem DRAM-Bauelement mit einem kleinen Design (integrierte Schaltungen mit reduziertem Ausmaß) wegen der Schwierigkeit des Herstellungsprozesses nicht angemessen. Es ist schwierig die Einhaltung des Prozess- Spielraums sicherzustellen, weil der Metall-Prozess, der auf den Gatepoly-Prozess folgt, in dem Zustand durchgeführt wird, in dem die Materialien nicht planar sind. Daher ist es in DRAM-Speicherbauelementen mit mehr als 256 Mb mit einem sehr kleinen Design fast unmöglich, die Metall-Leitung über jeder Word-Line für eine Verdrahtung anzuordnen. Weiterhin ist es aufgrund einer tiefen Oberflächenstruktur sehr schwierig, ein Kontaktloch zwischen dem Metall und der Word-Line zu öffnen und anschließend mit dem Metall zu füllen. Zur Lösung dieses Problems wird ein Verfahren vorgeschlagen, bei dem die Word-Lines eine hierarchische Struktur erhalten. Diese hierarchische Struktur ist in Sub-Word-Lines verkörpert. Ein Sub-Word- Line-Treiber dient dazu, die Sub-Word-Lines auszuwählen.
• Fig. 3 ist ein Schaltdiagramm, das einen CMOS-Sub-Word-Line-Treiber gemäß dem Stand der Technik beschreibt. In Fig. 3 ist eine Haupt-Word-Line MWL regelmäßig nach einer vorbestimmten Anzahl von Sub-Word-Lines vorgesehen. Eine Sub-Word-Line wird durch die Kombination des Ausgangs eines Block-Dekodierers 22 und der Haupt-Word-Line MWL ausgewählt. D. h., nachdem die Haupt-Word-Line durch einen Haupt-Word-Line-Dekodierer 20 auf ein logisches "Hoch"-Niveau aktiviert ist, wird vom Block-Dekodierer 22 die Boost-Spannung an die Sub-Word-Line SWLi oder SWLj über einen PMOS-Transistor 30 oder 34 des CMOS-Sub-Word- Line-Treibers angelegt. Da es nicht notwendig ist, die Haupt-Word-Line nach jeder Sub-Word-Line zu platzieren, ist es möglich, die Haupt-Word-Line mit ausreichend Platz herzustellen.
• Trotzdem hat die Konfiguration nach Fig. 3 Nachteile in ihrem Layout. Denn da der Sub-Word-Line-Treiber der Fig. 3 die PMOS-Transistoren erfordert, sollte ein N- Typ-Well auf einem P-Substrat für die PMOS-Transistoren gebildet werden, wodurch die Dichte des Speicherbauelementes verringert wird. Zur Lösung dieses Problems ist ein Sub-Word-Line-Treiber mit ausschließlich NMOS-Transistoren in einem Artikel "A 30 ns 256 Mb DRAM with Multi-Divided Array Structure" IEEE 1993, Seiten 50-51, der NEC Co., Ltd. in Japan offenbart.
• Fig. 4 zeigt ein Schaltdiagramm des Sub-Word-Line-Treibers, der in dem oben genannten Artikel offenbart ist. Nachdem das Reihen-Adress-Strobe-Signal auf das logische "Tief"-Niveau gewechselt ist, dekodiert ein Hauptreihen-Dekodierer 60 einen Teil der Reihen-Adressen, und ein Sub-Reihen-Dekodierer 80 dekodiert den anderen Teil der Reihen-Adressen. Ein Knoten eines Sub-Word-Line-Treibers 100 wird vom Hauptreihen-Dekodierer 60 auf ein Niveau VBOOT - VTN vorgeladen. Danach wird, wenn eine der Leitungen RA vom Subreihen-Dekodierer 80 ausgewählt ist, unter der Annahme, dass die Leitung i ausgewählt ist, eine Sub-Word-Line SWLi durch die Kombination von i und a ausgewählt.
• Ein Sub-Word-Line-Treiber nach Fig. 4 hat jedoch verschiedene nachfolgend erläuterte Probleme. Erstens ist es schwierig, die Haupt-Word-Line auf ein gewünschtes erhöhtes Spannungsniveau VBOOT in den Anschalt- und Bereitschafts(Stand-By)- Zuständen aufzuladen. Die erhöhte Spannung VBOOT, die im Inneren eines Chips erzeugt wird, wird nach dem Anschalten des Speicherbauelements auf ein vorbestimmtes Spannungsniveau geclampt. Danach sollte in einem Bereitschafts-Zustand die Haupt-Word-Line MWL ein Erdspannungsniveau Vss aufrecht erhalten und sollte auf ein Niveau VBOOT vorgeladen werden. Dies liegt an der strukturellen Charakteristik des Schaltkreises, wonach die Haupt-Word-Lines gepaart vorliegen und zu einander entgegengesetzte Phasen aufweisen. Die Kapazität der Signalleitungen, die der Boost-Schaltkreis in einem 16 Mb DRAM treiben sollte, beträgt etwa 6 nF. Im Fall einer Erhöhung der Speicherkapazität auf 256 Mb DRAM erhöht sich die Kapazität auf einige 10 nF. Daher ist es schwierig, die Haupt-Word-Line auf ein wünschenswertes Niveau VBOOT während des Anschaltens und des Bereitschafts- Zustandes aufzuladen. Zweitens erhöht sich der Strom im Bereitschafts-Zustand, wenn eine Mikro-Brücke aufgrund von Verunreinigungs-Staubpartikeln zwischen leitenden Schichten auftritt. In Fig. 4 ist ein Paar Haupt-Word-Lines MWL, mit zueinander entgegengesetztem Potential parallel zueinander in einer identischen Richtung. Im Bereitschafts-Zustand verbleibt die Haupt-Word-Line MWL auf dem Erdspannungsniveau Vss, und hält das Boost-Spannungsniveau VBOOT. Wenn eine Mikro-Brücke zwischen diesen beiden Leitungen auftritt, bildet sich ein Strompfad von nach MWL, d. h., von VBOOT zur Erdspannung, wodurch das VBOOT-Niveau kontinuierlich fällt. Da VBOOT im Inneren des Chips erzeugt wird, müssen Schaltkreise wie ein Oszillator und ein Detektor kontinuierlich an der Wiederherstellung des ursprünglichen VBOOT-Spannungsniveaus arbeiten, wenn VBOOT einen derartigen Spannungsabfall hat. Dies verursacht eine Erhöhung des Stroms im Bereitschaftsmodus. Ein solcher Stromverbrauch tritt selbst dann auf, wenn die Word-Lines, zwischen denen die Mikro-Brücke auftritt, durch die redundanten Word- Lines ersetzt sind. Weiterhin tritt die Mikro-Brücke im Falle von Speicherbauelementen mit kleinem Design öfter auf. Der Anstieg des Stroms im Bereitschafts-Zustand aufgrund der Mikro-Brücke bewirkt einen Anstieg des Versagens des Chips.
• Die US-A-5,282,175 offenbart einen Sub-Word-Line-Treiber vom CMOS-Typ.
• Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Halbleiter- Speicherbauelement anzugeben, das die Last eines Boost-Spannungs-Generators verringern kann.
• Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Halbleiter- Speicherbauelement anzugeben, das einen Geschwindigkeitsverlust während einer Zugriffs-Operation durch Verwendung eines Sub-Word-Line-Treibers verringern kann.
• Eine weitere Aufgabe der Erfindung ist es, ein Halbleiter-Speicherbauelement anzugeben, das Versagensfälle aufgrund der Erhöhung des Stroms im Bereitschafts- Zustand bei Auftreten einer Mikro-Brücke zwischen benachbarten Leitungen vermeiden kann.
• Zur Lösung der oben genannten Aufgaben weist ein Halbleiter-Speicherbauelement, umfassend einen Hauptreihen-Dekodierer zum Dekodieren eines Teils von Reihen- Adressen und einen Subreihen-Dekodierer zum Dekodieren des anderen Teils der Reihen-Adressen, mindestens einen Subzeilen-Treiber auf, der eine Haupt-Word- Line von einem Haupt-Reihen-Dekodierer empfängt und Signale von einem Subreihen-Dekodierer dekodiert und anschließend eine Sub-Word-Line zur Auswahl einer Speicherzelle ausgibt, wie in Anspruch 1 definiert.
• Bevorzugte Ausführungsbeispiele sind in den abhängigen Ansprüchen definiert. Die Merkmale und Vorteile der vorliegenden Erfindung werden anhand der nachfolgenden detaillierten Beschreibung der beiliegenden Zeichnungen deutlich. Darin zeigen:
• Fig. 1 ein Blockdiagramm des Aufbaus eines Kernstücks eines Halbleiter- Speicherbauelements;
• Fig. 2 ein Timing-Diagramm einer Lese-Operation gemäß Fig. 1;
• Fig. 3 ein Schaltdiagramm eines CMOS-Sub-Word-Line-Treibers gemäß dem Stand der Technik;
• Fig. 4 ein Schaltdiagramm eines NMOS-Sub-Word-Line-Treibers gemäß em Stand der Technik; und
• Fig. 5 ein Schaltdiagramm eines NMOS-Sub-Word-Line-Treibers gemäß der vorliegenden Erfindung.
• Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend mit Bezugnahme auf Fig. 5 eingehender diskutiert.
• Fig. 5 ist ein Schaltdiagramm, das zwei Sub-Word-Line-Treiber 140 und 160 eines Halbleiter-Speicherbauelements gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die Sub-Word-Line-Treiber 140 und 160 bedienen eine erste, eine zweite, eine dritte und eine vierte Sub-Word-Line SWLi, SWLj, SWLk, SWLi. Ein in Fig. 5 dargestellter Hauptreihen-Dekodierer 60 umfasst eine Einheit für das Dekodieren eines Teils der Reihen-Adressen, beispielsweise der Reihen-Adressen Ai, und einen Level-Konvertierer. Der Hauptreihen-Dekodierer 60 ist mit der Haupt-Word-Line MWL verbunden. Ein Subreihen-Dekodierer 80 umfasst eine Einheit für das Dekodieren des anderen Teils der Reihen-Adressen, beispielsweise der Reihen-Adresse Aj und einen Level-Konvertierer. Der Subreihen- Dekodierer 80 ist mit den dekodierten Adress-Leitungen i, j, k und I verbunden.
• Der Sub-Word-Line-Treiber 140 beinhaltet einen ersten Pull-up Transistor Q0, dessen eines Ende mit der Haupt-Word-Line MWL und dessen anderes Ende mit der ersten Sub-Word-Line SWLi verbunden ist, einen ersten Pull-down-Schaltkreis (dritter Transistor) Q2, dessen eines Ende mit der ersten Sub-Word-Line SWLi und dessen anderes Ende mit einer Erdspannung Vss verbunden ist, einen ersten Vorlade- Schaltkreis (fünfter Transistor) Q4, dessen eines Ende mit einer ersten Leitung i der dekodierten Adress-Leitungen i, j, k und l, dessen anderes Ende mit einer Steuerelektrode des ersten Pull-up-Transistors Q0 und dessen Steuerelektrode mit der Boost-Spannung VBOOT verbunden ist, einen zweiten Pull-up-Transistor Q6, dessen eines Ende mit der Haupt-Word-Line MWL und dessen anderes Ende mit der dritten Sub-Word-Line SWLk verbunden ist, einen zweiten Pull-down-Schaltkreis (vierter Transistor) Q8, dessen eines Ende mit der dritten Sub-Word-Line SWLk und dessen anderes Ende mit der Erdspannung Vss verbunden ist, einen zweiten Vorlade- Schaltkreis (sechster Transistor) Q10, dessen eines Ende mit einer dritten Leitung k der dekodierten Adress-Leitungen verbunden ist, dessen anderes Ende mit der Steuerelektrode des zweiten Pull-up-Transistors Q6 und dessen Steuerelektrode mit der Boost-Spannung VBOOT verbunden ist, einen ersten Inverter 142, der einen mit der ersten Leitung i verbundenen Eingang und einen mit einer Steuerelektrode des ersten Pull-down-Schaltkreises (dritten Transistors) Q2 verbundenen Ausgang hat, und einen zweiten Inverter 144, der einen mit der dritten Leitung k verbundenen Eingang und einen mit einer Steuerelektrode des zweiten Pull-down-Schaltkreises (vierten Transistors) Q8 verbundenen Ausgang hat.
• Der Sub-Word-Line-Treiber 160 hat einen identischen Aufbau wie der Sub-Word- Line-Treiber 140. Der Sub-Word-Line-Treiber 160 liefert den Eingang für die zweite und vierte dekodierte Adress-Leitung j und l, die nicht mit dem Sub-Word-Line- Treiber 140 verbunden sind und stellt Ausgänge zu den zweiten und vierten Sub- Word-Lines SWLj, SWLi bereit.
• Der Betrieb des Sub-Word-Line-Treibers gemäß einem bevorzugten Ausführungsbeispiels der vorliegenden Erfindung wird nachfolgend mit Bezugnahme auf Fig. 5 erläutert.
• Wenn das Reihen-Adress-Strobe-Signal in einem logischen "Hoch"-Zustand ist, vergleiche Fig. 2, befindet sich der Chip in einem Bereitschafts(Stand-By)- Zustand und die Haupt-Word-Line MWL liegt an einem Erdspannungsniveau Vss. Mit dem Übergang des Reihen-Adress-Strobe-Signals auf das logische "Tief"- Niveau, schaltet der Chip in einen aktivierten Zustand, und von extern angelegte Adressen werden als Reihen-Adressen von einem Reihen-Adress-Puffer (nicht gezeigt) gehalten. Der Subreihen-Decodierer 80 dekodiert die am wenigstens signifikanten zwei Bits der Reihen-Adresse, beispielsweise der Reihen-Adresse Aj, und überträgt dann die Boost-Spannung VBOOT an eine Leitung der dekodierten Adress- Leitungen i, j, k und l über den Level-Konvertierer. Im Zusammenhang mit der vorliegenden Erfindung wird zur Erleichterung der Beschreibung angenommen, dass die Boost-Spannung VBOOT an die erste Leitung i angelegt wird. Der Hauptreihen- Decodierer 60 dekodiert die anderen Adressen Ai der Reihen-Adressen und überträgt dann die Boost-Spannung VBOOT an eine entsprechende Sub-Word-Line SWLi über den Level-Konvertierer.
• Der Vorgang der Übertragung der Boost-Spannung VBOOT auf die Sub-Word-Line SWLi erfolgt wie nachfolgend beschrieben. Nur die erste dekodierte Leitung i liegt an einem logischen "Hoch"-Niveau, und die verbleibenden dekodierten Leitungen j, k und I sind jeweils auf einem logischen "Tief"-Niveau. Der Ausgang des ersten Inverters 142 ist daher auf einem logischen "Tief"-Niveau und der Ausgang des zweiten Inverters 144 sowie die Ausgänge der ersten und zweiten Inverter 162 und 164 im benachbarten Sub-Word-Line-Treiber 160 sind alle jeweils auf einem logischen "Hoch"-Niveau. Im Ergebnis werden die Pull-down-Schaltkreise Q8, Q22 und Q28 leitend, während der Pull-down-Schaltkreis Q2 nicht leitend wird. Dadurch werden die Spannungen der Sub-Word-Lines SWLj, SWLk und SWLi auf das Erdspannungsniveau Vss entladen.
• Das andere Ende des ersten Vorlade-Schaltkreises Q4 im Sub-Word-Line-Treiber wird auf das Spannungsniveau VBOOT - Vth vorgeladen (, wobei Vth eine Schwellspannung eines Vorlade-Transistors ist). Danach wird die Boost-Spannung VBOOT vom Hauptreihen-Dekodierer 60 zum Sub-Word-Line-Treiber SWLi durch den ersten Pull-up-Transistor Q0 geführt. Nach der Aktivierungs-Operation der Sub-Word-Line erfolgt eine Ladungsteilungs-Operation zwischen dem Kondensator der Speicherzelle und der Bit-Leitung. Anschließend detektiert der Leseverstärker dies und verstärkt die Spannungs-Differenz zwischen den Bit-Leitungen zu einem CMOS-Spannungs- Differenz-Niveau. Danach werden die im Speicherzellen-Kondensator gespeicherten Daten zur I/O-Leitung durch das Spalten-Auswahl-Gate übertragen und anschließend durch eine Reihe von Datenpfad-Kontroll-Schaltungen bezüglich des Chips nach extern ausgegeben.
• Wie oben beschrieben, ist bei dem Halbleiter-Speicherbauelement der vorliegenden Erfindung die Anzahl der Signale, die auf das Boost-Spannungsniveau VBOOT aufgeladen werden sollten, reduziert, weil die Haupt-Word-Line MWL im Bereitschafts- Zustand auf dem Erdspannungsniveau Vcc liegt. Dadurch wird das Problem der Verringerung der Boost-Spannung VBOOT aufgrund des großen Betrages der Versorgung während des Anschaltens und des Bereitschafts-Zustandes gelöst. Zusätzlich kann das Auftreten der Mikro-Brücke zwischen den benachbarten Word-Lines unterdrückt werden, weil es eine Haupt-Word-Line MWL pro vier Sub-Word-Lines SWLi, SWLj, SWLk und SWLi gibt und das Vorlade-Spannungsniveau der Haupt- Word-Line das Erdspannungsniveau Vcc ist. Selbst wenn eine Mikro-Brücke zwischen den benachbarten Word-Lines auftritt, kann der Entladungspfad durch Ersetzen der Word-Lines mit den redundanten Word-Lines isoliert werden. Dies verbessert den Ertrag und die allgemeine Leistung des DRAM-Bauelements.
• Demnach kann das Halbleiter-Speicherbauelement durch die Verwendung der Sub- Word-Line-Treiber 140 und 160 gemäß der vorliegenden Erfindung das Problem des Verdrahtens der Word-Lines in einem Speicher-Bauelement mit kleinem Design lösen und Versagen aufgrund der Mikro-Brücke vermeiden. Dadurch wird ein Halbleiter-Speicherbauelement mit verbesserter Leistung realisiert.

Claims (4)

1. Halbleiter-Speicherbauelement, umfassend:

einen Hauptreihen-Dekoder (60) zum Dekodieren eines Teils (Ai) von Reihenadressen;

einen Subreihen-Dekoder (80) zum Dekodieren des anderen Teils (Aj) der Reihenadressen;

mindestens zwei Subzeilen-Treiber (140, 160), die eine Eingabe von einem vom Hauptreihen-Dekoder (60) ausgegebenen Hauptzeilen-Signal (MWL) empfangen, und vom Subreihen-Dekoder ausgegebene Signale (i, j, k, l) dekodieren and anschließend eine Ausgabe auf einer Subzeile (SWLi, SWLj, SWLk, SWLl) zum Auswählen einer Speicherzelle (2, 14) bereitstellen;

wobei der Subreihen-Dekoder (80) zwei Bit von Reihenadressen (Aj) in ein Boost-Spannungsniveau (VBOOT) wandelt und anschließend die Dekodiersignale (i, j, k, l)ausgibt;

wobei jeder Subzeilen-Treiber (140, 160) umfasst:

erste und zweite Transistoren (Q0, Q20, Q26) die gemeinsam mit der Hauptzeile (MWL) verbunden sind;

einen dritten Transistor (Q2/Q22), dessen Kanal verbunden ist zwischen dem ersten Transistor (Q0/Q20) und einer Massespannung (Vss), und dessen Steuerelektrode verbunden ist mit einem invertierten Signal eines ersten oder zweiten Dokodiersignals (i/j) der Dekodiersignale, wobei ein gemeinsamer Verbindungsknoten des ersten und des dritten Transistors (Q0, Q2/Q20, Q22) mit einer ersten oder zweiten Subzeile verbunden ist (SWL/SWL1);

einen vierten Transistor (Q8/Q28), dessen Kanal verbunden ist einerseits mit dem zweiten Transistor (Q6/Q26) und andererseits mit der Massespannung, und dessen Steuerelektrode verbunden ist mit einem invertierten Signal eines dritten oder vierten Dekodiersignals (k/l) der Dekodiersignale, wobei ein gemeinsamer Verbindungsknoten des zweiten und des vierten Transistors (Q6, Q81Q26, Q28) mit einer dritten oder vierten Subzeile verbunden ist (SWLk/SWLi);

einen fünften Transistor (Q4/Q24), dessen Kanal verbunden ist einerseits mit einer Steuerelektrode des ersten Transistors (Q0/Q20) und andererseits mit dem ersten oder zweiten Dekodiersignal (i, j), und dessen Steuerelektrode verbunden ist mit der Boost-Spannung (VBOOT); und

einen sechsten Transistor (Q1O/Q30), dessen Kanal verbunden ist einerseits mit einer Steuerelektrode des zweiten Transistors (Q6/Q26) und andererseits mit dem dritten oder vierten Dekodiersignal (k/l), und dessen Steuerelektrode mit der Boost-Spannung (VBOOT) verbunden ist.

2. Halbleiter-Speicherbauelement nach Anspruch 1, bei dem der erste, zweite, dritte, vierte, fünfte und sechste Transistor (Q0, Q6, Q2, Q8, Q4, Q10/Q20, Q26, Q22, Q28, Q24, Q30) ein NMOS-Transistor ist.

3. Halbleiter-Speicherbauelement nach Anspruch 1 oder 2, bei dem die Boost- Spannung (VBOOT) höher ist als eine interne Arbeitsspannung der Leistungsversorgung.

4. Halbleiter-Speicherbauelement nach Anspruch 5 (sic!), bei dem die Hauptzeile (MWL) in einem aktivierenden Zustand auf dem Boost-Spannungsniveau (VBOOT) bleibt.