JPH07160585A - 低電力データ処理装置 - Google Patents

低電力データ処理装置

Info

Publication number
JPH07160585A
JPH07160585A JP5311750A JP31175093A JPH07160585A JP H07160585 A JPH07160585 A JP H07160585A JP 5311750 A JP5311750 A JP 5311750A JP 31175093 A JP31175093 A JP 31175093A JP H07160585 A JPH07160585 A JP H07160585A
Authority
JP
Japan
Prior art keywords
instruction
repeat
repeat target
buffer
target instruction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5311750A
Other languages
English (en)
Inventor
Atsushi Kiuchi
淳 木内
Tetsuya Nakagawa
哲也 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP5311750A priority Critical patent/JPH07160585A/ja
Priority to KR1019940032490A priority patent/KR100307603B1/ko
Priority to US08/354,166 priority patent/US5579493A/en
Publication of JPH07160585A publication Critical patent/JPH07160585A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G06F9/3808—Instruction prefetching for instruction reuse, e.g. trace cache, branch target cache
    • G06F9/381—Loop buffering
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/34—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling
    • G09G5/343—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling for systems having a character code-mapped display memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Executing Machine-Instructions (AREA)
  • Advance Control (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 リピート対象命令のアクセス制御による低電
力化を行なうデ−タ処理装置の低電力化を図る。 【構成】 繰り返して実行する一連のリピ−ト対象命令
群を格納して命令メモリの代わりにアクセスされる消費
電力の少ないＣＭＯＳ等からなる命令バッファ１０８、
及びリピ−ト対象命令群を命令バッファにその容量分だ
け先頭のリピート対象命令から格納させるリピート制御
回路１０７を設ける構成とし、命令バッファの容量分だ
けのリピ−ト対象命令に対するアクセス分の低電力化を
図る。また、リピート対象命令群が多重ループ構造の場
合においても、先頭のリピート命令から命令バッファに
保持しておくとともに、先のリピート命令の命令バッフ
ァ内の格納場所を記憶するスタックエリアを設ける構成
とし、多重ループ構造のリピート対象命令に対処する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、内蔵したプログラムＲ
ＯＭなどの命令メモリ等に格納したプログラムに基づく
逐次処理を行なうデータ処理装置に係わり、特に、内蔵
電源を有し、低電力化が必要な携帯用の各種メディア端
末等に使用するのに好適な低電力データ処理装置に関す
るものである。
【０００２】
【従来の技術】アナログの信号を処理する技術を用いた
携帯用の端末は、従来より移動無線電話等で普及が進ん
でいるが、利用者数の増大と将来のマルチメディア対応
の携帯用の端末を考慮したとき、扱う信号のディジタル
化は必然的な方向であり、実際に既にディジタル信号を
扱う携帯用の端末も登場してきている。しかし、従来の
技術によって開発されたディジタル信号処理装置を使っ
た端末では、消費電力の問題で内蔵電源の寿命が必ずし
も満足のいく長さを保つことは困難である。内蔵電源の
寿命の延長をはかる技術としては、内蔵電源そのものの
保持電力容量を増やすことが第一に考えられるが、逆
に、同じ処理をより少ない電力消費量で実現できれば、
同様に目的は達成される。しかも、内蔵電源の容量を増
やす場合と異なり、端末自体の容積や重量の増大を伴う
可能性もなく、かえって消費電力量の低下によって発熱
量が減り、利用者の快適度が向上する利点がある。
【０００３】このような処理にかかる消費電力量を低減
するためには、処理アルゴリズムの改良も有効である
が、同じ処理アルゴリズムでも、それを実行する段階で
より少ない電力消費量で実現出来ればそれも非常に有効
である。ディジタルのデータ処理は、信号処理用のマイ
クロプロセッサで行われるが、その処理は、基本的には
まず予めプログラムされた一連の命令をメモリから読み
出し、次に、その命令コードをデコードし、最後にその
命令を実行するという手順で進んでいく。プログラムを
格納しているメモリは、一般的な汎用マイクロプロセッ
サでは、外部の汎用メモリに置き、そこから順次読み出
してプロセッサに取り込む形式を採用しているが、ディ
ジタル信号処理用のプロセッサ、特に携帯用の端末に使
用されるような場合には、ハードウェア全体の容積を出
来るだけ小さくする必要があるため、プログラムメモリ
も内蔵させるのが普通である。このようなプログラムメ
モリ内蔵型のマイクロプロセッサが消費する電力は、こ
のプログラムメモリからの命令の読み出しがかなりの割
合を占めており、同じプログラムを実行するとしても、
その間のプログラムメモリのアクセス頻度を低減させる
ことができれば、消費電力を低減出来る。
【０００４】携帯電話における音声信号処理をはじめと
する各種のディジタル信号処理では、数ステップから多
くても数十ステップ以内のプログラムモジュールを何回
も繰り返して実行するリピート処理が頻繁に行われると
いう特長がある。この部分の処理の全体に占める割合
は、少なくても２０％から、多い場合は５０％を越える
こともある。一般的には、ある指定された回数だけ、こ
の繰り返し実行すべき一連の命令の先頭命令の番地へ分
岐することによって実現されるが、この条件分岐命令を
毎回実行するのは無駄が多い。そのため、従来より、デ
ィジタル信号処理用のプロセッサでは、繰り返し実行す
べき一連の命令モジュールの最初に、予め繰り返すべき
命令のステップ数と、繰り返す回数、即ちリピート回数
を指定する命令を設け、この命令モジュールの最後尾ま
でくると自動的にモジュールの先頭番地に戻り、分岐命
令の実行によるオーバヘッドをなくす制御が採用されて
いる。しかしながら、どちらにしても毎回同じ内容のモ
ジュールが読み出されることになり、無駄な電力を消費
していた。
【０００５】リピートモジュールなどの繰り返しアクセ
スされる命令を毎回プログラムメモリから読み出す手間
を省く基本的な技術として、例えば、特開平４−２９３
１２４号公報に記載の「データ処理プロセッサ」が知ら
れている。これは、プログラムを格納しているメモリを
内蔵しているデータ処理装置において、繰り返し実行さ
れる一連の命令を格納するために、単数あるいは複数の
命令レジスタを設け、通常は、毎サイクル、プログラム
を格納しているプログラムメモリ（以下、命令メモリと
する）から実行すべき命令を読み出して特定の命令レジ
スタに入力するが、特定の命令を繰り返し実行すべき内
部状態を発生させるためのリピート命令を実行した時
は、１回目のループで命令を命令メモリから読み出す時
に、それを繰り返すべき一連の命令に応じた数の命令レ
ジスタに記憶しておき、２回目以降のループは、命令メ
モリから読み出すのではなく、各命令レジスタが保持し
ている命令コードをそのまま出力して命令メモリのアク
セスを止めるようにしたものである。これによってリピ
ートモジュールの部分で消費されるメモリアクセスに要
する電力が大幅に低減され、低消費電力化の基本的な目
的は達成される。
【０００６】しかし、この技術には、いくつかの制約条
件が存在する。まず、リピート命令によって指定される
繰り返し実行すべき命令ステップの数は、命令レジスタ
の数で制限される。もし、命令レジスタの数を超えるス
テップ数をリピート命令で指定した場合、超過した分の
命令によって、最初に格納された命令群の内の同数の命
令情報がシフトアウトされて失われてしまうため、目的
が達成出来なくなる。また、リピートすべきモジュール
は、常に単純ループだけで構成されるとは限らず、多重
ループ構造になる場合があるが、そのような場合の考慮
がなされていないため、単純ループのみに制限される。
また、繰り返し実行すべき一連のリピート対象命令群の
判別を、リピート対象命令群の直前に読み出される特別
のリピート命令の解読に基づき行なっており、リピート
対象命令群の後に読み出されるリピート指示命令に対す
る考慮がなされていないために、「ｉｆ ｔｈｅｎ ｇ
ｏｔｏ」等でリピート指示される命令に対応することが
できない。
【０００７】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、命令レジスタの数を超えるステ
ップ数をリピート命令で指定した場合、超過した分の命
令によって最初に格納された命令群の内の同数の命令情
報がシフトアウトされて失われてしまうため、リピート
命令によって指定される繰り返し実行すべき命令ステッ
プの数は、命令レジスタの数で制限されている点と、リ
ピートすべきモジュールが多重ループ構造になる場合の
考慮がなされていないため、単純ループのみに制限され
ている点と、リピート対象命令群の後に読み出されるリ
ピート指示命令に対応することができない点である。本
発明の目的は、これら従来技術の課題を解決し、リピー
トモジュールのメモリアクセス制御による低消費電力化
の高効率化を可能とした低電力データ処理装置を提供す
ることである。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の低電力データ処理装置は、（１）命令メモ
リから命令レジスタにフェッチする命令が、繰り返し実
行すべきリピート対象命令であれば、このリピート対象
命令を、具備した内部レジスタに格納し、リピート対象
命令を繰り返し実行する時に、このリピート対象命令
を、内部レジスタから命令レジスタへフェッチすること
により低電力化を図るデータ処理装置において、図１に
示すように、繰り返し実行すべき一連のリピート対象命
令群を格納する命令バッファ１０８と、この一連のリピ
ート対象命令群の実行時には、各リピート対象命令を命
令バッファ１０８に順次に転送すると共に、リピート対
象命令群の数が命令バッファ１０８の格納容量を越える
場合には、残りのリピート対象命令群の命令バッファ１
０８への格納を停止させ、この命令バッファ１０８に格
納した各リピート対象命令群の読み出し制御に用いる情
報を記憶し、一連のリピート対象命令群の次の実行時以
降は、記憶した読み出し制御用の情報に基づき、命令バ
ッファ１０８に格納したリピート対象命令群のみに関し
て、命令バッファ１０８から命令レジスタ１０３へのフ
ェッチを行なうリピート制御回路１０７とを設けること
を特徴とする。また、（２）上記（１）に記載の低電力
データ処理装置において、リピート制御回路１０７は、
一連のリピート対象命令群が多重ループ構造を有し、命
令バッファへの格納中に新たな繰り返し実行すべきリピ
ート対象命令群を実行する場合に、先のリピート対象命
令群に対応する読み出し制御用の情報を退避させる図２
に示すスタックエリア２１５を具備し、新たなリピート
対象命令群を先の格納中のリピート対象命令群に続けて
命令バッファに転送すると共に、新たなリピート対象命
令群に対する実行後に、スタックエリア２１５に退避し
た読み出し制御用の情報に基づき、先のリピート対象命
令群に対する処理を行なうことを特徴とする。また、
（３）上記（１）、もしくは、（２）のいずれかに記載
の低電力データ処理装置において、図１に示す命令バッ
ファ１０８は、ＣＭＯＳゲートからなることを特徴とす
る。また、（４）上記（１）から（３）のいずれかに記
載の低電力データ処理装置において、一連のリピート対
象命令群の直後にありこの一連のリピート対象命令群の
先頭アドレスへの所定の回数分の分岐を指定する条件分
岐命令の解読を行なう図１に示すデコーダ１０４を設
け、このデコーダ１０４が条件分岐命令を解読した場
合、リピート制御回路１０７は、一連のリピート対象命
令群の次の実行時に、このリピート対象命令群を命令バ
ッファに転送することを特徴とする。
【０００９】
【作用】本発明においては、繰り返し実行すべき一連の
リピート対象命令群を命令バッファに格納し、この命令
バッファからリピート対象命令群を命令レジスタにフェ
ッチして、命令メモリへのアクセスを不要とすることに
より、この命令メモリへのアクセスによる消費電力の低
減を図ると共に、一連のリピート対象命令群の数が、命
令バッファの記憶容量を越える場合には、それ以降のリ
ピート対象命令群の命令バッファへの書き込みを停止
し、通常と同じように命令メモリからの命令の読み出し
のみを行なう。そして、命令メモリからの１回目の命令
の読み出しが終わると、直ちに命令メモリのアクセスを
停止して、２回目以降は、命令バッファから必要なリピ
ート対象命令を取り出すが、命令バッファに入りきらな
かった部分に来たときは、再び、命令メモリのアクセス
を行って通常と同様の命令読み出し動作を行う。このよ
うに、一連のリピート対象命令群数が命令バッファの容
量を超えている場合にも、少なくとも命令バッファに格
納可能な部分だけは命令メモリからの読み出しを止めら
れるように制御する。このことにより、リピートすべき
命令ステップ数の制限を回避できる。また、一連のリピ
ート対象命令群の実行および命令バッファへの格納時、
そのリピート対象命令群の最後尾にくる前に新たな一連
のリピート対象命令群が実行される場合は、この新たな
リピート対象命令群を実行する前に、先のリピート対象
命令群の繰り返し実行制御のために保持していた情報を
スタックエリアへ退避した後、新たなリピート対象命令
群の実行制御のための情報を、先のリピート対象命令群
と同様に取り込み、新たなリピート対象命令群を実行す
る。このとき、先のリピート対象命令群の実行制御動作
によって命令バッファに途中まで書き込まれていたリピ
ート対象命令群は、そのまま命令バッファに保持する。
このことにより、一連のリピート対象命令群が多重ルー
プ構造の場合でも、命令バッファを有効に機能させるこ
とができる。また、命令バッファは、繰り返し実行すべ
き一連のリピート対象命令群の全部あるいは一部を格納
するだけの容量を具備する小容量のバッファで、ＣＭＯ
Ｓゲート等の低消費電力の素子からなり、与えられたア
ドレスオペランドで指定されたレジスタ毎に書き込みと
読み出しができる。また、一連の命令群の直後に、この
命令群の先頭アドレスに所定の回数だけ分岐させるプロ
グラム制御命令があれば、分岐先の先頭アドレスからこ
のプログラム制御命令までの命令群を一連のリピート対
象命令群とし、最初の分岐後の命令メモリからの読み出
しおよび実行時に、このリピート対象命令群を、命令バ
ッファに格納する。そして、プログラム制御命令を格納
した後に、直ちに、命令メモリのアクセスを止め、以降
は、一連のリピート対象命令群を命令バッファから読み
出して実行する。このようにして、「ｉｆ ｔｈｅｎ
ｇｏｔｏ」等、リピート対象命令群の後に読み出される
リピート指示命令に対応することができる。
【００１０】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の低電力データ処理装置の本
発明に係わる構成の一実施例を示すブロック図である。
本図において、低電力データ処理装置１００は、読み出
すべき命令のアドレスを発行するプログラムカウンタ１
０６、実行すべきプログラムを格納しているオンチップ
の命令メモリ１０１、命令メモリ１０１から読み出した
繰り返し実行すべき一連の命令（リピート対象命令群）
を格納するＣＭＯＳゲート等の素子からなる本発明に係
わる命令バッファ１０８、命令メモリ１０１の出力１１
０と命令バッファ１０８の出力１１１のうちどちらか一
方を選択するセレクタ１０２、このセレクタ１０２で選
択した命令コードを取り込んで保持するフェッチレジス
タ１０３、フェッチした命令コード１２１を解読して必
要な制御信号を生成する命令デコーダ１０４、命令に応
じて必要な演算を実行する演算回路１０５、繰返し実行
すべき一連のリピート対象命令に係わる情報を表すリピ
ート命令を実行した時、本発明に係わる制御等を行うリ
ピート制御回路１０７から構成される。
【００１１】このような構成の低電力データ処理装置１
００において、プログラムカウンタ１０６から発行した
プログラムアドレス信号１１９によって命令メモリ１０
１から読み出した命令コード１１０を、セレクタ１０２
を経てフェッチレジスタ１０３に取り込む。このフェッ
チレジスタ１０３から出力した命令コード１２１を命令
デコーダ１０４で解読して制御信号１１６を生成し、こ
の制御信号１１６に基づく所定の処理を演算回路１０５
で実行する。リピート制御回路１０７および命令バッフ
ァ１０８は、リピート命令を実行しなければ不活性状態
であり、制御信号１１４により、セレクタ１０２は、常
時、命令メモリ１０１からの出力信号を選択し続ける。
尚、リピ−ト命令は、繰り返し実行すべき一連のリピー
ト対象命令の直前にあり、一連のリピート対象命令群の
ステップ数とリピ−ト回数を指定する。
【００１２】このリピート命令を命令デコーダ１０４で
デコードすると、命令デコーダ１０４は、リピート制御
に必要な制御信号群１１７をリピート制御回路１０７に
伝える。また、プログラムカウンタ１０６へも制御信号
１１３を送り、リピート動作開始を知らせる。本実施例
に示すようなシステムでは、通常、パイプライン処理を
行っている場合が多く、リピート命令を実行した時に
は、プログラムカウンタは繰り返し実行すべき一連の命
令の先頭アドレスではなく、既にもっと先の命令のアド
レスを発行していることがあるので、そのような場合に
は、命令バッファ１０８への取り込みのために改めてリ
ピートすべき命令群の先頭アドレスから発行し直す必要
がある。制御信号１１３はそのために必要なものであ
る。システム構造によってはそのような制御が不要の場
合もあるので、その場合は制御信号１１３も不要であ
る。いずれにしても、この部分は本発明とは直接関係は
なく、どのような制御を行ってもそれによって本発明を
制約するものではない。
【００１３】制御信号１１３によってリピート動作の開
始を検知したプログラムカウンタ１０６は、改めて繰り
返し実行すべき一連の命令の先頭アドレスを１１９上に
出力し、命令メモリ１０１をアクセスすると共に、その
アドレスデータをリピート制御回路１０７にも送り、リ
ピート制御回路１０７内で、リピート制御に必要な情報
として保持する。この情報は、繰り返し実行すべき一連
の命令の最後の命令を読み出した後、直ちに先頭の命令
アドレスを信号１２３としてプログラムカウンタ１０６
に与えるために用い、同時に命令バッファ１０８の容量
と、繰り返し実行すべき一連の命令のステップ数との大
小比較のためにも用いる。
【００１４】命令メモリイネーブル信号１２２は、通
常、常にイネーブル状態であり、命令コードのセレクタ
１０２の制御信号１１４は、常に命令メモリ１０１の出
力信号１１０を選択するような状態を示すが、リピート
命令を実行した時、初回は、繰り返し実行すべき一連の
命令を命令メモリから読み出すために同様の状態を保持
し、２回目以降は、命令バッファ１０８から必要な命令
コードを供給するので命令メモリイネーブル信号１２２
はディセーブル状態となって、命令メモリ１０１のアク
セスを止め、制御信号１１４は、セレクタ１０２が命令
バッファ１０８からの出力信号１１１を選択するような
制御状態に切り替わる。以後、繰り返し実行すべき一連
の命令が指定された回数だけ繰り返し実行し終わるま
で、この状態を保ち、終了後、通常の状態に戻す。
【００１５】図２は、図１におけるリピート制御回路の
本発明に係わる構成の一実施例を示すブロック図であ
る。本実施例において、図１における命令レコーダ１０
４からリピート制御回路１０７への制御信号１１７は、
リピート開始を知らせる制御信号１１７ａと、繰り返し
実行すべき命令のステップ数オペランド信号１１７ｂ、
および、繰り返し実行すべき回数オペランド信号１１７
ｃからなる。リピート開始を知らせる制御信号１１７ａ
が来ると、リピート制御回路１０７は、リピートステッ
プ制御回路２０１において、図１の命令バッファ１０８
の制御に用いる書き込みイネーブルフラグ２０２とリピ
ート制御フラグ２０３をセットし、リピート制御回路１
０７全体、および、図１の命令バッファ１０８を活性化
し、書き込みイネーブル信号１１８ｂをイネーブル状態
として、図１の命令バッファ１０８への書き込みを開始
する。
【００１６】まず、リピート制御回路１０７は、図１の
プログラムカウンタ１０６から送られてきたプログラム
アドレス信号１１９により、繰り返し実行すべき命令の
先頭アドレスをレジスタ２１４ａおよび２１４ｂに、ま
た、図１の命令でコーダ１０４から送られてきたリピー
トステップ数オペランド信号１１７ｂをリピートステッ
プレジスタ２００に、リピート回数オペランド信号１１
７ｃをリピート回数カウントレジスタ２０７にそれぞれ
セットする。また、リピート制御回路２０１と比較回路
２０５ａにより、ステップカウントレジスタ２０４には
初期値として「１」をセットし、以後、１ステップ進む
毎に「＋１」ずつアップカウンタ２０５によってインク
リメントする。リピートステップ制御回路２０１は、ス
テップカウントレジスタ２０４の内容とリピートステッ
プレジスタ２００の内容とを常に比較する。両者が一致
した時、１回目のリピートが終了したものとして、ダウ
ンカウンタ２０８および比較回路２０８ａによって、リ
ピート回数カウントレジスタ２０７の内容を「−１」デ
クリメントし、さらに、書き込みイネーブルフラグ２０
２をクリアして書き込みイネーブル信号１１８ｂをディ
セーブル状態とし、また逆に、読み出しイネーブル信号
１１８ｃをイネーブル状態として、図１の命令バッファ
１０８を読み出し状態に切り替える。
【００１７】本図２において、１１８ａは、図１の命令
バッファ１０８に供給するレジスタアドレス信号であ
り、このレジスタアドレス信号１１８ａの具体的な生成
手法はいろいろ考えられる。もし、図１の命令バッファ
１０８が２のべき乗の容量を持っているならば、図１の
プログラムカウンタ１０６が発行するアドレスの下位数
ビットをそのまま供給することで容易に実現できる。例
えば、図１の命令バッファ１０８が３２ワードの容量で
ある場合、図１のプログラムカウンタ１０６が発行する
プログラムアドレス信号１１９の下位５ビットをアドレ
ス生成回路２１６で切り出すことでレジスタアドレス信
号１１８ａを生成し、図１の命令バッファ１０８のアド
レスとすることができる。
【００１８】図３は、図１における命令バッファの本発
明に係わる構成の一実施例を示すブロック図である。図
２で示したリピ−ト制御回路１０７より与えられたレジ
スタアドレス信号１１８ａを、アドレスデコ−ダ３００
でデコ−ドし、アドレスデコ−ド信号３０２ａ〜３０２
ｃの内のひとつをイネ−ブルにして、対応する命令コー
ドレジスタ３０１ａ〜３０１ｃの内のひとつを選択す
る。繰り返し実行すべき一連の命令を、図１における命
令メモリ１０１から初めて読み出す時は、先に述べたよ
うに、図１における命令バッファ１０８の書き込みイネ
−ブル信号１１８ｂはイネ−ブル状態であり、アドレス
デコ−ダ３００で選択したレジスタの入力側のゲ−トが
オンして、図１の命令メモリ１０１からの命令コード
（命令メモリからの命令コード出力１１０）を入力す
る。
【００１９】２回目以降のリピ−ト時には、図２で示し
たリピ−ト制御回路１０７からの書き込みイネ−ブル信
号１１８ｂはディセ−ブル状態であり、レジスタアドレ
ス信号１１８ａによって選択した命令コードレジスタ３
０１ａ〜３０１ｃの出力側のゲ−トがオンして、命令コ
ードレジスタ３０１ａ〜３０１ｃの内容を命令コ−ド出
力信号１１１として図１のセレクタ１０２に出力する。
この時、図１におけるセレクタ１０２は、この命令コ−
ド出力信号１１１を選択して、図１のフェッチレジスタ
１０３に送出する。このようにして、初回には、図１の
命令メモリ１０１から読み出した繰り返し実行すべき命
令ステップを図１のフェッチレジスタ１０３へ送ると同
時に命令バッファ１０８に書き込み、２回目以降は、図
１の命令メモリ１０１の代わりに図１の命令バッファ１
０８から命令コ−ドを供給する。
【００２０】次に、繰り返し実行すべき一連のリピート
対象命令群の数が、用意された図１の命令バッファ１０
８の容量よりも大きい場合の動作について、図２を用い
て説明する。このような場合、リピート制御回路１０７
は、主にリピートステップ制御回路２０１により処理を
行なう。すなわち、一連のリピート対象命令群の数が図
１の命令バッファ１０８の容量よりも大きい場合には、
リピートステップ制御回路２０１において、書き込みイ
ネーブルフラグ２０２をセットしている状態で、リピー
トステップレジスタ２００とステップカウントレジスタ
２０４の内容が一致する前に、レジスタアドレス信号１
１８ａが、再び繰り返し実行すべき一連の命令の先頭の
命令が格納された図１の命令バッファ１０８のレジスタ
アドレスを示すことになる。そして、比較回路２１７
は、レジスタアドレス信号１１８ａと、最外リピート先
頭アドレスレジスタ２１４ａに格納されている繰り返し
実行すべき一連の命令の先頭アドレスの下位デ−タとを
常時比較し、両者が一致した時、繰り返し実行すべき命
令ステップ数が命令バッファの容量よりも大きいことを
示す命令バッファオーバフロー信号２１８をリピートス
テップ制御回路２０１に出力する。
【００２１】この命令バッファオーバフロー信号２１８
に基づき、リピートステップ制御回路２０１は、書き込
みイネ−ブルフラグ２０２をクリアして、図１の命令バ
ッファ１０８への書き込みをやめ、以後は、リピートス
テップレジスタ２００とステップカウントレジスタ２０
４の内容が一致するまで、通常のようにステップカウン
トレジスタ２０４をアップカウントしていく。この間、
図１の命令バッファ１０８は、命令バッファ書き込みイ
ネーブル信号１１８ｂと命令バッファ読み出しイネーブ
ル信号１１８ｂの両イネ−ブル信号が共にディセ−ブル
状態であり動作を停止する。一方、リピートステップ制
御回路２０１は、命令メモリイネ−ブル信号１２２をイ
ネ−ブル状態に保って、図１の命令メモリ１０１からの
読み出し動作を続行させる。
【００２２】この結果、繰り返し実行すべき命令ステッ
プ数が図１の命令バッファ１０８の容量よりも大きい場
合にも、少なくとも先頭の命令から命令バッファに書き
込まれた部分までは、２回目以降は、図１の命令バッフ
ァ１０８から命令コ−ドを供給することができる。尚、
本実施例では、最外リピート先頭アドレスレジスタ２１
４ａに保持するデ−タを、繰り返し実行すべき一連の命
令の先頭アドレスとしたが、そのアドレスに対応して命
令バッファ用アドレス生成回路２１６が発行した命令バ
ッファのアドレスを保持していても同様の制御が可能な
ことはいうまでもない。
【００２３】上述の１回目のリピ−ト制御の期間、リピ
ート制御回路１０７は、リピート回数制御回路２０６か
らの命令コードセレクタの制御信号１１４により、図１
のセレクタ１０２に、図１の命令メモリ１０１からの出
力を選択させ続け、かつ、命令メモリイネーブル信号１
２２により、図１の命令メモリ１０１をイネ−ブル状態
に保つ。そして、２回目のリピ−ト制御を開始する際に
は、リピート制御回路１０７は、まず、リピート回数制
御回路２０６から、リピート先頭アドレス入力制御信号
１２３ａを送出して、プログラムカウンタ１０６に、リ
ピート先頭アドレスレジスタ２１４ｂで保持しているリ
ピート先頭アドレス１２３ｂをセットする。
【００２４】先に述べたように、書き込みイネ−ブルフ
ラグ２０２はクリアしているので、書き込みイネ−ブル
信号１１８ｂはディセ−ブルとなり、逆に読み出しイネ
−ブル信号１１８ｃはイネ−ブルとなって、図１の命令
バッファ１０８は読み出し状態になる。その結果、リピ
ート回数制御回路２０６からの命令コードセレクタの制
御信号１１４により、図１のセレクタ１０２は、図１の
命令バッファ１０８からの出力（命令バッファからの命
令コード出力１１１）を選択して図１の命令フェッチレ
ジスタ１０３に入力する。
【００２５】リピ−ト制御フラグ２０３は、２回目以降
もセット状態を維持する。また、ステップカウントレジ
スタ２０４をクリアして、再び、アップカウンタ２０５
によるアップカウントを開始する。そして、リピートス
テップ制御回路２０１は、ステップカウントレジスタ２
０４の内容とリピートステップレジスタ２００の内容と
を常に比較し、両者が一致した時、２回目のリピ−トが
終了したものとして、ダウンカウンタ２０８によってリ
ピート回数カウントレジスタ２０７を再び「−１」デク
リメントする。さらに、リピートステップ制御回路２０
１は、命令メモリイネーブル信号１２２により図１の命
令メモリ１０１をディセ−ブル状態にし、メモリアクセ
スを止める。
【００２６】このように、繰り返し実行すべき命令ステ
ップ数が図１の命令バッファ１０８の記憶容量よりも大
きい場合、図１の命令バッファ１０８に保持している繰
り返し実行すべき命令を全て出力した直後に命令バッフ
ァ用アドレス生成回路２１６が出力するレジスタアドレ
ス信号１１８ａは、再び繰り返し実行すべき一連の命令
の先頭の命令が格納された図３における命令バッファ１
０８の各命令コードレジスタ３０１ａ〜３０１ｃのレジ
スタアドレスを示すので、リピートステップ制御回路２
０１は、命令メモリイネーブル信号１２２をイネ−ブル
状態に戻し、図１のセレクタ１０２の出力を、図１の命
令メモリ１０１の出力信号（命令メモリからの命令コー
ド出力１１０）に切り換える。このことにより、先述の
命令バッファへの書き込みの場合と同様に、以後、ステ
ップカウントレジスタ２０４とリピートステップレジス
タ２００の内容が一致するまで、図１のセレクタ１０２
は、再び、図１の命令メモリ１０１から、繰り返し実行
すべき命令ステップの残りを読み出す。
【００２７】このように、繰り返し実行すべき一連の命
令の内、図１の命令バッファ１０８に入り切れない部分
は、毎回、図１の命令メモリ１０１から読み出すように
制御することにより、ユ−ザは、繰り返し実行すべき命
令ステップ数の制約なしに命令バッファの消費電力低減
の効果を享受することができる。以後、リピート回数カ
ウントレジスタ２０７が「１」になるまで同様の処理を
行い、ステップカウントレジスタ２０４とリピートステ
ップレジスタ２００の内容が一致した時、リピート回数
カウントレジスタ２０７が既に「１」であれば、指定さ
れた一連の命令の繰り返し動作がすべて終了したことに
なり、リピートステップ制御回路２０１は、リピ−ト制
御フラグ２０３をクリアし、リピート回数制御回路２０
６からの命令コードセレクタの制御信号１１４により、
図１のセレクタ１０２に、図１の命令メモリ１１の出力
（命令メモリからの命令コード出力１１０）を選択さ
せ、また、命令メモリイネーブル信号１２２により、図
１の命令メモリ１０１をイネ−ブル状態にして通常の命
令フェッチ動作状態に戻す。
【００２８】次に、繰り返し実行すべき一連の命令（リ
ピート対象命令）群が、多重リピート構造の場合の動作
について、図２を用いて説明する。多重リピ−ト構造の
場合には、リピートステップ制御回路２０１におけるリ
ピ−ト制御フラグ２０３がセットされている状態で、新
たなリピ−ト命令が実行されることになる。そして、新
たなリピ−ト命令が実行された時、リピート制御回路１
０７は、まず、リピ−ト制御用の各レジスタ（リピート
ステップレジスタ２００、ステップカウントレジスタ２
０４、リピート回数カウントレジスタ２０７、リピート
先頭アドレスレジスタ２１４ｂ）の内容、および、書き
込みイネーブルフラグ２０２とリピート制御フラグ２０
３の状態を、スタックエリア２１５に退避する。その後
は、最初のリピ−ト命令実行時と同様の初期設定動作を
実行する。ただし、最外リピート先頭アドレスレジスタ
２１４ａのみは、新たなリピ−ト命令の実行前の状態を
保持する。
【００２９】新たなリピ−ト命令の初期値アドレスは、
リピート先頭アドレスレジスタ２１４ｂに保持し、リピ
ートステップレジスタ２００とステップカウントレジス
タ２０４の内容が一致する度に、プログラムカウンタを
リピ−トステップの先頭アドレスに戻すために用いる
が、図１の命令バッファ１０８には、既に、最初のリピ
−トのための命令ステップをいくつか保持しており、こ
れらの保持場所を、最初のリピ−ト命令の制御が完了す
るまで保持しなければならない。もしこの部分を保持せ
ずに、新たなリピ−ト命令によるリピ−トすべき命令ス
テップを格納するために書き替えると、そのリピ−ト動
作が終了して元の最初のリピ−ト動作に復帰した時に、
最初のリピ−ト動作が続けられなくなってしまう。この
問題を解決するため、最外リピート先頭アドレスレジス
タ２１４ａは、最初のリピ−ト命令実行時の内容を、リ
ピ−ト動作中に新たなリピ−ト命令が実行されても常に
保持する。
【００３０】リピートステップレジスタ２００とステッ
プカウントレジスタ２０４の内容が一致する前に、最外
リピート先頭アドレスレジスタ２１４ａの下位デ−タと
レジスタアドレス信号１１８ａが一致した場合、比較回
路２１７は、命令バッファのオ−バフロ−を検出して、
リピートステップ制御回路２０１に通知する。この通知
を受けたリピートステップ制御回路２０１は、命令バッ
ファ制御用の書き込みイネ−ブルフラグ２０２をクリア
して、図１の命令バッファ１０８への書き込みを停止す
る。以後は、先述の繰り返し実行すべき命令のステップ
数が、図１の命令バッファ１０８の容量を超えた場合の
動作と同様に制御を進めていく。
【００３１】３重以上の多重リピ−ト構造の場合も、２
重目と同様の動作を行えば良い。なぜならば、２重目の
命令ステップも、やはり、最外リピート先頭アドレスレ
ジスタ２１４ａの値によって守られるからである。最初
のリピ−ト動作から見れば、２重目以降の繰り返し実行
すべき命令は、最初の１回目に全て図１の命令バッファ
１０８に書き込まれているので、２回目以降は、再び２
重目以降のリピ−ト命令を実行した時は、もはや、命令
バッファへの書き込み動作は必要ないが、本実施例の場
合、２重目以降のリピ−ト命令を実行する度に、命令バ
ッファ制御用の書き込みイネ−ブルフラグ２０２をセッ
トするので、毎回、その部分は書き込み動作が行われる
が、冗長な動作であるだけで特に問題はない。もしこの
冗長書き込み動作も省略して、より低消費電力化の効果
を向上させる場合には、命令バッファへの書き込みイネ
−ブルフラグ２０２を、最初のリピ−ト用と２重目以降
のリピ−ト用の２つ用意し、最初のリピ−ト用のフラグ
は常に保持していれば、最初のリピ−トの２回目以降の
２重目以降のリピ−ト命令実行時には、冗長な命令バッ
ファへの書き込み動作を回避することができる。
【００３２】以上の説明においては、繰り返し実行すべ
き一連の命令の直前に命令のステップ数とリピ−ト回数
を指定するリピ−ト命令を具備したデ−タ処理装置を前
提に説明したが、必ずしもこのようなリピ−ト命令が具
備されていなければならないという訳ではない。例え
ば、ある指定された回数だけ繰り返し実行すべき一連の
命令の先頭アドレスへ分岐する条件分岐命令が具備され
ている場合、図１の命令レコーダ１０４は、リピート命
令の代わりとして、この分岐命令を解読する。この場
合、リピ−ト処理を検知するのは、繰り返し実行すべき
一連の命令の直後となるので、この分岐命令が実行され
た時、既に１回目の一連の命令の実行は終了してはいる
が、２回目に、命令バッファへの書き込み動作を行な
い、３回目以降は、命令メモリの読み出し動作を止める
ことができ、命令メモリの消費電力を低減することがで
きる。
【００３３】以上、図１〜図３を用いて説明したよう
に、本実施例の低電力データ処理装置では、命令バッフ
ァはプログラムメモリと異なり、１つのリピ−トモジュ
−ルのステップ数程度の容量があればよいので、ＣＭＯ
Ｓゲ−トによるレジスタファイルなどの消費電力の極め
て少ない回路で構成でき、消費電力の大幅な削減が実現
できると共に、命令バッファの容量と繰り返し実行すべ
き命令ステップ数の管理をすることによって、命令バッ
ファの容量よりも大きいステップ数のリピ−トモジュ−
ルでも、命令バッファの容量に相当する部分は低消費電
力の効果を十分に得ることができる。さらに、リピート
対象の命令群が多重リピート構造であっても、２重目以
降のリピ−ト命令実行時に、１重目のリピ−トで既に命
令バッファに書き込まれた部分を保持するように制御す
ることにより、多重リピ−ト構造のプログラムでも適用
できる。
【００３４】尚、本発明は、図１〜図３を用いて説明し
た実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能である。例えば、図２に
おいて、繰り返し実行すべき命令のステップ数をカウン
トする制御部は、アップカウンタ２０５と比較回路２０
５ａで構成されているが、与えられたリピートステップ
数オペランド１１７ｂからダウンカウントしていき、
「１」になった時点で１回目のリピ−ト終了とし、２回
目以降は、毎回、リピートステップレジスタ２００に保
持されているステップ数オペランドをステップカウント
レジスタ２０４に転送して、再度ダウンカウントしてい
くことでも良い。
【００３５】また、逆に、リピ−ト回数を制御する回路
部も、図２ではダウンカウンタ２０８を用いているが、
アップカウンタと比較回路で構成することができること
は明白である。また、本実施例では、繰り返し実行すべ
き命令のステップ数オペランド１１７ｂを使って、命令
バッファの書き込み／読み出しステップ数を、ダウンカ
ウンタ２０８で制御しているが、リピ−ト命令実行時
に、リピート先頭アドレスレジスタ２１４ｂに取り込ま
れる繰り返し実行すべき命令の先頭アドレスと、繰り返
し実行すべき命令のステップ数オペランド１１７ｂか
ら、繰り返し実行すべき命令の最後尾アドレスを計算し
て保持し、この保持したアドレスと、図１のプログラム
カウンタ１０６からのプログラムアドレス出力１１９と
を比較し、一致した時を、その回のリピ−ト動作終了と
することでも良い。
【００３６】また、図１においては、リピ−ト制御回路
１０７は、独立した回路ブロックを構成している必要は
なく、プログラムアドレスの生成と強い関連があること
から、プログラムカウンタ１０６と一体となったひとつ
の回路ブロックを構成していても構わないし、命令バッ
ファ１０８も、命令フェッチレジスタ１０３から独立し
ている必要はなく、通常は、命令バッファ１０８の内の
特定の１つのレジスタに、命令フェッチレジスタの機能
を持たせることができることは言うまでもない。さら
に、本実施例では、図１のデ−タ処理装置１００に内蔵
された命令メモリを用いた動作を説明したが、内蔵した
命令メモリが必ずしも全てのプログラムを格納する必要
はなく、一部は外部メモリに存在していても構わない。
【００３７】
【発明の効果】本発明によれば、命令レジスタの数を超
えるステップ数をリピート命令で指定した場合にも、超
過した分の命令によって最初に格納された命令群の内の
同数の命令情報がシフトアウトされて失われてしまうこ
とがなく、リピート命令によって指定される繰り返し実
行すべき命令ステップの数が、命令レジスタの数で制限
されず、また、リピートすべきモジュールが単純ループ
のみに制限されることなく、多重ループ構造の場合にも
対応でき、さらに、リピート対象命令群の後に読み出さ
れるリピート指示命令にも対応することができるので、
低電力データ処理装置のリピートモジュールのメモリア
クセス制御による低消費電力化を高効率化することが可
能である。
【図面の簡単な説明】
【図１】本発明の低電力データ処理装置の本発明に係わ
る構成の一実施例を示すブロック図である。
【図２】図１におけるリピート制御回路の本発明に係わ
る構成の一実施例を示すブロック図である。
【図３】図１における命令バッファの本発明に係わる構
成の一実施例を示すブロック図である。
【符号の説明】
１００ デ−タ処理装置 １０１ 命令メモリ １０２ セレクタ １０３ 命令フェッチレジスタ １０４ 命令デコ−ダ １０５ 演算回路 １０６ プログラムカウンタ １０７ リピ−ト制御回路 １０８ 命令バッファ １１０ 命令メモリからの命令コ−ド出力 １１１ 命令バッファからの命令コ−ド出力 １１３ プログラムカウンタの制御信号 １１４ 命令コ−ドセレクタの制御信号 １１６ 演算回路の制御信号 １１７ リピ−ト制御回路用の制御信号 １１７ａ リピ−ト制御開始信号 １１７ｂ リピ−トステップ数オペランド １１７ｃ リピ−ト回数オペランド １１８ 命令バッファの制御信号 １１８ａ レジスタアドレス信号 １１８ｂ 命令バッファ書き込みイネ−ブル信号 １１８ｃ 命令バッファ読み出しイネ−ブル信号 １１９ プログラムアドレス信号 １２１ 命令コ−ドデ−タ信号 １２２ 命令メモリイネ−ブル信号 １２３ リピ−ト動作用の制御信号 １２３ａ リピ−ト先頭アドレス入力制御信号 １２３ｂ リピ−ト先頭アドレス ２００ リピ−トステップレジスタ ２０１ リピ−トステップ制御回路 ２０２ 書き込みイネ−ブルフラグ ２０３ リピ−ト制御フラグ ２０４ ステップカウントレジスタ ２０５ アップカウンタ ２０５ａ 比較回路 ２０６ リピ−ト回数制御回路 ２０７ リピ−ト回数カウントレジスタ ２０８ ダウンカウンタ ２０８ａ 比較回路 ２１１ 入力デ−タ選択制御信号 ２１２ 入力デ−タ選択制御信号 ２１３ リピ−ト終了制御信号 ２１４ａ 最外リピ−ト先頭アドレスレジスタ ２１４ｂ リピ−ト先頭アドレスレジスタ ２１５ スタックエリア ２１６ 命令バッファ用アドレス生成回路 ２１７ 比較回路 ２１８ 命令バッファオ−バフロ−信号 ３００ アドレスデコ−ダ ３０１ａ 命令コ−ドレジスタ ３０１ｂ 命令コ−ドレジスタ ３０１ｃ 命令コ−ドレジスタ ３０２ａ アドレスデコ−ド信号 ３０２ｂ アドレスデコ−ド信号 ３０２ｃ アドレスデコ−ド信号

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 命令メモリから命令レジスタにフェッチ
    する命令が、繰り返し実行すべきリピート対象命令であ
    れば、該リピート対象命令を、具備した内部レジスタに
    格納し、上記リピート対象命令を繰り返し実行する時
    に、該リピート対象命令を、上記内部レジスタから上記
    命令レジスタへフェッチすることにより低電力化を図る
    データ処理装置において、上記繰り返し実行すべき一連
    のリピート対象命令群を格納する命令バッファと、該一
    連のリピート対象命令群の実行時には、各リピート対象
    命令を上記命令バッファに順次に転送すると共に、上記
    リピート対象命令群の数が上記命令バッファの格納容量
    を越える場合には、残りのリピート対象命令群の上記命
    令バッファへの格納を停止させ、該命令バッファに格納
    した各リピート対象命令群の読み出し制御に用いる情報
    を記憶し、上記一連のリピート対象命令群の次の実行時
    以降は、上記記憶した読み出し制御用の情報に基づき、
    上記命令バッファに格納したリピート対象命令群のみに
    関して、上記命令バッファから上記命令レジスタへのフ
    ェッチを行なうリピート制御手段とを設けることを特徴
    とする低電力データ処理装置。
  2. 【請求項２】 請求項１に記載の低電力データ処理装置
    において、上記リピート制御手段は、上記一連のリピー
    ト対象命令群が多重ループ構造を有し、上記命令バッフ
    ァへの格納中に新たな繰り返し実行すべきリピート対象
    命令群を実行する場合に、上記先のリピート対象命令群
    に対応する上記読み出し制御用の情報を退避させるスタ
    ックエリアを具備し、上記新たなリピート対象命令群を
    上記先の格納中のリピート対象命令群に続けて上記命令
    バッファに転送すると共に、上記新たなリピート対象命
    令群に対する実行後に、上記スタックエリアに退避した
    読み出し制御用の情報に基づき、上記先のリピート対象
    命令群に対する処理を行なうことを特徴とする低電力デ
    ータ処理装置。
  3. 【請求項３】 請求項１、もしくは、請求項２のいずれ
    かに記載の低電力データ処理装置において、上記命令バ
    ッファは、ＣＭＯＳゲートからなることを特徴とする低
    電力データ処理装置。
  4. 【請求項４】 請求項１から請求項３のいずれかに記載
    の低電力データ処理装置において、上記一連のリピート
    対象命令群の直後にあり該一連のリピート対象命令群の
    先頭アドレスへの所定の回数分の分岐を指定する条件分
    岐命令の解読を行なうデコーダを設け、該デコーダが上
    記条件分岐命令を解読した場合、上記リピート制御手段
    は、上記一連のリピート対象命令群の次の実行時に、該
    リピート対象命令群を上記命令バッファに転送すること
    を特徴とする低電力データ処理装置。
JP5311750A 1993-12-13 1993-12-13 低電力データ処理装置 Pending JPH07160585A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5311750A JPH07160585A (ja) 1993-12-13 1993-12-13 低電力データ処理装置
KR1019940032490A KR100307603B1 (ko) 1993-12-13 1994-12-02 저전력데이타처리장치
US08/354,166 US5579493A (en) 1993-12-13 1994-12-08 System with loop buffer and repeat control circuit having stack for storing control information

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5311750A JPH07160585A (ja) 1993-12-13 1993-12-13 低電力データ処理装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2001044433A Division JP3248691B2 (ja) 2001-02-21 2001-02-21 データ処理装置

Publications (1)

Publication Number Publication Date
JPH07160585A true JPH07160585A (ja) 1995-06-23

Family

ID=18021031

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5311750A Pending JPH07160585A (ja) 1993-12-13 1993-12-13 低電力データ処理装置

Country Status (3)

Country Link
US (1) US5579493A (ja)
JP (1) JPH07160585A (ja)
KR (1) KR100307603B1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001236226A (ja) * 2000-01-14 2001-08-31 Texas Instr Inc <Ti> マイクロプロセッサ
JP2002073330A (ja) * 2000-08-28 2002-03-12 Mitsubishi Electric Corp データ処理装置
WO2002073411A1 (fr) * 2001-02-22 2002-09-19 Hitachi, Ltd Procede de test de memoire, support d'enregistrement d'information et circuit integre semi-conducteur
KR100437425B1 (ko) * 2002-03-08 2004-06-25 주식회사 레인콤 구동 전류를 감소시키기 위한 데이터 처리 장치 및 방법
JP2009116621A (ja) * 2007-11-06 2009-05-28 Toshiba Corp 演算処理装置
WO2012160794A1 (ja) * 2011-05-20 2012-11-29 日本電気株式会社 演算処理装置、演算処理方法
JP2013097638A (ja) * 2011-11-02 2013-05-20 Renesas Electronics Corp キャッシュメモリ装置、キャッシュ制御方法、およびマイクロプロセッサシステム
US11048511B2 (en) 2017-11-13 2021-06-29 Nec Corporation Data processing device data processing method and recording medium
JP2021103577A (ja) * 2020-08-27 2021-07-15 北京百度網訊科技有限公司 循環命令の処理方法、電子機器、コンピュータ可読記憶媒体及びコンピュータプログラム

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3520611B2 (ja) * 1995-07-06 2004-04-19 株式会社日立製作所 プロセッサの制御方法
JP3618442B2 (ja) * 1996-02-08 2005-02-09 株式会社東芝 マイクロプロセッサのパワーエスティメータ装置
EP0805458B1 (en) * 1996-04-30 2001-06-27 Agilent Technologies, Inc. An electronic circuit or board tester with compressed data-sequences
US5887179A (en) * 1996-06-11 1999-03-23 Motorola, Inc. System power saving means and method
US5822602A (en) * 1996-07-23 1998-10-13 S3 Incorporated Pipelined processor for executing repeated string instructions by halting dispatch after comparision to pipeline capacity
US6173410B1 (en) * 1996-08-21 2001-01-09 Texas Instruments Incorporated Microprocessor circuits, systems and methods for conditioning information prefetching based on resource burden
JP3641327B2 (ja) * 1996-10-18 2005-04-20 株式会社ルネサステクノロジ データプロセッサ及びデータ処理システム
US6029006A (en) * 1996-12-23 2000-02-22 Motorola, Inc. Data processor with circuit for regulating instruction throughput while powered and method of operation
US6505295B1 (en) * 1997-02-17 2003-01-07 Hitachi, Ltd. Data processor
US5941995A (en) * 1997-05-20 1999-08-24 Hewlett-Packard Company Reloading state analyzer
US5828875A (en) * 1997-05-29 1998-10-27 Telefonaktiebolaget Lm Ericsson Unroll of instructions in a micro-controller
JPH10340128A (ja) * 1997-06-10 1998-12-22 Hitachi Ltd データ処理装置及び移動体通信端末装置
US6401212B1 (en) 1997-08-21 2002-06-04 Texas Instruments Incorporated Microprocessor circuits, systems, and methods for conditioning information prefetching based on resource burden
US7071946B2 (en) * 1997-12-30 2006-07-04 Micron Technology, Inc. Accelerated graphics port for a multiple memory controller computer system
US6157398A (en) 1997-12-30 2000-12-05 Micron Technology, Inc. Method of implementing an accelerated graphics port for a multiple memory controller computer system
US5881260A (en) * 1998-02-09 1999-03-09 Hewlett-Packard Company Method and apparatus for sequencing and decoding variable length instructions with an instruction boundary marker within each instruction
US6125440A (en) * 1998-05-21 2000-09-26 Tellabs Operations, Inc. Storing executing instruction sequence for re-execution upon backward branch to reduce power consuming memory fetch
US6990570B2 (en) * 1998-10-06 2006-01-24 Texas Instruments Incorporated Processor with a computer repeat instruction
US6256683B1 (en) * 1998-12-23 2001-07-03 Bops, Inc. Methods and apparatus for providing direct memory access control
US6230242B1 (en) * 1999-08-05 2001-05-08 International Business Machines Corporation Store instruction having vertical memory hierarchy control bits
US6249911B1 (en) * 1999-08-05 2001-06-19 International Business Machines Corporation Optimizing compiler for generating store instructions having memory hierarchy control bits
US6253286B1 (en) * 1999-08-05 2001-06-26 International Business Machines Corporation Apparatus for adjusting a store instruction having memory hierarchy control bits
US6249843B1 (en) * 1999-08-05 2001-06-19 International Business Machines Corporation Store instruction having horizontal memory hierarchy control bits
US6598155B1 (en) 2000-01-31 2003-07-22 Intel Corporation Method and apparatus for loop buffering digital signal processing instructions
KR100347865B1 (ko) * 1999-11-15 2002-08-09 삼성전자 주식회사 어드레스 트레이스를 이용한 분기 예측 방법
US6963965B1 (en) 1999-11-30 2005-11-08 Texas Instruments Incorporated Instruction-programmable processor with instruction loop cache
US7302557B1 (en) * 1999-12-27 2007-11-27 Impact Technologies, Inc. Method and apparatus for modulo scheduled loop execution in a processor architecture
US6732203B2 (en) * 2000-01-31 2004-05-04 Intel Corporation Selectively multiplexing memory coupling global bus data bits to narrower functional unit coupling local bus
DE10009677A1 (de) * 2000-02-29 2001-09-06 Infineon Technologies Ag Programmgesteuerte Einheit
US7178013B1 (en) * 2000-06-30 2007-02-13 Cisco Technology, Inc. Repeat function for processing of repetitive instruction streams
US6898693B1 (en) * 2000-11-02 2005-05-24 Intel Corporation Hardware loops
US6950929B2 (en) * 2001-05-24 2005-09-27 Samsung Electronics Co., Ltd. Loop instruction processing using loop buffer in a data processing device having a coprocessor
DE10204345A1 (de) * 2002-02-01 2003-08-14 Systemonic Ag Verfahren zur Befehlsbearbeitung
US6986028B2 (en) * 2002-04-22 2006-01-10 Texas Instruments Incorporated Repeat block with zero cycle overhead nesting
US7249248B2 (en) * 2002-11-25 2007-07-24 Intel Corporation Method, apparatus, and system for variable increment multi-index looping operations
US7081897B2 (en) * 2003-12-24 2006-07-25 Intel Corporation Unified memory organization for power savings
US7366885B1 (en) * 2004-06-02 2008-04-29 Advanced Micro Devices, Inc. Method for optimizing loop control of microcoded instructions
US7669042B2 (en) * 2005-02-17 2010-02-23 Samsung Electronics Co., Ltd. Pipeline controller for context-based operation reconfigurable instruction set processor
JP2006309337A (ja) * 2005-04-26 2006-11-09 Toshiba Corp プロセッサ及びプロセッサの命令バッファ動作方法
US9772851B2 (en) 2007-10-25 2017-09-26 International Business Machines Corporation Retrieving instructions of a single branch, backwards short loop from a local loop buffer or virtual loop buffer
US9280344B2 (en) * 2012-09-27 2016-03-08 Texas Instruments Incorporated Repeated execution of instruction with field indicating trigger event, additional instruction, or trigger signal destination
CN104391563B (zh) * 2014-10-23 2017-05-31 中国科学院声学研究所 一种寄存器堆的循环缓冲电路及其方法，处理器装置
US10916280B2 (en) * 2018-03-15 2021-02-09 Dell Products, L.P. Securely sharing a memory between an embedded controller (EC) and a platform controller hub (PCH)
GB2580316B (en) 2018-12-27 2021-02-24 Graphcore Ltd Instruction cache in a multi-threaded processor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3593306A (en) * 1969-07-25 1971-07-13 Bell Telephone Labor Inc Apparatus for reducing memory fetches in program loops
US3928857A (en) * 1973-08-30 1975-12-23 Ibm Instruction fetch apparatus with combined look-ahead and look-behind capability
US4626988A (en) * 1983-03-07 1986-12-02 International Business Machines Corporation Instruction fetch look-aside buffer with loop mode control
JP2690921B2 (ja) * 1987-12-25 1997-12-17 株式会社日立製作所 情報処理装置
US5155817A (en) * 1988-04-01 1992-10-13 Kabushiki Kaisha Toshiba Microprocessor
US5333280A (en) * 1990-04-06 1994-07-26 Nec Corporation Parallel pipelined instruction processing system for very long instruction word
JPH05241827A (ja) * 1992-02-27 1993-09-21 Nec Ibaraki Ltd 命令バッファ制御装置
US5493667A (en) * 1993-02-09 1996-02-20 Intel Corporation Apparatus and method for an instruction cache locking scheme
JPH06243036A (ja) * 1993-02-12 1994-09-02 Hitachi Ltd キャッシュ制御システム
JP3499252B2 (ja) * 1993-03-19 2004-02-23 株式会社ルネサステクノロジ コンパイル装置及びデータ処理装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001236226A (ja) * 2000-01-14 2001-08-31 Texas Instr Inc <Ti> マイクロプロセッサ
JP2002073330A (ja) * 2000-08-28 2002-03-12 Mitsubishi Electric Corp データ処理装置
US7694109B2 (en) 2000-08-28 2010-04-06 Renesas Technology Corp. Data processing apparatus of high speed process using memory of low speed and low power consumption
WO2002073411A1 (fr) * 2001-02-22 2002-09-19 Hitachi, Ltd Procede de test de memoire, support d'enregistrement d'information et circuit integre semi-conducteur
KR100437425B1 (ko) * 2002-03-08 2004-06-25 주식회사 레인콤 구동 전류를 감소시키기 위한 데이터 처리 장치 및 방법
JP2009116621A (ja) * 2007-11-06 2009-05-28 Toshiba Corp 演算処理装置
WO2012160794A1 (ja) * 2011-05-20 2012-11-29 日本電気株式会社 演算処理装置、演算処理方法
JPWO2012160794A1 (ja) * 2011-05-20 2014-07-31 日本電気株式会社 演算処理装置、演算処理方法
JP2013097638A (ja) * 2011-11-02 2013-05-20 Renesas Electronics Corp キャッシュメモリ装置、キャッシュ制御方法、およびマイクロプロセッサシステム
US11048511B2 (en) 2017-11-13 2021-06-29 Nec Corporation Data processing device data processing method and recording medium
JP2021103577A (ja) * 2020-08-27 2021-07-15 北京百度網訊科技有限公司 循環命令の処理方法、電子機器、コンピュータ可読記憶媒体及びコンピュータプログラム
US11340903B2 (en) 2020-08-27 2022-05-24 Beijing Baidu Netcom Science Technology Co., Ltd. Processing method, device, equipment and storage medium of loop instruction

Also Published As

Publication number Publication date
KR950020218A (ko) 1995-07-24
KR100307603B1 (ko) 2001-12-01
US5579493A (en) 1996-11-26

Similar Documents

Publication Publication Date Title
JPH07160585A (ja) 低電力データ処理装置
US7814487B2 (en) System and method of executing program threads in a multi-threaded processor
KR101132484B1 (ko) 다중-스테이지 데이터 프로세싱 파이프라인에서 명령들을 실행하는 시스템 및 방법
EP2304551B1 (en) Multi-mode register file for use in branch prediction
JPH0991136A (ja) 信号処理装置
US20030065905A1 (en) Parallel computation processor, parallel computation control method and program thereof
US6915413B2 (en) Micro-controller for reading out compressed instruction code and program memory for compressing instruction code and storing therein
KR20120108570A (ko) 오디오 장치, 및 그 동작 방법
CN1963802A (zh) 半导体器件
JP2004171177A (ja) キャッシュシステムおよびキャッシュメモリ制御装置
US7849466B2 (en) Controlling execution mode of program threads by applying a mask to a control register in a multi-threaded processor
US8401126B2 (en) Viterbi decoding apparatus
JP3248691B2 (ja) データ処理装置
JP2005537580A (ja) スタックタイプのスナップショットバッファがネスト化されたインタラプトを処理すること
JP4241625B2 (ja) 半導体装置
US6473864B1 (en) Method and system for providing power management to a processing system
JPH0822413A (ja) 情報処理装置
JP2004520650A (ja) 固定幅命令エンコード内のプロセッサ操作の拡張された機能性
JP2001312404A (ja) データプロセッサ及びデータ処理システム
JPH10261972A (ja) ビタビ復号装置
JP2002366349A (ja) プログラム制御方法およびその装置
JPH07219773A (ja) メモリデータ演算方式およびメモリデータ演算回路
JPH0535651A (ja) デジタル信号処理ｌｓｉ
JPH06202867A (ja) 並列計算機
JP2003316644A (ja) 電子機器、電子機器制御方法