DE69522738T2

DE69522738T2 - Verfahren und Schaltkreis zum Programmieren einer Schwebegatterspeicherzelle

Info

Publication number: DE69522738T2
Application number: DE69522738T
Authority: DE
Inventors: Cetin Kaya; John F. Schreck
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1994-05-06
Filing date: 1995-05-05
Publication date: 2002-07-04
Anticipated expiration: 2015-05-06
Also published as: EP0681296A2; EP0681296B1; JPH0845291A; US5412603A; DE69522738D1; EP0681296A3

Description

Die vorliegende Erfindung bezieht sich auf ein als integrierte Schaltung ausgeführtes nichtflüchtiges Speichermatrixfeld wie etwa ein elektrisch löschbares programmierbares Nur-Lese-Speicher- (EEPROM)-Matrixfeld oder einen elektrisch programmierbaren Nur-Lese-Speicher (EPROM). Insbesondere bezieht sich die Erfindung auf ein Verfahren und eine Schaltungsanordnung zum Programmieren von Speicherzellen mit schwebendem Gate eines Matrixfeldes aus solchen Zellen, wobei das Matrixfeld durch eine einzige Energiequelle niedriger Spannung versorgt wird.
EEPROMs unter Anwendung der Programmierung durch Injektion heißer Ladungsträger anstelle der Programmierung durch Tunneln nach Fowler- Nordheim sind in: (a) "A Single Transistor EEPROM cell and its implementation in a 512K CMOS EEPROM", S. Mukherjee u.a., IEDM 1985, S. 616-629 und in (b) A 990 ns 100K Erase/Program Cycle Megabit Flash Memory", V. Kynett u.a., ISSCC 1989, S. 140-141 beschrieben. Das Thema (a) ist auch im US-Patent Nr. 4.698.787 abgehandelt.
Ein Verfahren zum Programmieren von Speicherzellen unter Anwendung von Heißkanaltechniken wird auch in einem Dokument mit dem Titel "Channel Hot- Carrier Programming in EEPROM Devices", Wo Cheung-Yu u.a., Extended Abstracts of the 1992 International Conference on Solid State Devices and Materials, 1992, S. 173-175 vorgeschlagen. Das Dokument schlägt eine Technik vor, nach der zur Programmierung der Zelle durch Injektion heißer Ladungsträger eine hohe Spannung (~10 V) an das Steuer-Gate angelegt wird.
Während des Programmierens einer ausgewählten Zelle durch Injektion heißer Ladungsträger nach dem Stand der Technik sind die an Source, Drain und Steuer- Gate angelegten Spannungen: (1) eine an die Source angelegte Referenzspannung gleich der Substratspannung (VSS, die 0 V sein kann); (2) eine an den Drain angelegte erste positive Spannung VBL, etwa +5 V bis +7 V in bezug auf die Referenzspannung; (3) eine an das Steuer-Gate angelegte zweite positive Spannung VPP, etwa +12 V in bezug auf die Referenzspannung.
Unter diesen Bedingungen ist der Kanal zwischen dem Drain und der Source gut leitend. Elektronen, die den Substrat-Drain-PN-Übergang erreichen, werden zwei elektrischen Matrixfeldern unterworfen, wovon eines mit dem in Sperrichtung vorgespannten Substrat-Drain-PN-Übergang zusammenhängt und das andere mit der positiven Spannung zwischen dem Steuer-Gate und dem schwebenden Gate zusammenhängt.
Das im Siliciumsubstrat in der Nähe des Substrat-Drain-PN-Übergangs und der Schnittstelle zum schwebenden Gate erzeugte elektrische Matrixfeld ist der Hauptfaktor beim Bestimmen der Programmierbarkeit durch Injektion heißer Ladungsträger in Speichern mit schwebendem Gate wie etwa EPROM- und Flash- EPROM-Matrixfeldern. Das elektrische Matrixfeld hängt primär von dem Drain- Source-Potential ab, umfaßt jedoch auch andere Parameter wie etwa die Dotierungsprofile der Kanalzone und der Drain-Zone.
Ein Typ eines Speichermatrixfeldes mit schwebendem Gate erfordert sowohl eine 5 Volt-Spannungsversorgung als auch eine 12 Volt-Spannungsversorgung. In solchen zweifach versorgten Speichern wird die 12 Volt-Spannung verwendet, um die während der Programmierung benötigte +5 V- bis +7 V-Drain-Spannung VBL zu liefern. Ein anderer Typ eines Speichermatrixfeldes mit schwebendem Gate erfordert eine einzige 5 V-Versorgung. In jenem einfach versorgten Speicher wird die 5 Volt-Spannungsversorgung durch eine Ladungspumpenschaltung gepumpt, um während der Programmierung eine Drain-Spannung VBL zu liefern, die größer als +6 V ist. Die +6 V-Abgabe der Ladungspumpenschaltung liegt nur 20% über der +5 V-Eingabe, also noch gut im Rahmen der Möglichkeiten der Ladungspumpentechnik.
Wegen der aus preiswerten chemischen Batterien verfügbaren Versorgungsspannungen sind tragbare elektronische Geräte wie etwa Spiele und Computer vorzugsweise für den Betrieb mit einer einzigen 3 V- Batterieversorgung ausgelegt. Die Bereitstellung eines +6 V-Drain-Source- Potentials aus einer solchen 3 V-Batterieversorgung erfordert eine Abgabe der Ladungspumpenschaltung, die um 100%, statt lediglich um 20% wie im obigen Beispiels des Standes der Technik über der Eingangsspannung liegt.
Die Abmessungen der Schaltungselemente und die Schaltungskomplexität der Ladungspumpenschaltungen steigen mit dem Prozentsatz, mit dem die Ausgangsspannung über der Eingangsspannung liegt, drastisch an. Obwohl die Programmierstromanforderung nahezu dieselbe bleibt, nimmt die Fähigkeit der Ladungspumpenschaltung zur Lieferung dieses Stroms mit steigendem Verhältnis der Ausgangsspannung zur Eingangsspannung rapide ab, wenn die Anzahl von Komponenten nicht erhöht wird und die Abmessungen einiger dieser Komponenten nicht stark vergrößert werden.
Insbesondere hängt der von einer Ladungspumpenschaltung erzeugbare Strompegel von der Ausgangsspannung, der Größe der Kondensatoren und der Frequenz des in jener Ladungspumpenschaltung verwendeten Oszillators ab. Wenn sich der Ausgangsspannungsbedarf erhöht, kann eine gegebene Ladungspumpenschaltung immer weniger Strom liefern. Eine einstufige Ladungspumpenschaltung kann beispielsweise im allgemeinen eine Ausgangsspannung liefern, die der zweifachen Versorgungsspannung nahekommt. Wenn sich die Spannung jedoch der zweifachen Versorgungsspannung nähert, wird die Stromlieferungsfähigkeit der Ladungspumpenschaltung selbst bei starker Erhöhung der Kapazität sehr gering. Mehrstufige Ladungspumpenschaltungen können Spannungen liefern, die die zweifache Versorgungsspannung übersteigen, wobei das Problem der erhöhten Schaltungskomplexität und der niedrigen Stromabgabe bleibt.
Außerdem ist wegen der in der Decodier-Schaltungsanordnung und auf den Signalwegen hervorgerufenen Spannungsabfälle eine zusätzliche Spannungsabgabe der Ladungspumpenschaltung erforderlich.
Die Programmierung durch Injektion heißer Ladungsträger erfordert, daß die Ladungspumpenschaltung Ströme liefert, die über jenen liegen, die bei der Fowler-Nordheim-Programmierung erforderlich sind. Jedoch wird die Programmierung durch Heißladungsträgerinjektion bei elektrischen Matrixfeldern ausgeführt, die schwächer als die bei der Fowler-Nordheim-Programmierung angelegten Matrixfelder sind. Außerdem ermöglicht die Programmierung durch Heißladungsträgerinjektion ein Programmieren auf Bytebasis.
Es besteht ein Bedarf an einem effizienten Verfahren und einer effizienten Schaltungsanordnung zur Programmierung durch Heißladungsträgerinjektion zur Anwendung in einem Speichermatrixfeld mit schwebendem Gate, das durch eine einzige Leistungsversorgung niedriger Spannung gespeist wird.

Zusammenfassung der Erfindung

Durch Verwendung einer Ladungspumpenschaltung, die die Source einer ausgewählten Zelle auf eine Spannung pumpt, die kleiner als die Spannung am Referenzanschluß der integrierten Speicherschaltung ist, und gleichzeitig den Drain der ausgewählten Zelle auf eine Spannung pumpt, die größer als die Spannung am Versorgungsspannungsanschluß des Speichers ist, werden das Drain-Source-Potential und der Strom, die zum Programmieren einer ausgewählten nichtflüchtigen Speicherzelle, wie sie in Verfahrensanspruch 1 und in Vorrichtungsanspruch 7 angegeben ist, erforderlich sind, effizient erzielt. Beispielsweise wird aus einer 3 V-Versorgung durch Verwendung einer Ladungspumpenschaltung, die die Source-Spannung auf etwa 1,5 V unter der Spannung am Referenzanschluß dieser 3 V-Versorgung pumpt und gleichzeitig die Drain-Spannung auf 1,5 V über der Spannung am positiven Anschluß dieser 3 V-Versorgung pumpt, ein Drain-Source-Potential von etwa 6 V effizient geliefert. Die Ladungspumpenschaltung wird außerdem verwendet, um die Zellensubstratspannung auf einen Wert zu pumpen, der nahe bei der Source- Spannung liegt oder kleiner als diese ist. Zur Erhöhung der Wirksamkeit der Programmierung wird die Zellensubstratspannung auf einen Wert gepumpt, der kleiner als die Source-Spannung ist.
Im obigen Beispiel erfordert jeder der Source- und Drain-Ausgänge der Ladungspumpenschaltung eine Zunahme der Ausgangsspannung gegenüber der 3 V-Batterieversorgung um 50%, anstatt um 100%, wie es bei Verwendung der Ladungspumpenschaltung des Standes der Technik der Fall wäre. Da die Abmessungen der Schaltungselemente und die Schaltungskomplexität der Ladungspumpenschaltungen stark abnimmt, wenn die prozentuale Zunahme der Ausgangsspannung gegenüber der Eingangsspannung gesenkt wird, ist für die Ladungspumpenschaltung eine wesentlich kleinere Grundfläche als für eine größere Ladungspumpenschaltung erforderlich, wobei die gestiegene Effizienz zum einen an der abgesenkten Leistung und zum anderen am geringeren Grundflächenbedarf gemessen wird. Die Effizienz erhöht sich, wenn höhere Spannungen benötigt werden.
Wie im Stand der Technik bekannt ist, erhöht sich die Wirksamkeit der Programmierung einer Zelle mit schwebendem Gate bei einem gegebenen Drain- Source-Potential, indem das Substratpotential auf einen Wert unter dem Source- Potential gesenkt wird. Die Sperr-Vorspannung des Source-Substrat-Übergangs erhöht den Ladestrom im schwebenden Gate bei gegebenen Drain-, Steuer-Gate- und Source-Potentialen, wobei sie auch die Größe des während der Programmierung erzeugten Substratstroms verringert. Die Verwendung eines in Sperrichtung vorgespannten Source-Substrat-Übergangs ermöglicht beispielsweise eine Drain-Source-Spannung von nur +4,5 V anstatt der +5 V bis +7 V des Standes der Technik. Eine Drain-Source-Spannung von +4,5 V erfordert, daß die Ladungspumpen-Schaltungsanordnung dieser Erfindung an jedem Anschluß für eine Erhöhung der Ausgangsspannung um 25% gegenüber der 3 V-Abgabe der Batterie sorgt. Zusätzlich verringert der abgesenkte Source-Drain-Strom die Spannungsabfälle in der Decodier-Schaltungsanordnung und auf den Signalwegen, weshalb auch die Anforderungen an die Ladungspumpen- Schaltungsanordnung abnehmen.
Das Bereitstellen des erforderlichen Source-Drain-Potentials durch Verwendung einer Ladungspumpen-Schaltungsanordnung, die die Source-Spannung absenkt und gleichzeitig die Drain-Spannung anhebt, ist ein einzigartiges, effizientes Verfahren zum Erzeugen eines Source-Drain-Potentials und eines Stroms, die zum Programmieren von Zellen mit schwebendem Gate durch Heißladungsträgerinjektion geeignet sind. Das Absenken des Source- und Substratpotentials unter Anheben des Drain-Potentials ermöglicht die Verwendung einer einfachen, effizienten Ladungspumpenschaltung zur Programmierung eines durch eine einzige Versorgung niedriger Spannung gespeisten Flash-EPROM oder EPROM durch Heißladungsträgerinjektion. Die Effizienz wird durch Absenken der Substratspannung unter die Source-Spannung weiter erhöht.

Kurzbeschreibung der Zeichnung

In der Zeichnung:
ist Fig. 1 ein elektrischer Schaltplan, teilweise in Blockform, eines Speicherzellenmatrixfeldes;
- ist Fig. 2 ein Querschnitt einer typischen Zelle mit schwebendem Gate und einer Substratwanne des im Speicherzellenmatrixfeld von Fig. 1 verwendeten Typs;
zeigt Fig. 3 eine Oszillatorschaltung zur Verwendung in der Ladungspumpenschaltung dieser Erfindung;
zeigt Fig. 4 die phasengesteuerten Ausgangsspannungen der Ladungspumpenschaltung von Fig. 3;
zeigt Fig. 5 Schaltungen zum Bereitstellen modifizierter Ausgangsspannungen unter Verwendung der phasengesteuerten Ausgangsspannungen von Fig. 4;
zeigt Fig. 6 eine typische modifizierte Ausgangsspannung einer Schaltung aus Fig. 5 in Verbindung mit einer Ausgangsspannung aus Fig. 4;
zeigt Fig. 7 eine Stufe einer Ladungspumpenschaltung, die eine phasengesteuerte Ausgangsspannung von Fig. 3 und ein Paar modifizierter Ausgangsspannungen von Fig. 6 verwendet, um Source- und Drain-Spannungen für die Programmierung zu erzeugen;
zeigt Fig. 8 die Verschaltung von sieben Stufen der Ladungspumpenschaltungen von Fig. 7 und die Spannungen und die modifizierten Spannungen aus den Fig. 4 und 6 als Eingabe in die einzelnen sieben Stufen; und
zeigt Fig. 9 eine Schaltung zum Vorspannen des Substrats während der Programmierung bei einer Spannung, die negativer als jene der Source ist.

Genaue Beschreibung der Erfindung

In Fig. 1 ist zur Veranschaulichung der Anwendung des Verfahrens und der Schaltungsanordnung dieser Erfindung ein beispielhaftes Matrixfeld aus Speicherzellen gezeigt, die in einem Speicherbaustein integriert sind. Jede Zelle ist ein Transistor 10 mit schwebendem Gate mit einer Source 11, einem Drain 12, einem schwebenden Gate 13 und einem Steuer-Gate 14. Jedes Steuer-Gate 14 einer Zeile von Zellen 10 ist mit einer Wortleitung 15 verbunden, wobei jede Wortleitung 15 mit einem Wortleitungsdecodierer 16 verbunden ist. Jede Source 11 in einer Zeile von Zellen 10 ist mit einer Source-Leitung 17 verbunden. Jeder Drain 12 in einer Spalte von Zellen 10 ist mit einer Drain-Spalte-Leitung 18 verbunden. Jede Source-Leitung 17 ist durch eine den Spalten gemeinsame Leitung 17a mit einem Spaltendecodierer 19 verbunden, und jede Drain-Spalte- Leitung 18 ist mit dem Spaltendecodierer 19 verbunden.
Im Lesemodus dient der Wortleitungsdecodierer 16 in Antwort auf Wortleitungs-Adreßsignale über die Leitungen 20R und auf Signale von der Lese/Schreib/Lösch-Steuerschaltung 21 (oder vom Mikroprozessor 21) dazu, eine vorgegebene positive Spannung VCC (etwa +5 V) an die ausgewählte Wortleitung 15 anzulegen und eine niedrige Spannung (Erde oder VSS) an die nicht ausgewählten Wortleitungen 15 anzulegen. Der Spaltendecodierer 19 dient zum Anlegen einer vorgegebenen positiven Spannung VSEN (etwa +1 V) an wenigstens die ausgewählte Drain-Spalte-Leitung 18 und zum Anlegen einer niedrigen Spannung (0 V) an die Source-Leitung 17. Der Spaltendecodierer 19 dient außerdem in Antwort auf Signale über die Adreßleitungen 20D dazu, die ausgewählte Drain-Spalte-Leitung 18 der gewählten Zelle 10 mit dem Dateneingangs-/Datenausgangsanschluß 22 zu verbinden. Der leitende oder nichtleitende Zustand der mit der ausgewählten Drain-Spalte-Leitung 18 und der ausgewählten Wortleitung 15 verbundenen Zelle 10 wird durch einen mit dem Dateneingangs/Datenausgangsanschluß 22 verbundenen (nicht gezeigten) Leseverstärker erfaßt.
Im Flash-Löschmodus kann der Spaltendecodierer 19 dazu dienen, alle Drain- Spalte-Leitungen 18 schwebend zu machen (mit einer hohen Impedanz wie etwa Matrixfeldeffekt-Transistoren, die in einen "AUS"-Zustand vorgespannt sind, zu verbinden). In Anwendung einer Option dient der Wortleitungsdecodierer 16 dazu, alle Wortleitungen 15 mit einer negativen Spannung VEE (etwa -10 V oder -13 V) zu verbinden. Der Spaltendecodierer 19 dient außerdem dazu, an alle Source-Leitungen 17 eine positive Spannung VCC (etwa +5 V oder +3 V) anzulegen. In dieser ersten Option ist die Substrat-Isolationswanne W2 von Fig. 2 über eine Substrat-Steuerschaltung 23 mit VSS oder 0 V verbunden. In Anwendung einer zweiten Option dient der Wortleitungsdecodierer 16 dazu, alle Wortleitungen 15 mit einer negativen Spannung VEE (etwa -9 V) zu verbinden. Der Spaltendecodierer 19 dient außerdem dazu, alle Source-Leitungen 17 und alle Drain-Leitungen 18 mit +6 V zu verbinden. Während dieser Operation ist die Substrat-Isolationswanne W2 ebenfalls mit +6 V verbunden. In Anwendung einer der Optionen erzeugen diese Löschspannungen eine ausreichende Matrixfeldstärke über die Gate-Oxid-Zone, um einen Fowler-Nordheim- Tunnelstrom zu erzeugen, der Ladung vom schwebenden Gate 13 überträgt, wodurch die Speicherzelle 10 gelöscht wird. Da das Potential auf der Wortleitung 15 eine negative Spannung ist, bleibt die Zelle 10 während des Löschens im nichtleitenden Zustand.
Im Schreib- oder Programmiermodus des Standes der Technik kann der Wortleitungsdecodierer 16 in Antwort auf Wortleitungs-Adreßsignale über die Leitungen 20R und auf Signale von der Lese/ Schreib/Lösch-Steuerschaltung 21 (oder vom Mikroprozessor 21) dazu dienen, eine vorgegebene erste Programmierspannung VPP (etwa +12 V) an eine ausgewählte Wortleitung 15 einschließlich eines ausgewählten Steuer-Gates 14 anzulegen. Der Spaltendecodierer 19 dient außerdem dazu, eine zweite Programmierspannung VBL (etwa +5 V bis +10 V) an eine ausgewählte Drain-Spalte-Leitung 18 und somit an den Drain 12 der ausgewählten Zelle 10 anzulegen. Beim Verfahren und bei der Vorrichtung des Standes der Technik sind die Source-Leitungen 17 mit dem Referenzpotential VSS, das Erde sein kann, verbunden. Sämtliche nicht ausgewählten Drain-Spalte-Leitungen 18 sind mit dem Referenzpotential VSS verbunden oder potentialfrei gemacht. Diese Programmierspannungen erzeugen einen hohen (Drain-12-Source-11-) Stromzustand im Kanal der ausgewählten Speicherzelle 10, was dazu führt, daß in der Nähe des Drain-Kanal-Übergangs Heißkanalelektronen und Lawinendurchbruchelektronen erzeugt werden, die durch das Kanaloxid in das schwebende Gate 13 der ausgewählten Zelle 10 injiziert werden. Die Programmierzeit wird so gewählt, daß sie ausreichend lang ist, um das schwebende Gate 13 mit einer negativen Programmierladung von etwa -2 V bis -6 V in bezug auf die Kanalzone (bei 0 V am Steuer-Gate 14) zu programmieren. Für Speicherzellen 10, die gemäß der beispielhaften Ausführungsform hergestellt sind, beträgt der Kopplungskoeffizient zwischen einem Steuer-Gate 14/einer Wortleitung 15 und einem schwebenden Gate 13 etwa 0,6. Deshalb erzeugt eine Programmierspannung VPP des Standes der Technik von beispielsweise 12 V an einer ausgewählten Wortleitung 15 einschließlich dem ausgewählten Steuer-Gate 14 eine Spannung von etwa +7,2 V am ausgewählten schwebenden Gate 13. Die Spannungsdifferenz zwischen dem schwebenden Gate 13 (bei etwa +7,2 V) und der geerdeten (etwa 0 V) Source-Leitung 17 reicht nicht aus, um einen Fowler-Nordheim-Tunnelstrom über das Gate-Oxid zwischen einer Source 11 und einem schwebenden Gate 13 zur Ladung des schwebenden Gates 13 einer ausgewählten oder nicht ausgewählten Zelle 10 hervorzurufen. Das schwebende Gate 13 der ausgewählten Zelle 10 wird mit Heißelektronen geladen, die während der Programmierung injiziert werden, wobei die Elektronen ihrerseits den Source-Drain-Pfad unter dem schwebenden Gate 13 der ausgewählten Zelle 10 bei +5 V an ihrem Steuer-Gate nichtleitend machen, einem Zustand, der als "Null"-Bit gelesen wird. Nichtprogrammierte Zellen 10 weisen Source-Drain- Pfade unter dem schwebenden Gate 13 auf, die bei +5 V an ihren Steuer-Gates leitend sind, wobei diese Zellen 10 als "Eins"-Bits gelesen werden.
Beim Schreib- oder Programmiervorgang gemäß dieser Erfindung wird das zur Programmierung erforderliche Drain-Source-Potential durch Verwendung einer Ladungspumpenschaltung, die die Source 11 der ausgewählten Zelle 10 auf eine Spannung VSL von etwa -1 V bis -2 V unter der Spannung VSS am negativen Anschluß der einzigen Versorgung niedriger Spannung (von vielleicht 3 V) pumpt und gleichzeitig den Drain 12 der ausgewählten Zelle 10 auf eine Spannung VBL von etwa +6 V über der Spannung an der Source pumpt, erzielt. (Unter Verwendung der obigen Beispiele wird die Drain-Spannung VBL auf +4 V bis +5 V über der Referenzspannung VSS gepumpt.) Gleichzeitig wird die Spannung VSUB einer Substrat-Isolierwanne W2 im Substrat über eine Substrat- Steuerschaltung 23 entweder mit der Spannung VSUB, die die gleiche Spannung VSL wie die der Source sein kann, oder mit einem negativeren Spannungswert von etwa -2 V bis -3 V unter der Spannung VSS am negativen Anschluß der Leistungsversorgung niedriger Spannung verbunden. Die Substrat-Isolierwanne W2 muß wenigstens die ausgewählte Zelle und vielleicht das gesamte Speicherzellenmatrixfeld isolieren, um eine Vorspannung der Source 11 in Vorwärtsrichtung und Diffusionen vom Drain 12 in das Substrat zu verhindern. Die Programmierung der ausgewählten Zelle 10 durch Heißladungsträgerinjektion wird erzielt, indem ein Impuls von etwa +10 V an das Gate der ausgewählten Zelle 10 angelegt wird. In Anwendung einer Option sind die nicht ausgewählten Wortleitungen mit VSS oder 0 V verbunden. In Anwendung einer zweiten Option sind die nicht ausgewählten Wortleitungen mit einer Spannung von etwa -1 V bis -2 V in bezug auf VSS verbunden, um einen Leckverlust über nicht ausgewählten Zellen zu verhindern.
Als Hinweis wird im folgenden eine Tabelle (TABELLE 1) der Lese-, Schreib- und Löschspannungen angegeben: TABELLE I
Anmerkung: In der Tabelle 1 ist die Source-Spannung VSL eine positive Größe mit einer Amplitude von etwa 1 V bis 2 V.
Fig. 2 ist ein Querschnitt einer typischen Zelle 10 mit schwebendem Gate des Typs, der im Speicherzellenmatrixfeld von Fig. 1 verwendet wird. Die Zelle 10 und vielleicht das gesamte Speicherzellenmatrixfeld sind auf einem Halbleitersubstrat 24 gebildet, das aus P-Material bestehen kann. Ein Teil des Substrats 24 enthält eine tiefe Wanne W1 aus diffundiertem N-Halbleitermaterial, an dem ein elektrischer Kontakt vorgesehen ist. Die tiefe Wanne W1 umschließt eine zweite Halbleiter-Isolierwanne W2 aus diffundiertem P-Halbleitermaterial, an dem ein elektrischer Kontakt vorgesehen ist. Ein Verfahren zum Aufbau einer Matrixfeldstruktur unter Verwendung vergrabener Diffusionswannen (-behälter) ist in der am 28. Februar 1992 eingereichten US-Patentanmeldung Nr. 07/890.577 mit dem Titel "FLASH EEPROM ARRAY WITH P-TANK INSULATED FROM SUBSTRATE BY DEEP N-TANK" beschrieben. Diese Anmeldung wurde ebenfalls auf Texas Instruments Incorporated übertragen. Die Source 11 und der Drain 12 sind durch Störstellendiffusion in der zweiten Halbleiter-Isolierwanne W2 mit Störstellen des entgegengesetzten Typs wie die Diffusionen der Source 11 and des Drain 12 gebildet. Die Source 11 ist typischerweise durch Diffusion zweier Arten von Störstellen gebildet. Die Fläche der Substrat-Isolierwanne W2 zwischen der Source 11 und dem Drain 12 ist der Zellenkanal 25. Das schwebende Gate 13 ist aus einer Polysiliciumschicht gebildet, die durch den Gate-Isolator 26 vom Kanal 25 isoliert ist. Das Polysilicium-Steuer-Gate 14, das ein Teil der Wortleitung 15 aus Fig. 1 ist, ist durch einen Zwischenschichtisolator 27 vom schwebenden Gate 13 isoliert.
Während die obigen Beispiele eine Drain-Source-Spannung im Bereich von etwa +5 V bis +7 V verwenden, besteht hier für eine Speicherzelle mit schwebendem Gate eine minimale Anforderung von nur +4,5 V für die Drain- Source-Spannung während des Programmierimpulses von weniger als 10 us.
in Fig. 3 ist nun eine exemplarische Oszillatorschaltung OSC als Blockschaltbild gezeigt, die sieben NICHT-Glieder INV1-INV7 mit Hysterese enthält, die in einer Schleife hintereinandergeschaltet sind und sieben phasengesteuerte Ausgangsanschlüsse CK1-CK7 besitzen. Die phasengesteuerten Ausgangsspannungen an den Anschlüssen CK1-CK7 sind in Fig. 4 gezeigt. Von diesen sieben Ausgangssignalen sind unter Verwendung der NAND-, NOR- und NICHT-Schaltungen von Fig. 5 vierzehn modifizierte Oszillatorausgangssignale CKA1-CKA7 und CKB1-CKB7 abgeleitet. Ein typisches Paar solcher modifizierter Oszillatorausgangssignale CKA1 und CKB1 ist in Fig. 6 gezeigt, wobei die anderen Ausgangssignale ähnlich sind. Die Frequenz des Oszillators beträgt beispielsweise etwa 10 MHz. Die phasengesteuerten Spannungen an den Anschlüssen CK1-CK7, CKA1-CKA7 und CKB1-CKB7 variieren beispielsweise zwischen 0 V und +3 V.
Fig. 7 zeigt eine Stufe CP einer Ladungspumpe, an die eines der Oszillatorausgangssignale CK1-CK7 und ein Paar der modifizierten Ausgangssignale CKA1-CKA7 und CKB1-CKB7 angelegt werden. Speziell in Fig. 7 ist einer der Oszillatorausgänge CK1-CK7 mit dem Anschluß CK gekoppelt. Einer der modifizierten Oszillatorausgänge CKA1-CKA7 ist mit dem Anschluß CKA gekoppelt, während ein zweiter, entsprechend numerierter der modifizierten Oszillatorausgänge CKB1-CKB7 mit dem Anschluß CKB gekoppelt ist. Der Anschluß CKA ist über einen Kondensator C1 mit dem Gate des N-Kanal-Transistors T1 gekoppelt. Der Kondensator C1 kann eine Größe von etwa 1 pF besitzen, während der Transistor T1 ein Kanal-Längen/Breiten- Verhältnis von etwa 100 zu 1 besitzen kann. Das Gate des Transistors T1 ist über eine Diode D1 mit der Versorgungsspannung VCC, die etwa +3 V sein kann, gekoppelt. Ein erster Source-Drain-Anschluß des Transistors T1 ist ebenfalls mit der Versorgungsspannung VCC gekoppelt. Ein zweiter Source-Drain-Anschluß des Transistors T1 ist über einen Kondensator C2, der eine Kapazität von etwa 100 pF besitzen kann, mit dem Anschluß CK gekoppelt. Der zweite Source- Drain-Anschluß des Transistors T1 ist über eine Diode D2 mit einem Ausgangsanschluß VBL gekoppelt.
In Fig. 7 ist ferner der Anschluß CKB über einen Kondensator C3 mit dem Gate des P-Kanal-Transistors T2 gekoppelt. Der Kondensator C3 kann eine Größe von etwa 1 pF besitzen, während der Transistor T2 ein Kanal-Längen/Breiten- Verhältnis von etwa 100 zu 1 besitzen kann. Das Gate des Transistors T2 ist über eine Diode D3 mit der Referenzspannung VSS, die der Referenzanschluß der VCC liefernden 3 V-Batterie sein kann, gekoppelt. Ein erster Source-Drain- Anschluß des Transistors T2 ist ebenfalls mit der Referenzspannung VSS gekoppelt. Der zweite Source-Drain-Anschluß des Transistors T2 ist über einen Kondensator C4, der eine Kapazität von etwa 100 pF besitzen kann, mit dem Anschluß CK gekoppelt. Der zweite Source-Drain-Anschluß des Transistors T2 ist über eine Diode D4 mit einem zweiten Ausgangsanschluß VSL gekoppelt.
In Fig. 8 ist nun die Verbindung der Oszillatorsignale CK1-CK7 und der modifizierten Oszillatorsignale CKA1-CKA7 und CKB1-CKB7 mit den Stufen CP der Ladungspumpe gezeigt. Sämtliche ersten Ausgangsanschlüsse VBL der Ladungspumpenstufen CP sind parallel geschaltet, um die Spannung VBL zur Vorspannung der Drain-Spalte-Leitungen 18 während des obenbeschriebenen Programmiervorgangs zu liefern. Sämtliche zweiten Ausgangsanschlüsse VSL der Ladungspumpenstufen CP sind parallel geschaltet, um die Spannung VSL zur Vorspannung der Source-Leitungen 17 während des obenbeschriebenen Programmiervorgangs zu liefern.
In Fig. 9 ist nun eine Schaltung gezeigt, die am Anschluß VSUB die Substratspannung liefert. Der modifizierte Oszillatorausgang CKB1 ist über einen Kondensator C5 mit dem Gate-Anschluß des P-Kanal-Matrixfeldeffekttransistors T3 gekoppelt. Das Gate des P-Kanal-Matrixfeldeffekttransistors T3 ist über eine Diode D5 mit der Referenzspannung VSS gekoppelt. Der Oszillatorausgang CK1 ist über einen Kondensator C6 mit einem ersten Source-Drain-Anschluß des Transistors T3 gekoppelt. Ein zweiter Source-Drain-Anschluß des Transistors T3 ist mit der Referenzspannung VSS gekoppelt. Der erste Source-Drain-Anschluß des Transistors T3 ist über eine Diode D6 mit einem Zwischenanschluß IT gekoppelt. Der Oszillatorausgang CK7 ist über einen Kondensator C7 mit dem Zwischenanschluß IT gekoppelt. Der Zwischenanschluß IT ist über die Diode D7 mit dem Referenzanschluß VSS gekoppelt. Der Zwischenanschluß IT ist über die Diode D8 am Anschluß VSUB mit dem Substrat gekoppelt. Die Substratspannung VSUB kann in herkömmlicher Weise über eine Substrat-Clamping-Schaltung SCC mit einer zweiten Referenzspannung VREF verriegelt sein.
Das zum Programmieren einer ausgewählten Zelle erforderliche Drain-Source- Potential wird effizient durch Verwendung der obenbeschriebenen Ladungspumpenschaltung, die die Source 11 auf eine Spannung pumpt, die kleiner als die Spannung VSS am negativen Anschluß der einzigen Versorgung niedriger Spannung ist, und gleichzeitig den Drain 12 auf eine Spannung pumpt, die größer als die Spannung VCC am positiven Anschluß dieser Versorgung niedriger Spannung ist, erzielt. Beispielsweise wird von einer 3 V-Versorgung durch Verwendung einer Ladungspumpenschaltung, die die Source 11 auf eine Spannung von 1,75 V unter der (negativen) Spannung VSS am negativen Anschluß dieser 3 V-Versorgung pumpt und gleichzeitig die Spannung des Drains 12 auf eine Spannung von 1,75 V über der Spannung VCC am positiven Anschluß dieser 3 V-Versorgung pumpt, ein Drain-Source-Potential von +6,5 V geliefert. Die Ladungspumpenschaltung wird außerdem verwendet, um die Zellensubstrat- W2-Spannung auf einen Wert zu pumpen, der nahe bei der Source-11-Spannung liegt oder kleiner als diese ist. Zur Erhöhung der Wirksamkeit der Programmierung wird die Zellensubstrat-W2-Spannung auf einen Wert gepumpt, der kleiner als die Source-11-Spannung ist.
Obwohl in den obigen Beispielen nur ein Typ einer Zelle 10 mit schwebendem Gate abgehandelt wurde, ist diese Erfindung auch Ihr nichtflüchtige Speicher nützlich, die irgendeinen Typ einer nichtflüchtigen Speicherzelle 10 ohne geteiltes Gate verwenden.
Obwohl diese Erfindung in bezug auf eine beispielhafte Ausführungsfarm beschrieben wurde, ist diese Beschreibung nicht einschränkend auszulegen. Insbesondere ist diese Erfindung für eine Anwendung mit Leistungsversorgungen geeignet, deren Spannungsabgabe kleiner als die hier verwendeten beispielhaften 3 Volt ist. Durch Bezugnahme auf diese Beschreibung werden Fachleuten verschiedene Modifikationen der beispielhaften Ausführungsform sowie andere Ausführungsformen der Erfindung offenbar. Es wird davon ausgegangen, daß die beigefügten Ansprüche alle derartigen Modifikationen oder Ausführungsformen, die im Umfang der Erfindung liegen, abdecken.

Claims

1. Verfahren zum Programmieren einer Speicherzelle (10) mit schwebendem Gate in einer integrierten nichtflüchtigen Speicherschaltung, das umfaßt:

Anlegen einer ersten Spannung (VSL) an eine Source (11) der Speicherzelle (10);

Anlegen einer zweiten Spannung (VBL) an einen Drain (12) der Speicherzelle (10);

Anlegen einer dritten Spannung (VPP) an ein Steuer-Gate (14) der Speicherzelle (10), wobei die dritte Spannung (VPP) größer als eine Referenzspannung (VSS) an einem Referenzspannungsanschluß ist; und

dadurch gekennzeichnet, daß:

(i) die erste Spannung (VSL) kleiner als die Referenzspannung (VSS) an dem Referenzspannungsanschluß ist;

(ii) die zweite Spannung (VBL) größer als eine Energieversorgungsspannung (VCC) an einem Versorgungsspannungsanschluß ist.

2. Verfahren nach Anspruch 1, das ferner das Bilden der Speicherzelle in und auf einem Halbleitersubstrat umfaßt, wobei das Verfahren das Anlegen der ersten Spannung (VSL) an das Halbleitersubstrat (24) umfaßt.

3. Verfahren nach Anspruch 1 oder Anspruch 2, das ferner das Bilden der Speicherzelle in und auf einer Halbleiter-Isolierwanne (25) umfaßt, wobei das Verfahren das Anlegen einer vierten Spannung (VSUB) an die Halbleiterisolierwanne (25) umfaßt, wobei die vierte Spannung (VSUB) kleiner als die erste Spannung (VSL) ist.

4. Verfahren nach einem vorhergehenden Anspruch, das ferner das Bereitstellen der Referenzspannung (VSS) am Referenzspannungsanschluß mit 0 V, der Energieversorgungsspannung (VCC) am Versorgungsspannungsanschluß mit 3 V und der ersten Spannung (VSL) als einer negativen Spannung umfaßt.

5. Verfahren nach einem vorhergehenden Anspruch, das ferner das Bereitstellen des Halbleitersubstrats (24) als P-Material sowie der Source (11) und des Drains (12) als N-Material umfaßt.

6. Verfahren nach Anspruch 1, das ferner das Bilden einer Ladungspumpe umfaßt, die enthält:

einen Oszillatorausgang (CK1), der an einen ersten Anschluß (CK) der Ladungspumpen-Schaltungsanordnung (CP) angeschlossen ist;

erste und zweite modifizierte Oszillatorausgänge (CKA, CKB), die an zweite bzw. dritte Anschlüsse der Ladungspumpen-Schaltungsanordnung angeschlossen sind;

wobei der zweite Anschluß der Ladungspumpen-Schaltungsanordnung über einen ersten Kondensator (CL) an ein Gate eines ersten Transistors (T1) angeschlossen ist und das Gate des ersten Transistors über eine erste Diode (D1) an den Versorgungsspannungsanschluß (VCC) angeschlossen ist;

wobei ein erster Source-Drain-Anschluß des ersten Transistors (T1) an den Versorgungsspannungsanschluß angeschlossen ist;

ein zweiter Source-Drain-Anschluß des ersten Transistors (T1) über einen zweiten Kondensator (C2) an den ersten Anschluß (CR) der Ladungspumpen- Schaltungsanordnung angeschlossen ist;

der zweite Source-Drain-Anschluß des ersten Transistors (T1) über eine zweite Diode (D2) an den Drain der Speicherzelle angeschlossen ist;

der dritte Anschluß (CKB) der Ladungspumpen-Schaltungsanordnung über einen dritten Kondensator (C3) an ein Gate eines zweiten Transistors (T2) angeschlossen ist;

das Gate des zweiten Transistors (T2) über eine dritte Diode (D3) an den Referenzspannungsanschluß (VSS) angeschlossen ist;

ein erster Source-Drain-Anschluß des zweiten Transistors (T2) an den Referenzspannungsanschluß (VSS) angeschlossen ist;

der zweite Source-Drain-Anschluß des zweiten Transistors (T2) über einen vierten Kondensator (C4) an den ersten Anschluß (CR) angeschlossen ist; und

der zweite Source-Drain-Anschluß des zweiten Transistors (T2) über eine vierte Diode (D4) an die Source der Speicherzelle angeschlossen ist.

7. Integrierte nichtflüchtige Speicherschaltung mit einer Speicherzelle (10) mit schwebendem Gate, die für die Programmierung wählbar ist, mit:

einer Ladungspumpe (cp), die so beschaffen ist, daß sie:

(i) eine Source einer Speicherzelle (10) während der Programmierung auf eine erste Spannung (VSL) pumpt;

(ii) einen Drain (12) der Speicherzelle während der Programmierung auf eine zweite Spannung (VBL) pumpt; und

einer Schaltungsanordnung zum Anlegen einer dritten Spannung (VPP), die größer als eine Referenzspannung (VSS) an einem Referenzspannungsanschluß ist, an ein Steuer-Gate (14) der Speicherzelle (10) während der Programmierung;

dadurch gekennzeichnet, daß:

(i) die erste Spannung (VSL) niedriger als die Spannung (VSS) an dem Referenzspannungsanschluß der Speicherzelle (10) ist; und

(ii) die zweite Spannung (VBL) größer als eine Spannung (VCC) an einem Versorgungsspannungsanschluß der Speicherzelle ist.

8. Speicher nach Anspruch 7, bei dem die Speicherzelle (10) in und auf einem Halbleitersubstratrat (24) gebildet ist, wobei die Ladungspumpe (cp) so beschaffen ist, daß sie das Halbleitersubstrat pumpt.

9. Speicher nach Anspruch 7, bei dem die Speicherzelle in und auf einer Halbleiter-Isolierwanne (25) gebildet ist, wobei die Ladungspumpen- Schaltungsanordnung (cp) so beschaffen ist, daß sie die Halbleiter-Isolierwanne auf eine vierte Spannung (VSUB), die niedriger als die erste Spannung (VSL) ist, pumpt.

10. Speicher nach einem der Ansprüche 7 bis 9, ferner mit:

einer zweiten Zelle mit schwebendem Gate, die für die Programmierung nicht gewählt wird, wobei die zweite Zelle mit schwebendem Gate ein Steuer- Gate besitzt, wobei der Speicher eine Schaltungsanordnung aufweist, die so beschaffen ist, daß sie an das Steuer-Gate der zweiten Zelle mit schwebendem Gate eine Referenzspannung (VSS) am Referenzspannungsanschluß anlegt.

11. Speicher nach einem der Ansprüche 7 bis 9, ferner mit:

einer zweiten Zelle mit schwebendem Gate, die für die Programmierung nicht gewählt ist, wobei die zweite Zelle mit schwebendem Gate ein Steuer-Gate besitzt, wobei der Speicher eine Schaltungsanordnung aufweist, die so beschaffen ist, daß sie die erste Spannung (VSL) an das Steuer-Gate der zweiten Zelle mit schwebendem Gate anlegt.

12. Speicher nach einem der Ansprüche 8 bis 11, wobei die Referenzspannung (VSS) an dem Referenzspannungsanschluß 0 V beträgt, die Energieversorgungsspannung (VCL) an dem Energieversorgungsanschluß 3 V beträgt und die erste Spannung (VSL) eine negative Spannung ist.

13. Speicher nach einem der Ansprüche 7 bis 12, wobei das Halbleitersubstrat (24) ein P-Material ist und die Source (11) und der Drain (12) N-Materialien sind.

14. Speicher nach einem der Ansprüche 7 bis 13, bei dem die Ladungspumpe (cp) umfaßt:

einen Oszillatorausgang, der an einen ersten Anschluß (CK) der Ladungspumpen-Schaltungsanordnung angeschlossen ist;

erste und zweite modifizierte Oszillatorausgänge, die an zweite (CKA) bzw. dritte (CKB) Anschlüsse der Ladungspumpen-Schaltungsanordnung angeschlossen sind;

wobei der zweite Anschluß (CKA) der Ladungspumpen- Schaltungsanordnung über einen ersten Kondensator (C1) an ein Gate eines ersten Transistors (T1) angeschlossen ist und das Gate des ersten Transistors (T1) über eine erste Diode (D1) an den Versorgungsspannungsanschluß (VCC) angeschlossen ist;

ein erster Source-Drain-Anschluß des ersten Transistors (T1) an den Versorgungsspannungsanschluß (VCC) angeschlossen ist;

ein zweiter Source-Drain-Anschluß des ersten Transistors (T1) über einen zweiten Kondensator (C2) an den ersten Anschluß (CK) der Ladungspumpen- Schaltungsanordnung angeschlossen ist;

der zweite Source-Drain-Anschluß des ersten Transistors (T1) über eine zweite Diode (D2) an den Drain der Speicherzelle (10) angeschlossen ist;

ein zweiter Source-Drain-Anschluß des zweiten Transistors (T2) über einen vierten Kondensator (C4) an den ersten Anschluß (CK) angeschlossen ist;

und

ein zweiter Source-Drain-Anschluß des zweiten Transistors (T2) über eine vierte Diode (D4) an die Source der Speicherzelle (10) angeschlossen ist.

15. Speicher nach Anspruch 13, wobei wenigstens einer der ersten (T1) und zweiten (T2) Transistoren ein Kanal-Längen/Breiten-Verhältnis von 100 zu 1 besitzt.