DE69521824T2

DE69521824T2 - Verfahren zur Mustererkennung in einer seriellen Übertragung

Info

Publication number: DE69521824T2
Application number: DE69521824T
Authority: DE
Inventors: Philippe Chaisemartin
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1994-04-12
Filing date: 1995-04-11
Publication date: 2002-04-11
Anticipated expiration: 2015-04-12
Also published as: US5742647A; DE69521824D1; EP0677934A2; FR2718590B1; EP0677934B1; EP0677934A3; FR2718590A1; US5903619A

Description

Die vorliegende Erfindung betrifft den Nachweis bzw. die Detektion vorgegebener Motive bzw. Muster in einer seriellen Übertragung digitaler Daten.
Auf dem Gebiete der Übertragung digitaler Daten körnen Daten in Serie, d. h. jeweils Bit für Bit nacheinander, auf einer Übertragungsleitung übertragen werden. Häufig werden die Seriendaten in Form von Rahmen ('Frames' ) übertragen, welche durch zur Identifizierung des Anfangs und des Endes jedes Rahmens bzw. Frames verwendete Codes begrenzt werden. Derartige Codes müssen in dem Strom von Daten identifiziert werden, bevor die Bedeutung der Daten in den Rahmen bzw. Frames bestimmt werden kann.
Näherhin sieht eine Norm H261 auf dem Gebiete der Übertragung komprimierter Bilddaten über Telefonnetze im einzelnen vor, daß derartige Daten in Form von Rahmen (bzw. 'Frames') von jeweils 512 Bits übertragen werden müssen. Das erste Bit jedes Rahmens bzw. Frames ist ein Synchronisations-Bit, und die Synchronisations-Bits von 24 aufeinanderfolgenden Rahmen bzw. Frames bilden ein vorgegebenes Synchronisationswort oder seine zyklische Permutation. Dieses 24-Bit-Synchronisationswort stellt tatsächlich ein dreimal wiederholtes 8-Bit-Wort dar. Eine Aufeinanderfolge von acht aufeinanderfolgenden Rahmen bzw. Frames wird im folgenden als Multi- Rahmen ('Multiframe') bezeichnet.
Die deutsche Patentanmeldung 36 23 910 beschreibt ein Verfahren, das darin besteht, daß jeweils jedes empfangene Bit in einem Wortgruppen umfassenden Speicher gespeichert wird, wobei jeweils jede Gruppe von Worten wenigstens L Bits besitzt, derart daß jeweils jede Gruppe von Worten Bits ein und derselben Stellung in aufeinanderfolgenden Rahmen (Frames) enthält. Jede Gruppe von Worten wird zirkulär verschoben ('rotiert') und bei jeder Verschiebung mit dem Synchronisationswort verglichen. Die Durchführung des Verfahrens erfolgt mittels einem Mikroprozessor, der ein bitweises Einschreiben in den Speicher bewirkt, was besonders komplex ist.
Ein Ziel der vorliegenden Erfindung ist es, in einfacher Weise ein Synchronisationswort in einer Aufeinanderfolge von seriell in Form von Rahmen bzw. Frames übertragenen Seriendaten zu detektieren, wobei das Synchronisationswort mehrere jeweils in der Form ein Bit je Rahmen bzw. Frame übertragene Bits umfaßt.
Die vorliegende Erfindung erreicht dieses Ziel, indem jeweils für jedes empfangene Bit die Verfahrensstufen vorgesehen werden, welche darin bestehen: Die Wortgruppe, in welcher das empfangene Bit ein vorgegebenes Bit ersetzen soll, wird in ein Schieberegister geladen; der Inhalt des Schieberegisters wird zirkulär verschoben (rotiert); sobald das vorgegebene Bit den Eingang des Schieberegisters erreicht, wird das empfangene Bit anstelle des vorgegebenen Bits dem Eingang des Schieberegisters zugeführt; der Inhalt des Schieberegisters wird zirkulär permutiert (rotiert), bis er seinen Anfangszustand erreicht hat; bei jeder Verschiebung wird der Inhalt des Schieberegisters mit dem Synchronisationswort verglichen; in dem Speicher wird die genannte Wortgruppe durch den Inhalt des Schieberegisters ersetzt.
Zur Vereinfachung des Zugangs bzw. Zugriffs zu bzw. auf einen dynamischen Speicher umfaßt gemäß einer Ausführungsform der vorliegenden Erfindung die Wortgruppe jeweils Worte aufeinanderfolgender Adressen. Der Speicher umfaßt allgemein Seiten, deren jede jeweils eine vorgegebene Bit-Zahl umfaßt, die kein Vielfaches der Länge L des Synchronisationswortes ist. Die Wortgruppen umfassen jeweils L + j Bits, worin L Bits verwendet werden und j Bits nicht verwendet werden, wobei j so gewählt ist, daß die vorgegebene Zahl von Bits ein Vielfaches von L + j ist.
Diese und weitere Ziele, Eigenschaften, Merkmale und Vorteile der vorliegenden Erfindung werden in der folgender nicht-einschränkenden Beschreibung spezieller Ausführungsbeispiele anhand der beigefügten Zeichnungsfiguren im einzelnen erläutert; in der Zeichnung zeigen:
Fig. 1 das erfindungsgemäße Verfahren zum Auffinden eines Synchronisationsworts in einem Strom seriell übertragener Daten,
Figg. 2A bis 2E die Stufen bzw. Schritte das erfindungsgemäßen Verfahrens in Ausführung mittels einem Schieberegister, während ein empfangenes Bit in den Speicher geschrieben wird,
Fig. 3 eine gemäß der Erfindung angewandte Organisation eines dynamischen Speichers,
Fig. 4 eine Sequenz der Speicherung von Daten in einem dynamischen Speicher gemäß der Erfindung,
Fig. 5 schematisch eine Ausführungsform einer Detektionsschaltung gemäß der Erfindung, sowie
Fig. 6 ein detaillierteres Schema der Schaltung aus Fig. 5.
Bei Anwendung der Norm H261 als Beispiel müssen wenigstens acht vollständige Rahmen (bzw. 'Frames') empfangener Bits, d.h. ein vollständiger Multirahmen ('Multiframe'), durchsucht werden zum Auffinden eines Synchronisationsworts, das jeweils durch jedes erste Bit der Rahmen (bzw. Frames) eines Multirahmens gebildet wird. Es besteht eine verhältnismäßig hohe Wahrscheinlichkeit, das ein Multirahmen aus acht Rahmen von Zufalls-Bits eine mit der Bit-Sequenz des Synchronisationsworts übereinstimmende Bit-Sequenz enthält, bei einer Position in den Rahmen, die von der der Bits des Synchronisationsworts verschieden ist. Um diese Wahrscheinlichkeit zu verringern, werden drei aufeinanderfolgende Multirahmen (24 Rahmen) durchsucht zum Auffinden eines erweiterten oder ausgedehnten Synchronisationsworts von 24 Bits, das das anfängliche Synchronisationswort von acht Bits in dreifacher Wiederholung ist. Falls beispielsweise das anfängliche Synchronisationswort 00011011 wäre, so wäre das erweiterte oder verlängerte Synchronisationswort 000110110001101100011011.
Fig. 1 zeigt die Anordnung einer Speicherzone 43, die dazu dient, in einfacher Weise das Verfahren gemäß der Erfindung zu erläutern. Die Speicherzone 43 umfaßt mehrere Speicherblöcke 44, 45, 46, deren jeder jeweils eine Anzahl von Worten gleich der Anzahl N von Bits eines Rahmens enthält. Vorzugsweise enthalten die Blöcke Worte W einer Länge gleich der Anzahl von Rahmen (Frames) eines Multirahmens, Worte zu acht Bits in diesem Beispiel. Die Blöcke 44, 45, 46 können in dem Speicher aufeinanderfolgen, wie dies durch Pfeile 48, 50 wiedergegeben ist.
Das erste Bit der empfangenen Daten, das nicht notwendigerweise das erste Bit eines Rahmens (Frames) ist, wird in das erste Bit B1&sub1; des ersten Worts der Speicherzone 43 geschrieben. Das zweite empfangene Bit wird in das erste Bit B2&sub1; des zweiten Worts geschrieben, das dritte Bit in das erste Bit B3&sub1; des dritten Worts und so weiter bis nach , dem Eintreffen einer Rahmenlänge von Bits das erste Bit BN&sub1; des letzten, N-ten Worts des Blocks 44 gefüllt ist.
Das folgende empfangene Bit wird in das zweite Bit B1&sub2; des ersten Worts geschrieben. Die beiden danach empfangenen Bits werden in die Bits B2&sub2;, B3&sub2; geschrieben, bei welchen es sich um die jeweils zweiten Bit-Stellen des zweiten bzw. des dritten Worts der Speicherzone 43 handelt.... Das 2N-te empfangene Bit wird in die zweite Bit-Stelle BN&sub2; des letzten Worts des Blocks 44 geschrieben. Das (2N + 1)-te Bit wird sodann in die dritte Bit-Stelle B1&sub3; des ersten Worts des Blocks 44 der Speicherzone 43 geschrieben. In derselben Weise werden die vierten bis achten Bits aller Worte des Blocks 44 gefüllt, bis das 8N-te empfangene Bit in die letzte Bit-Stelle BN&sub8; des letzten Worts des Blocks 44 geschrieben wird.
Das folgende empfangene Bit, das (8N + 1)-te, wird in das erste Bit B(N + 1)&sub1; des ersten Worts des zweiten Blocks 45 der Speicherzone 43 geschrieben. Der zweite Block wird sodann Bit für Bit gemäß der gleichen Sequenz wie die des ersten Blocks gefüllt, bis das 16N-te empfangene Bit in die letzte Bit-Stelle B(2N)&sub8; des letzten Worts des zweiten Speicherblocks 45 geschrieben ist.
Das folgende empfangene Bit, das (16N + 1)-te, wird sodann in die erste Bit-Stelle B(2N + 1)&sub1; des dritten Speicherblocks 46 geschrieben. Dieser Block wird in gleicher Weise wie der erste und der zweite Block angefüllt, bis das 24N-te empfangene Bit in die letzte Bit-Stelle B3N&sub8; des letzten Worts der Speicherzone 43 geschrieben ist.
Das folgende Bit, das (24N + 1)-te, wird in die Bit-Stelle B1&sub1; unter Löschung des ersten empfangenen Bits geschrieben.
Auf diese Weise enthält jeweils jedes 8-Bit-Wort W der Speicherzone Bits einer gleichen Stellung in jedem der acht aufeinanderfolgenden Rahmen. Das Wort, das jeweils das erste Bit jedes Rahmens (Frames) enthält, d.h. die Synchronisations-Bits, enthält demzufolge das Acht-Bit-Synchronisationswort oder seine zyklische Permutation. Auf diese Weise könnte man jeweils durch Vergleich jedes Worts des Spaichers mit dem Acht-Bit-Synchronisationswort oder seinen zyklischen Permutationen die Synchronisation erhalten.
In ähnlicher Weise enthält jeweils jede aus Worten Wm, W(m + N), W(m + 2N) gebildete Wortgruppe Gm (worin m eine ganze Zahl von 1 bis N ist) Bits einer selben Stellung in jedem von 24 aufeinanderfolgenden Rahmen (Frames). Eine der Wortgruppen enthält das erweiterte oder verlängerte 24-Bit- Synchronisationswort oder seine zyklische Permutation. Das Synchronisationswort kann zuverlässig detektiert werden, indem man jeweils jede Gruppe von Worten des Speichers mit dem verlängerten oder erweiterten Synchronisationswort und seinen zyklischen Permutationen vergleicht.
Zum Nachweis bzw. zur Detektion des Synchronisationsworts wird jeweils jede Wortgruppe Gm in ein rückgekoppeltes Schieberegister geladen. Der Inhalt des Schieberegisters wird sodann so oft zirkulär verschoben bzw. rotiert, wie es der gesamten Bit-Länge der Wortgruppe entspricht, d. h. vierundzwanzigmal in diesem Beispiel. Während dieser Schiebe- bzw. Rotationsschritte bzw. -stufen wird der Inhalt des Schieberegisters mit dem langen Synchronisationswort verglichen.
Falls das lange bzw. ausgedehnte Synchronisationswort in irgendeiner der Verschiebestufen festgestellt bzw. detektiert wird, sind die in der Wortgruppe Gn enthaltenen Bits die ersten Bits entsprechender Rahmen (Frames), und die Synchronisation ist damit erreicht.
Falls das Synchronisationswort nach sämtlichen Verschiebeschritten nicht festgestellt bzw. detektiert wurde, sind die in der Wortgruppe Gm enthaltenen Bits nicht die ersten Bits entsprechender Rahmen bzw.. Frames. Sodann wird die folgende Wortgruppe G(m + 1) in das Schieberegister geladen und zirkulär verschoben.
Diese Verschiebeschritte bzw. -stufen werden jedesmal beim Schreiben eines neuen Bits in den Speicher durchgeführt. Die Bits treffen seriell mit einer viel geringeren Taktkadenz als der Betriebsfrequenz einer typischen Schaltung zur Verarbeitung serieller Daten ein. Die Empfangsfrequenz liegt typischerweise in der Größenordnung von 16000 Bits pro Sekunde, während eine Verarbeitungsschaltung mit einer Taktfrequenz von mehreren MHz arbeiten kann. Somit verfügt man über ausreichend Zeit zwischen dem Einlangen von zwei aufeinanderfolgenden Bits, um eine vollständige Rotation des Schieberegisters durchzuführen.
In der Praxis kann der Zugang bzw. Zugriff zu den Speicherschaltungen nur Wort für Wort erfolgen. Ein Aspekt der vorliegenden Erfindung besteht in der Schaffung eines Verfahrens zum Bit-für-Bit-Schreiben und -Lesen in dem Speicher. Dieses Verfahren kann vorteilhafterweise mit der Permutation und der Prüfung einer Wortgruppe, wie vorstehend beschrieben, kombiniert werden.
Die Figg. 2A bis 2E, die gleichzeitig mit Fig. 1 zu betrachten sind, veranschaulichen dieses Verfahren. Ein Bit Bmp, (p = 1, 2 ... 8) des Worts Wm soll durch ein empfangenes Bit ersetzt werden.
In Fig. 2A werden die Worte Wm, W(m + N), W(m + 2N) in ein Schieberegister 88 geladen.
In Fig. 2B ist das Schieberegister in einen Rotationszustand versetzt, und das in dem Register 88 enthaltene Wort von 24 Bits wird zirkulär verschoben. Bei jeder Verschiebung wird das letzte Bit des Worts das Schieberegisters in die erste Bit-Stelle des Worts des Schieberegisters geschrieben, und zwar vermittels einer Schleife 90, und wird gleichzeitig einer Schaltung 91 zur Motiv-Erkennung, beispielsweise einer Finit-Zustandsmaschine, zugeführt. Ein empfangenes Bit 92 wird temporär in einer Kippschaltung gespeichert, in Wartestellung zum Ersetzen bzw. Überschreiben des Bits Bmp.
Sobald gemäß Fig. 2C das Bit Bmp an das Ende des Schieberegisters 88 gelangt, wird der Arbeits-Mode des Schieberegisters in einen einfachen Schiebe-Mode umgeschaltet, derart daß das Bit Bmp, statt zurückgeführt zu werden, verlorengeht und durch das neue Bit 92 ersetzt wird, das am Eingang der Schaltung zur Motiv-Erkennung und am Eingang 93 des Schieberegisters 88 zugeführt wird.
In Fig. 2D ist das Schieberegister wieder in den Rotations- Mode umgeschaltet zur zirkulären Verschiebung seines Inhalts, bis das neue Bit 92 sich in der anfänglich von dem Bit Bmp eingenommenen Stellung befindet.
Fig. 2E veranschaulicht dieses Resultat. Die in dem Schieberegister enthaltenen Daten werden dann als Worte Wm, W(m + N) und W(m + 2N) in den Speicher geschrieben. Somit wurde nur das einzelne Bit Bmp aktualisiert und das Schreiben eines einzigen Bits in den Speicher durchgeführt.
Der Motiv-Erkennungsschaltung 91 werden aufeinanderfolgend die in dem Schieberegister 88 enthaltenen Bitas bei den beschriebenen Verschiebestufen bzw. -vorgängen zugeführt. Die Motiv-Erkennungsschaltung 91 ist beispielsweise eine Finit- Zustandsmaschine zur Erkennung des speziellen gesuchten Synchronisationsworts und zum Setzen eines Flags als Anzeige, sobald das Synchronisationswort detektiert wurde.
Wenn das Synchronisationswort detektiert wurde, markieren die Bits der Worte Wm, W(m + N) und W(m + 2N) jeweils den Beginn jedes betreffenden Rahmens bzw. Frames. Beispielsweise nimmt der mit dem Bit Bmp beginnende Rahmen bzw. Frame jeweils jedes p-te Bit der Worte Wm bis WN ein und jedes (p + 1)-te Bit der Worte W1 bis W(m - 1). Der mit dem achten Bit des Worts Wm beginnende Rahmen bzw. Frame umfaßt jeweils jedes achte Bit der Worte Wm bis WN und jedes erste Bit der Worte W(N + 1) bis W(N + m - 1).
Da die Suche nach dem Synchronisationswort beim jedesmaligen Eintreffen eines Bits erfolgt, wird die Suche sogleich beim Eintreffen des ersten Bits durchgeführt, selbst wenn noch kein Synchronisationswort detektiert werden konnte, solange bis wenigstens die Worte W1, W(N + 1) und W(2N + 1) gefüllt sind.
Zur Vereinfachung der Adressierung können die Worte Wm, W(m + N) und W(m + 2N), entsprechend einer bestimmten Bit-Position in den Rahmen bzw. Frames, unter aufeinanderfolgenden Adressen gespeichert werden. Dies vereinfacht die Schreib- und Lese-Operationen. Die Worte Wm, W(m +N ) und W(m + 2N) werden dann als Salven von drei aufeinanderfolgenden Worten gespeichert. Die drei folgenden aufeinanderfolgenden Adressen enthalten die Worte W(m + 1), W(m + N + 1) und W(m + 2N + 1).
Aus Kostengründen ist die Verwendung eines dynamischen Speichers (DRAM) vorzuziehen. Die dynamischen Speicher sind in Seiten organisiert, deren jede jeweils 512 Worte zu acht Bits enthalten. Bei der ersten Adressierung eines Worts auf einer bestimmten Seite muß die vollständige Adresse dieses Worts geliefert werden. Diese Adresse besteht beispielsweise aus einer Seiten-Adresse von neun Bits und einer Wort- Adresse von neun Bits. Für nachfolgende Adressierungen der Worte auf derselben Seite brauchen nur die Wort-Adressen zu neun Bits geliefert zu werden. Dies gestattet eine schnellere Adressierung der Worte.
Aus diesem Grund wird vorzugsweise eine solche Speicherung in dem Speicher vorgesehen, daß die Worte Wm, W(m + N) und W(m + 2N) aus Fig. 1 tatsächlich unter aufeinanderfolgenden Speicheradressen gespeichert werden. Auf diese Weise können diese drei Worte mit Hilfe einer einzigen Seiten-Adresse und von drei Wort-Adressen gelesen und geschrieben werden.
Es besteht ein Problem hinsichtlich der Tatsache, daß die zu lesenden oder zu schreibenden Worte in Dreier-Salven organisiert sind. Die Seiten des dynamischen Speichers sind in Seiten zu 512 Worten organisiert, was kein Vielfaches von Drei ist. Falls die letzte Salve auf der Seite ein oder zwei Worte auf der folgenden Seite enthielte, ginge der Vorteil der Verwendung nur einer Seiten-Adressierung verloren. Aus diesem Grund enthält gemäß einer Ausführungsform der Erfindung jede Wort-Salve des dynamischen Speichers vier Worte. Drei Worte sind den empfangenen Seriendaten zugeordnet, wie weiter oben beschrieben, das vierte Wort bleibt unbenutzt.
Fig. 3 gibt diese Organisation wieder. Eine Seite 100 des Speichers enthält eine Mehrzahl von Salven Uk von Worten (k = 0, 1, 2 ... 127); jede Salve umfaßt jeweils drei aufeinanderfolgende Worte W(4k + 1), W(4k + 2) und W(4k + 3), die zur Speicherung der Daten verwendet werden, sowie ein Wort W(4k + 4), das nicht verwendet wird. Auf diese Weise ist gewährleistet, daß das Ende einer Seite mit dem Erde einer Wort-Salve zusammenfällt, da 512 ein Vielfaches von Vier ist. Daher kann die reduzierte Seiten-Adressierung Anwendung finden.
Der Speicherbedarf beträgt in diesem Fall vier Seiten zu 512 Worten, d.h. 2 Kilooktets, während tatsächlich nur 1,5 Kilooktet benötigt werden. Dies ist kein Nachteil, da die Schaltung zur Verarbeitung der Rahmen bzw. Frames üblicherweise über eine große Speichermenge verfügt, die sie nicht verwendet, bevor die Synchronisation erreicht ist. Dieser Speicher ist somit zur Detektion der Synchronisationsworte gemäß der Erfindung verfügbar.
Fig. 4 veranschaulicht das Verfahren zum Speichern der ankommenden Seriendaten in Einer gemäß dieser Ausführungsform der Erfindung organisierten Speicherzone 112. Die Speicherzone 112 besteht aus vier Seiten 114, 116, 118 und 120, deren jede jeweils 512 Worte zu acht Bits enthält. Die Seiten sind vorzugsweise, aber nicht notwendigerweise, unter aufeinanderfolgenden Adressen in dem Speicher angeordnet. Jede Seite von 512 Worten enthält 128 Wort-Salven Uk, deren jede jeweils drei Worte W(4k + 1), W(4k + 2) und W(4k + 3), die zur Speicherung der Daten verwendet werden, sowie ein nicht verwendetes Wort W(4k + 4) enthält. Jede Salve kann als ein Wort von zweiunddreißig Bits angesehen werden, von welchen nur die vierundzwanzig ersten verwendet werden.
Das erste empfangene Bit (das nicht notwendigerweise das erste Bit eines Rahmens bzw. Frames ist) wird in der ersten Bit-Stelle B1&sub1; der ersten Salve U0 der Speicherzone 112 gespeichert. Das zweite Bit wird in der ersten Bit-Stelle B5&sub1; der folgenden Salve U1 gespeichert; das dritte Bit in der ersten Bit-Stelle B9&sub1; der dritten Salve U2, und so weiter, bis die erste Bit-Stelle B5091 der letzten Salve U127 der ersten Seite 114 das 128-te Bit aufnimmt. Das 129-te empfangene Bit wird in der ersten Bit-Stelle B513&sub1; der ersten Salve U128 der zweiten Seite 116 gespeichert. Der Speicher wird in ähnlicher Weise weiter beschrieben, bis das 512-te Hit die erste Bit-Stelle B2045&sub1; der letzten Salve U511 der Speicherzone 112 einnimmt.
Das folgende Bit, also das 513-te, wird in der zweiten Bit- Stelle B1&sub2; der ersten Salve U0 der Speicherzone 112 geschrieben; das 514-te Bit wird in die zweite Bit-Stelle B5&sub2; der folgenden Salve U1 geschrieben .... Der Speicher wird in gleicher Weise aufgefüllt, bis nach Speicherung von 4096 Bits das erste Wort jeder Salve gefüllt ist.
Das 4097-te Bit wird in der ersten Bit-Stelle B2&sub1; des zweiten Worts der ersten Salve U0 gespeichert. Dieses Speicher-Bit kann als das neunte Bit der Salve betrachtet werden. Das 4098-te Bit wird in der neunten Bit-Stelle B6&sub1; der zweiten Salve U1 gespeichert .... Die verbleibenden Bits jeder Salve werden in gleicher Weise aufgefüllt, bis nach dem Empfang von 12 288 Bits die ersten vierundzwanzig Bits jeder Salve gefüllt sind.
Da das vierte Wort (die Bits vom Rang 25 bis 32) jeder Salve nicht verwendet wird, wird das folgende empfangene Bit, also das 12 289-te, in die Bit-Stelle B1&sub1; geschrieben, unter Löschung des ersten empfangenen Bits. Die weiteren empfangenen Bits löschen die zuvor gespeicherten Hits in derselben Ordnung wie diese zuvor gespeicherten Bits geschrieben wurden. Jede Salve enthält 24 Bits gleicher Stellung in jedem der vierundzwanzig aufeinanderfolgenden Rahmen. bzw. Frames sowie ein nicht verwendetes Wort von acht Bits.
Die Suche nach dem Synchronisationswort und die Bit-für-Bit- Beschreibung des Speichers werden in gleicher Weise wie oben beschrieben durchgeführt, mit dem einzigen Unterschied, daß aufeinanderfolgende Speicherworte W(4k + 1), W(4k + 2), W(4k + 3) in das Schieberegister 88 geladen und aus dem Schieberegister wieder in den Speicher geschrieben werden, nachdem sie geschoben wurden und ein Bit durch ein entsprechendes neu angekommenes Bit ersetzt wurde. Das vierte Wort jeder Salve wird jeweils nicht in das Schieberegister geladen.
Gemäß einer Variante können vier Multirahmen (Multiframes) verarbeitet werden, indem man die 32 Bits jeder Salve mit Hilfe eines Schieberegisters von 32 Bits zum Aufsuchen eines langen oder erweiterten Synchronisationsworts von 32 Bits verwendet.
Fig. 5 veranschaulicht schematisch eine Ausführungsform einer Schaltung 148 zur Durchführung des erfindungsgemäßen Verfahrens. Die empfangenen Seriendaten 150 werden in einem Pufferspeicher 151 gespeichert. Der Ausgang dieses Pufferspeichers ist mit dem Eingang eines Umschalters 152 verbunden. Der Umschalter 152 besitzt einen zweiten Eingang, welchem die Ausgangsgröße des Schieberegisters 88 zugeführt wird, sowie einen mit dem Eingang 93 des Schieberegisters verbundenen Ausgang. Das Schieberegister 88 steht mit dem Speicher 156 über einen Datenbus 154 in Verbindung. Eine Adressierschaltung 158 liefert die Zugriffadressen an den Speicher 156. Die Motiv- bzw. Muster-Erkennungsschaltung 91 ist mit dem Eingang 93 des Schieberegisters verbunden und besitzt einen mit äußeren Schaltungen verbundenen Ausgang 160.
Eine Steuerschaltung 162 besitzt einen ersten Ausgang 164, welcher das Schieberegister 88 steuert, und einen zweiten Ausgang 166, welcher den Umschalter 152 steuert. Dem Speicher, dem Register und der Steuerschaltung wird auch ein Taktsignal zugeführt, das jedoch aus Gründen der Übersichtlichkeit nicht dargestellt ist.
Die empfangenen Bits 150 werden in dem Pufferspeicher 151 gespeichert. Von dort werden sie jeweils bitweise als einzelne Bits 92 in das Schieberegister 88 und sodann in den Speicher 156 überführt, gemäß dem weiter oben beschriebenen Verfahren. Diese Überführung wird durch die Steuerschaltung 162 und durch die Speicher-Adressierschaltung 158 geleitet. Wortgruppen Gm, Uk werden in das Schieberegister 88 geladen und zirkulär verschoben bzw. rotiert, wobei die Motiv-Detektionsschaltung 91 im Verlauf der fortschreitenden Rotation das Synchronisationswort sucht. Wenn das Synchronisationswort erkannt wird, setzt die Motiv-Erkennungsschaltung 91 eine Flag-Markierung zur Erzeugung eines Ausgangssignals 160 als Anzeige dafür, daß die in dem Schieberegister enthaltenen Bits die Synchronisations-Bits entsprechender Rahmen bzw. Frames sind. Externe Schaltungen, beispielsweise ein Mikroprozessorsystem, können dann die gewünschten Bits aus den entsprechenden Stellen des Speichers 156 auslesen.
Fig. 6 gibt ein detaillierteres Schema der Schaltung aus Fig. 5 wieder. Der Speicher 156 ist ein dynamischer Speicher. Das Schieberegister 88 wird von einer Aufeinanderfolge von drei Schieberegistern 170, 172, 174 zu je acht Bits gebildet. Die Rückkopplung 90 des Schieberegisters, die Motiv- bzw. Muster-Detektionsschaltung 91 und ihr Ausgang 160, der Pufferspeicher 151, der Dateneingang 150, der Speicherbus 154, der Umschalter 152 und sein Steuersignal 166 sind wie weiter oben beschrieben.
Die Speicheradressierschaltung 158 umfaßt zwei Zähler 176, 178. Die Zählschaltung 178 ist ein 9-Bit-Zähler (Teiler durch 512). Die beiden höchstwertigen Bits seiner Ausgangsgröße liefern die Seiten-Adressen 180 des Speichers 156. Die sieben niedrigstwertigen Bits seiner Ausgangsgröße liefern die Bits der Wertigkeit 8 bis 2 der Wortadresse 182, die Zählschaltung 176, die ein Zwei-Bit-Zähler (Teiler durch 4) ist, liefert die Bits der Wertigkeit 1 und 0 der Wortadresse 182. Diese beiden Zählar werden durch Taktsignale so getaktet, daß der Zähler 176 bei jedem Laden einer Wort-Salve Uk in das Schieberegister 88 um Vier inkrementiert wird und daß er erneut um Vier inkrementiert wird, wenn der Inhalt des Schieberegisters 88 wieder in den Speicher 156 zurückgeschrieben wird. Die Zählschaltung 178 wird nach jedem Einschreiben einer Salve Uk in den Speicher 156 um Eis inkrementiert. Somit zählt der einen Teiler durch Vier darstellende Zähler 176 den laufenden Multirahmen (Multiframe) und bestimmt daher, welches Wort der laufenden Salve ausgewählt wird. Der einer. Teiler durch 512 darstellende Zähler zählt die laufenden Bits und wählt die entsprechende richtige Salve unter den auf vier Seiten des Speichers verteilten verfügbaren 512 Salven aus.
Die Steuerschaltung 162 des Schieberegisters umfaßt zwei Teiler-durch-24-Zähler 184, 186, deren Ausgänge mit einem Komparator 188 verbunden sind. Der Komparator 188 liefert ein Signal 190 an Logikschaltungen 192, welche ein Steuersignal 164 für die Schieberegister 170, 172 und 174 und ein Steuersignal 166 für den Umschalter 152 erzeugen.
Die beiden Zähler 184, 186 werden durch Taktsignale so getaktet, daß der erste Zähler 184 jeweils für alle 512 empfangenen Bits einmal inkrementiert wird und daß der zweite Zähler 186 bei jeder Verschiebung des Schieberegisters 88 inkrementiert wird.
Der erste Zähler 184 zählt somit die laufend an Eingang 150 empfangenen Rahmen bzw. Frames. Der zweite Zähler 186 zählt die Zahl der Verschiebungen, welche die in dem Schieberegister 88 enthaltenen Bits erfahren. Der Komparator 188 gibt ein Signal 190 ab, sobald die beiden Zähler gleiche Zählbeträge enthalten. In diesem Zeitpunkt wird durch die Logikschaltung 192 ein Signal an den Umschalter 152 geliefert, und das Bit 92 des Pufferspeichers 151 wird beim nächsten Schiebebefehl 164 an den Eingang 93 des Schieberegisters übertragen. Je nach dem Richtungssinn der auf den Inhalt des Schieberegisters ausgeübten Verschiebung kann einer der 24-Bit-Zähler ein Abwärts- bzw. Rückwärtszähler sein.
Zwar wurde die Erfindung anhand spezieller Ausführungsbeispiele beschrieben, jedoch ist die Erfindung nicht auf diese Ausführungsformen beschränkt. Insbesondere kann die Verwendung der Seiten des Speichers verallgemeinert werden, derart daß jede Seite, welche eine Anzahl von Bits enthält, die nicht ein Vielfaches der Länge L des Synchronisationsworts ist, die jedoch ein Vielfaches von (L + j) ist, in Salven organisiert wird, deren jede jeweils L verwendete Bits und j nicht-verwendete Bits enthält. Variable Synchronisationsworte können detektiert werden, indem das gesuchte Synchronisationswort in einem Register gespeichert und die Finit-Zustandsmaschine der Motiv-Detektionsschaltung 91 durch einen Komparator ersetzt wird, welcher den Inhalt des Schieberegisters 88 mit dem gespeicherten Synchronisationswort vergleicht. Synchronisationsworte mit einer von acht Bit verschiedenen Länge können detektiert werden, in anderen Gruppen als Gruppen von drei Multirahmen bzw. Multiframes. Die Länge der Worte des Speichers kann eine andere als die Zahl von Rahmen bzw. Frames eines Multirahmens sein, vorausgesetzt, daß die in dem Schieberegister 88 verwendete Gesamtwortlänge gleich einem Vielfachen der Zahl von Worten eines Multirahmens bzw. Multiframes ist. Die Bits des Synchronisationsworts können sich an anderen Stellen als jeweils der ersten Stelle jedes Rahmens bzw. Frames befinden.

Claims

1. Verfahren zum Nachweis bzw. Detektieren eines Synchronisationsworts in Rahmen ('Frames') von seriell übertragenen Daten, wobei das Synchronisationswort L Synchronisations-Bits umfaßt, die jeweils ein Bit pro Rahmen bzw. Frame in einer vorgegebenen Stellung innerhalb jedes Rahmens bzw. Frames übertragen werden, wobei das Verfahren einen Verfahrensschritt umfaßt, der dar in besteht, daß jeweils jedes empfangene Bit in einem Wortgruppen (Gm; Uk) umfassenden Speicher gespeichert wird, wobei jeweils jede Wortgruppe mindestens L Bits besitzt, derart daß jede Wortgruppe Bits ein und derselben Stellung innerhalb aufeinanderfolgender Rahmen bzw. Frames enthält; wobei das Verfahren für jedes empfangene Bit die folgenden Schritte umfaßt:

- die Wortgruppe (Um; Uk), in welcher das empfangene Bit (92) ein vorgegebenes Bit (Bmp) ersetzen soll, wird in ein Schieberegister (88) geladen;

- der Inhalt des Schieberegisters wird zirkulär verschoben (rotiert);

- sobald das vorgegebene Bit (Bin) den Eingang des Schieberegisters erreicht, wird das empfangene Bit (92) anstelle des vorgegebenen Bits an den Eingang des Schieberegisters zugeführt;

- der Inhalt des Schieberegisters wird zirkulär permutiert, bis er seinen Anfangszustand erreicht;

- der Inhalt des Schieberegisters (88) wird bei jeder Verschiebung mit dem Synchronisationswort verglichen (91); sowie

- in dem Speicher wird die genannte Wortgruppe (Gm; Uk) durch den Inhalt des Schieberegisters ersetzt;

wobei der Speicher (156) Seiten (100; 114, 116, 118, 120) umfaßt, deren jede jeweils eine vorgegebene Zahl von Bits umfaßt, die kein Vielfaches der Länge L des Synchronisationsworts ist,

dadurch gekennzeichnet, daß die Wortgruppen (Uk) jede jeweils L + j Bits umfassen, worin L Bits verwendet werden und j Bits nicht verwendet werden, wobei j so gewählt ist, daß die vorgegebene Zahl von Bits ein Vielfaches von L + j ist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es die folgenden Schritte bzw. Stufen umfaßt:

a) jedes empfangene Bit (92) wird jeweils in einer Bit- Stelle derselben Stellung aufeinanderfolgender Wortgruppen geschrieben;

b) sobald wenigstens eine Rahmenlänge von Bits gleicher Stellung gefüllt ist, wird der Verfahrensschritt a) mit einer folgenden Bit-Stellung wieder begonnen; sowie

c) sobald wenigstens eine Rahmenlänge von Gruppen jeweils mit L Bits gefüllt ist, wird der Verfahrensschritt a) mit einer Anfangs-Bit-Stelle erneut begonnen.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Wortgruppe (Uk) Worte (W(4k + 1), W(4k + 2), W(4k + 3)) aufeinanderfolgender Adressen umfaßt.

4. Verfahren zum Nachweis bzw. zur Detektion eines Synchronisationsworts in Rahmen bzw. Frames von seriell übertragenen Daten, wobei das Synchronisationswort L Synchronisations-Bits umfaßt, die jeweils als ein Bit pro Rahmen bzw. Frame in einer vorgegebenen Stellung in jedem Rahmen bzw. Frame übertragen werden, unter Verwendung eines dynamischen Speichers (156), welcher in Seiten (100; 114, 116, 118, 120) organisierte Worte enthält, wobei jede Seite eine vorgegebene Anzahl von Bits aufweist, die kein Vielfaches der Länge L des Synchronisationsworts ist, wobei das Verfahren die folgenden Schritte bzw. Stufen umfaßt:

- jedes empfangene Bit wird jeweils in dem Speicher (156) in Wortgruppen (Gm; Uk) gespeichert, derart daß jeweils jede Wortgruppe Bits aus ein und derselben Stellung aufeinanderfolgender Rahmen bzw. Frames enthält;

- jede Wortgruppe wird zirkulär verschoben bzw. rotiert; sowie

- bei jeder Verschiebung wird die Wortgruppe mit dem Synchronisationswort verglichen;

dadurch gekennzeichnet, daß jede Wortgruppe (Uk) jeweils Worte (W(4k + 1), W(4k + 2), W(4k + 3)) bei aufeinanderfolgenden Adressen umfaßt und daß die Wortgruppen (Uk) jede jeweils L + j Bits umfassen, worin L Bits verwendet werden und j Bits nicht verwendet werden, wobei j so gewählt ist, daß die Anzahl von Bits einer Seite ein Vielfaches von L + j ist.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß es die folgenden Schritte bzw. Stufen umfaßt:

a) jedes empfangene Bit (92) wird jeweils in eine Bit- Stelle gleicher Stellung der aufeinanderfolgenden Wortgruppen geschrieben;

b) sobald wenigstens eine Rahmen- bzw. Framelänge von Bits gleicher Stellung gefüllt ist, wird der Verfahrensschritt a) mit einer darauffolgenden Bit-Stelle wieder aufgenommen; sowie

c) sobald wenigstens eine Rahmen- bzw. Framelänge von Gruppen jeweils mit L Bits gefüllt ist, wird der Verfahrensschritt a) mit einer anfänglichen Steile wieder auf genommen.