DE3444400A1 - Anordnung zur bildlichen wiedergabe von informationen mittels bit-abbildung - Google Patents
Anordnung zur bildlichen wiedergabe von informationen mittels bit-abbildungInfo
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Description
RCA 79 4-37 Ks/Ri
U.S. Serial No. 558,372
Filed: December 5, 1983
RCA Corporation
New York, N.Y., V.St.v.A.
New York, N.Y., V.St.v.A.
Anordnung zur bildlichen Wiedergabe von Informationen mittels Bit-Abbildung
^ Die Erfindung bezieht sich allgemein auf Video-Displays
in einem Mikrocomputersystem und betrifft insbesondere
eine verbesserte Architektur für die Bildwiedergabe, mittels derer es möglich ist, die Anzahl von Bildpunkten
in einer Horizontalzeile eines bitabbildenden Video-Displays zu vervielfachen, ohne den Basistakt des Systems
zu erhöhen.
Die derzeit gebräuchlichsten Strukturierungsarten oder "Architekturen" für Video-Displays?beispielsweise bei
Videospielen,benutzen ein Format von 4-0 Zeichen je Zeile,
entsprechend den einschränkenden Bedingungen, denen die gebräuchlichsten Fernsehempfänger unterliegen, die auch
in Verbindung mit den meisten Video-Spielgeräten benutzt werden. Beim Einsatz anderer Geräte wie z.B. einem Heimcomputer
wird es jedoch notwendig, eine Konstruktion ins Auge zu fassen, die 80 Zeichen pro Horizontalzeile auf
einem Kathodenstrahl-Monitor in Spezialausführung mit geeigneter
Bandbreite wiedergibt.
Ein Problem ergibt sich dadurch, daß die Bildpunktfrequenz
für eine Wiedergabe von 80 Zeichen je Zeile anders ist
als im Falle einer Wiedergabe von 40 Zeichen je Zeile.
Im einzelnen ist die Bildpunktfrequenz für eine Wiedergabe von 80 Zeichen je Zeile doppelt so hoch wie für eine
Wiedergabe mit 40 Zeichen je Zeile.
Zur Lösung dieses Problems ist bekannt, in der Hardware des Basissystems eine Logik vorzusehen, die zwischen
verschiedenen Taktgeschwindigkeiten umschaltet, je nachdem, ob ein Wiedergabeformat mit 40 oder mit 80 Zeichen
je Zeile gewünscht wird. Bei dieser konventionellen Technik ist es notwendig, daß die in der Hardware des Basissystems erzeugte Bildpunktfrequenz für ein Format von
80 Zeichen je Zeile doppelt so hoch ist wie für ein Format von 40 Zeichen je Zeile. Eine solche Lösung erfordert
viel zusätzliche Hardware in der Konstruktion des Basissystems, weil viele der Bauteile im Falle eines 80-Zeichen-Formats
doppelt so schnell arbeiten müssen wie im Falle eines 40-Zeichen-Formats. Diese höhere Anforderung
an die Hardware des Basissystems bedeutet höheren Preis für ein Produkt auf einem heiß umkämpften Markt.
Ein Hauptzweck der Erfindung besteht darin, bei einem Basissystem, dessen Hardware Bildpunkte mit einer gegebenen
Frequenz erzeugen kann, mit einem möglichst geringen Aufwand an externer Logik dafür zu sorgen, daß das
System Bildpunkte mit dem Zwei- oder Mehrfachen dieser Frequenz zur entsprechenden Erhöhung der Anzahl von Zeichen
je Horizontalzeile liefern kann, ohne jedoch die interne Taktgabe der Hardware des Basissystems zu ändern.
Die vorliegende Erfindung wird angewandt in einem System, das ein Displaygerät und eine Speichereinrichtung aufweist.
Die Speichereinrichtung enthält einen Speicher mit wahlfreiem oder direktem Zugriff (sogenannter Randomspeicher oder
abgekürzt RAM) und reagiert auf eine Folge von Taktimpulsen (Nachrichtenanforderungsimpulse) mit einer seriellen Aus-
lesung zugeordneter N-Bit-Wörter. Jedes Bit eines jeden
solchen Wortes wird dazu benutzt, einen Bildpunkt auf dem Displaygerät darzustellen. Innerhalb des Systems liefert
eine eigene Takteinrichtung eine erste Kette von Taktimpulsen mit einer ersten Frequenz und eine zweite Kette
von Taktimpulsen einer zweiten Wiederholfreauenz. Mit der Speichereinrichtung ist eine Steuereinrichtung im System
verbunden, die als Reaktion auf die erste Kette von Taktimpulsen die Speichereinrichtung veranlaßt, Wörter seriell
mit der ersten Frequenz zur Steuereinrichtung zu liefern. Als Reaktion auf die zweite Kette von Taktimpulsen ordnet
die Steuereinrichtung die Bits der aus dem Speicher gelesenen einzelnen Wörter seriell in eine Folge einer gegebenen
Anzahl von Bits, welche Bildpunkte längs einer Abtastung über das Display darstellen.
Eine erfindungsgemäße Schaltungsanordnung multipliziert die Frequenz der Bildpunkterzeugung und die Anzahl von
Bildpunkten pro Abtastung des Displays mit einem Faktor M, erfordert jedoch keine Änderung der Frequenzen, mit denen
die eigene Takteinrichtung des Systems die erste und die zweite Impulskette erzeugt. Gemäß der Erfindung enthält
diese Schaltungsanordnung folgendes: eine Quelle für eine dritte Kette von Taktimpulsen mit einer dritten Wiederholfrequenz,
die ein Vielfaches M der Wiederholfrequenz der
Impulse in der zweiten Taktimpulskette ist; eine auf die dritte Kette von Taktimpulsen entsprechende Einrichtung
zur Erzeugung einer vierten Kette von Taktimpulsen, deren Wiederholfrequenz ein Vielfaches M der Wiederholfrequenz
der impulse der ersten Taktimpulskette ist; eine Schalteinrichtung
zur Umschaltung der Speichereinrichtung von deren Anschluß an die erste Impulskette (die von der eigenen
Takteinrichtung erzeugt wird) in deren Anschluß an die vierte Kette von Taktimpulsen (die von der erwähnten
Erzeugungseinrichtung geliefert wird), um Wörter aus dem Speicher mit einer Frequenz auszulesen, die das M-fache
der ersten Frequenz ist; eine Schieberegisteranordnung,
— 7 —
die in Parallelform jedes bildpunktdarstellende N-Bit-Datenwort
aus dem Speicher empfängt und auf die dritte Kette von Taktimpulsen anspricht, um die N Bits jedes
in ihr befindlichen Datenwortes seriell mit der dritten Frequenz zu einem an ihr vorgesehenen Schaltungsausgang
zu schieben.
Die Erfindung wird nachstehend an Ausführungsbeispielen anhand von Zeichnungen näher erläutert.
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Fig. Λ zeigt in Blockform die Struktur der Hardware eines
bekannten Basissystems in modifizierter Form zum Anschluß einer erfindungsgemäßen Schaltungsanordnung,
die im wesentlichen ein Zusatz zur Hardware des Basissystems darstellt;
Fig. 2 ist ein Blockschaltbild einer Ausführungsform
einer zur Realisierung der Erfindung verwendeten Schaltungsanordnung;
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Fig. 3 zeigt die Schaltlogik zum Ersetzen eines Teils
der Logik nach Fig. 1 durch die Schaltung nach Fig. 2, um die Anzahl von Bildpunkten (und Zeichen),
die vom System in einer Horizontalabtastung abgebildet werden können, zu verdoppeln;
Fig. 4- zeigt teils in Blockform und teils als Logikschaltbild die Steuerlogik 320 in der Anordnung nach
Fig. 2;
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Fig. 5 zeigt zwei Zeitsteuersignale A und B zur Veranschaulichung
der Beziehung zwischen den Yertikalsynchronimpulsen und den Anforderungssignalen für
den Hauptspeicher des Systems; 35
Fig. 6 zeigt teils in Blockform und teils als Logikschaltbild eine andere Ausführungsform der Erfindung;
Fig. 7 zeigt ausführlicher als Block- und Logikschaltbild die Steuerlogik 516 in der Anordnung nach
Fig. 6;
Figuren 8 und 9 zeigen das Format der Erzeugung von Zeichen auf einem Bildschirm unter Verwendung eines
Punktmatrixverfahrens;
Fig. 10 zeigt mehrere Zeitsteuersignale zur Veranschaulichung der allgemeinen Takt- bzw. Zeitsteuerung
der erfindungsgemäßen Anordnung, wie sie in den Figuren 2 und 6 dargestellt ist.
Die Fig. 1 zeigt das Blockschaltbild einer typischen bekannten Architektur für ein Datenverarbeitungssystem,
das als Ausgabeeinrichtung ein Sichtgerät oder "Display" 142 mit Kathodenstrahlröhre enthält. Für die Abbildung
auf dem Kathodenstrahl-Display wird ein Punktmatrix-Ver-
fahren angewandt.
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Die Anordnung nach Fig. 1 wird beschrieben, um einige Grundlagen über die derzeit typischen Architekturen von
Computersystemen mit Punktmatrix-Auslesegeräten zu vermitteln,
so daß das Umfeld der Erfindung besser verständlieh ist.
In der Anordnung nach Fig. 1 arbeitet eine Zentraleinheit (CPU) 100 über Puffer 104 mit einem internen Festwertspeicher
(ROM) 102 zusammen, der die notwendigen internen Programme für organisatorische Operationen wie die Bilddarstellung
von Zeichen auf dem Kathodenstrahlgerät 14-2 enthält.Ein
Speicher 108 mit direktem oder wahlfreiem Zugriff (Randomspeieher oder RAM), z.B. ein dynamischer Randomspeicher
(DRAM), wird durch ein RAM-Steuergerät 110 und durch Adressen für Wortspeicherplätze gesteuert, die über eine
16 bis 20 Leitungen umfassende Schiene 101 von der Zentraleinheit 100 geliefert werden, um den Inhalt adressierter
— Q _
Ί Wortspeicherplätze an einen Puffer 106 zu liefern. Im einzelnen
ist der Randomspeicher 108 normalerweise in eine Vielzahl von Abschnitten unterteilt, deren jeder durch
eine Adresse adressierbar ist, die ihm über die Adressenschiene 101 angelegt wird. Zwei Steuerleitungen, die eine
Schiene 103 bilden, bestimmen, ob eine Spaltenadresse oder eine Reihenadresse gewählt wird. Auf einer Leitung 105
erscheint ein Speicher-Anforderungssignal Sx, der Frequenz
f„p das dem RAM-Steuergerät 110 und einem Adressenregister
112 angelegt wird. Dieses Signal bewirkt, daß die über
die Schiene 101 gewählte Adresse am Ende jeder Auslesung eines 8-Bit-Wortes aus dem Randomspeicher 108 in den Puffer
106 jeweils erhöht wird. Die betreffenden 8-Bit-Wörter oder "Bytes" werden über eine Schalteinrichtung 130 zu
einer insgesamt mit 132 bezeichneten Anordnung gegeben,
die das Kathodenstrahl-Display 142 und Logikschaltungen
zu dessen Steuerung enthält. In dieser "Display-Logik"
132 steuern die einzelnen 8 Bits jedes Bytes den Ein/Aus-Zustand des Elektronenstrahls, während dieser über den
Schirm der Kathodenstrahlröhre tastet. Die erwähnten 8-Bit-Bytes
werden fortlaufend in einer herkömmlichen und allgemein bekannten Weise zur Display-Logik 132 geliefert
um auf dem Bildschirm der Kathodenstrahlröhre eine Bitabbildung zu schaffen. Eine ausführlicher Erläuterung der
"Bitabbildungs"-Technik findet sich in der US-Patentschrift 3 239 614, auf die hiermit verwiesen wird.
An dieser Stelle sei erwähnt, daß die Schalteinrichtung 130, die ausführlicher in Fig. 3 gezeigt ist, nicht Teil
der typischen bekannten Architektur ist. Die Schalteinrichtung 130 hat zwei Zustände oder Betriebsarten. In einer
ersten Betriebsart verbindet sie bestimmte Exemplare der Anschlußpunkte eines äußeren Vielfachanschlusses
mit bestimmten Punkten in der Display-Logik 132, um das System in einer herkömmlichen Weise arbeiten zu lassen.
In einer zweiten Betriebsart verbindet die Schalteinrichtung 130 Teile des Systems mit einer zusätzlichen Schaltung,
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-ιοί um die Zwecke der vorliegenden Erfindung zu erfüllen.
Im einzelnen wird, wenn sich die Schalteinrichtung I30
in ihrem ersten Betriebszustand befindet, eine Leitung 152 mit einer Leitung 152A verbunden, eine Leitung 154-wird
mit einer Datenleitung 154-A verbunden, eine das
Signal S. führende Speicher-Anforderungsleitung 156 wird
mit einer Leitung I56A verbunden, eine das Bildpunkt-Taktsignal
S der Frequenz f führende Leitung 158 wird mit
einer Leitung 158A verbunden, und eine zurückführende
Leitung 162 für Speicher-Anforderungssignale wird mit einer Leitung 162A verbunden.
Es sei erwähnt, daß die Leitung 156 die Speicher-Anforderungssignale,
wie sie vom Ausgang eines 1:8-Frequenzteilers 116 erzeugt werden, über die Leitung 156A zur
Display-Logik 132 nach Pig. 1 liefert, wo sie zur Erzeugung
der Horizontal- und Vertikalsynchronimpulse verwendet werden, die auf eine Signal Vereinigungsschaltung 14-0
gegeben werden.
Das Speicher-Anforderungssignal S1 der Frequenz f- wird
jedoch über die Schalteinrichtung I30, wenn diese in ihrem
ersten Betriebszustand ist, zurück zu den Eingängen des Steuergerätes 110 und des Adressenregisters 112 geleitet.
Die Signale S^ sind die einzigen Speicher-Anforderungssignale,
wenn die Schalteinrichtung 130 in ihrem ersten Zustand
ist.
Der Kürze halber werden im folgenden die Signale S1 und
S der Frequenzen f,. und f und auch Signale S' und S'
der Frequenzen.2f^ und 2f als Signale S.(f.), S_(f_),
S1 ^(2^) und Sl x(2fx) bezeichnet oder einfach als Signale
S1, Sx, S^1 und S'x.
Wenn sich die Schalteinrichtung in ihrem zweiten Zustand befindet, dann führt sie nur die Leitungen 152, 154, 156
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und 162 weiter, und zwar als Leitungen 152B, 154B, 160B
und 162B zu der in ]?ig. 2 dargestellten Logikschaltung. Die Schalteinrichtung 130 unterbricht also in ihrem zweiten
Zustand alle diejenigen Verbindungen, die vom äußeren Vielfachanschluß 15O zur Display-Logik 132 nach Pig. 1
führen, und ersetzt im Effekt diese Logik durch die in Fig. 2 dargestellte Logikschaltung, wie es weiter unten
noch ausführlicher erläutert wird.
Nachstehend sei zunächst die Logikschaltung innerhalb des Blocks 132 in Fig. 1 erläutert. Die Kette der Speicher-Anforderungsimpulse
Sy. gelangt vom Ausgang des 1:8-Frequenzteilers
116 über den Vielfachanschluß 150 und die
Schalteinrichtung I30 und dann über die Leitung I56A zum
Eingang einer Zeitsteuerlogik 134. Die Zeitsteuerlogik
13^ spricht auf diese Impulse an, um die Horizontal- und
Vertikalsynchronimpulse zu erzeugen, die zur Steuerung
des Elektronenstrahls des Kathodenstrahl-Displays 142 erforderlich
sind. Diese Horizontal- und Vertikalsynchronimpulse gelangen jedoch zunächst über Ausgangsleitungen
und 138 gemeinsam mit Daten aus einem Schieberegister 144
zur SignalVereinigungsschaltung 140, um ein zusammengesetztes
Fernsehsignal zu bilden.
Die vom Schieberegister 144 gelieferten Daten stammen aus dem Zugriff zum Inhalt gewählter Wortspeicherplätze des
Randomspeiehers 108, von wo sie zum Puffer 106 und dann
über den äußeren Vielfachanschluß 150 und den Schalter
zum Eingang des Schieberegisters 144 übertragen wurden.
Diese Daten werden unter Steuerung durch Bildpunkt-Taktimpulse S (f ) aus dem Schieberegister 144- in die Vereinigungsschaltung
140 geschoben. Die Vereinigungsschaltung 140 vereinigt die Daten und die Horizontal- und Vertikalsynchronimpulse
zu einem zusammengesetzten Videosignal (Videosignalgemisch), das dann an das Kathodenstrahl-Display
142 gelegt wird, um das gewünschte Bild zu erzeugen. Das Herausschieben der Daten-Bytes in serieller Weise aus
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dem Schieberegister 14-4· wird durch ein Aktivierungssignal
ausgelöst, das von der Zeitsteuerlogik 134· auf den Aktivierungseingang
139 des Schieberegisters 14-4- gegeben wird.
In Fig. 1 ist zu erkennen, daß das Bildpunkt-Taktsignal S der Frequenz f , das am Ausgang einer Taktquelle 114-erzeugt
wird, über die Leitung 158, den äußeren Vielfachanschluß
150 und die Schalteinrichtung 13Ο zum Schiebeeingang
(SH) 14-5 des Schieberegisters 14-4- übertragen wird.
Die auf der Ausgangsleitung 138 der Zeitsteuerlogik 134-erscheinenden
Vertikalsynchronimpulse werden auch über die
Leitung 152A zurück über die Schalteinrichtung 130, den
Vielfachanschluß 150 und die Leitung 152 zu einem Löscheingang
111 des Adressenregisters 112 gegeben. Somit wird das Adressenregister 112 bei jedem Vertikalsynchronimpuls
auf den Wert Null gelöscht, um sicherzustellen, daß der Zugriff auf die Daten-Bytes im Randomspeicher 108 mit den
Vertikalsynchronsignalen synchronisiert bleibt.
Bis hierher richtete sich die Beschreibung auf die zum
Stand der Technik gehörende Struktur der Anordnung nach Fig. 1. Um das System gemäß der Erfindung umzustellen,
wird die Schalteinrichtung I30 in ihren zweiten Betriebszustand
versetzt, so daß nunmehr die Logiksehaltung nach
Fig. 2 über Leitungen 161 und die Schalteinrichtung mit den Anschlußpunkten des Vielfachanschlusses 150 verbunden
ist. Gleichzeitig wird die Logikschaltung innerhalb des
Blocks 132 der Fig. 1 vollständig vom System abgetrennt.
Wie in Fig. 3 dargestellt, kann die Schalteinrichtung 13Ο
nach Fig. 1 aus mehreren einzelnen Schaltern bestehen wie die sechs Einzelschalter 202, 204·, 206, 208, 210 und 212,
oder aus deren elektronischem Äquivalent. Die sechs Schalter 202 bis 212 können zwangsgekuppelt oder so miteinander
gekoppelt sein, daß sie in ihrem ersten Zustand alle auf ihren oberen Kontakten stehen (oder einen äquivalenten
elektronischen Zustand einnehmen), um die Logik 132 nach
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Fig. 1 mit dem System zu verbinden, und daß sie in ihrem
zweiten Zustand alle auf ihren unteren Kontakten stehen, um die Logik nach Fig. 2 mit dem System nach Fig. 1 zu
verbinden.
Man erkennt, daß die Gruppe der mit dem Vielfachanschluß 150 nach Fig. 1 verbundenen Leitungen, die zur Logik 132
nach Fig. 1 umgeschaltet wird (im ersten Zustand der Schalteinrichtung 130 ) nicht dieselbe ist wie die Gruppe
der Leitungen, die zur Logik nach Fig. 2 durchgeschaltet
werden (im zweiten Zustand der Schalteinrichtung I30).
So werden die Leitungen 156 und 158, welche die Kette der
Impulse S^, (f„) und S__(f ) führen, im ersten Zustand der
Schalteineichtung I30 zur Logik 132 nach Fig. 1 durchgeschaltet,
im zweiten Zustand der Schalteinrichtung 13Ο werden sie jedoch nicht zur Logik nach Fig. 2 durchgeschaltet,
sondern bleiben einfach offen.
Andererseits wird das Bildpunkt-Taktsignal S1 (2f ), das
über die Leitung 160 zur Schalteinrichtung 130 gelangt,
im ersten Zustand der Schalteinrichtung nicht zur Logik 132 übertragen, im zweiten Zustand der Schalteinrichtung
jedoch zur Logik nach Fig. 2. Die geweiligen Bestimmungsorte der verschiedenen Signale, die vom Vielfachanschluß
150 entweder zur Logik 132 nach Fig. 1 oder zur Logik nach
Fig. 2 geliefert werden, sind in der Fig. 3 und auch in den Figuren 1 und 2 deutlich angegeben und werden daher
in der Beschreibung nicht noch einmal gesondert spezifiziert. Die betreffenden Signale und ihre Bestimmungsorte
werden jedoch bei der Beschreibung der Arbeitsweise jeder der Schaltungen nach den Figuren 1 und 2 erläutert.
Es sei erwähnt, daß die VertikalSynchronimpulse, die über
den Schalter 130 und die Leitung 152 zurück zur Logik nach Fig, 1 geliefert werden, aus der Zeitsteuerlogik 134 nach
Fig. 1 stammen, wenn die Schalteinrichtung 13Ο in ihrem ersten Zustand ist, und aus der Zeitsteuerlogik 350 nach
2, wenn die Schalteinrichtung 130 in ihrem zweiten Zustand ist.
Durch Verwendung zusätzlicher Logikschaltungen ist es zwar möglich, die Zeitsteuerlogik 134- nach Fig. 1 auch
als Zeitsteuerlogik 350 der Fig. 2 zu benutzen, im folgenden
wird jedoch der Fall beschrieben,daß in den Anordnungen
nach den Figuren 1 und 2 jeweils eine gesonderte Zeitsteuerlogik benutzt wird. Der Grund hierfür ist
eine Vereinfachung der Beschreibung und die Tatsache, daß es bei den beiden Logik se hai tun ge η 134· und 350 gewisse
Unterschiede in der Zeitsteuerung gibt.
Wenn die Schalteinrichtung 13Ο in ihrem ersten Zustand ist,
werden die Speicher-Anforderungssignale S^Cf.) gemäß der
Fig. 1 über einen Weg geliefert, der sich vom Frequenzteiler 116 über den Vielfachanschluß I50, die Schalteinrichtung
130, die Zeitsteuerlogik 134- und dann zurück über
die Leitung 162A, die Schalteinrichtung I30, die Leitung
162, den Vielfachanschluß 15Ο und die Leitung 105 zu Eingängen
des Steuergerätes 110 und des Adressenregisters 112 erstreckt. Wenn die Schalteinrichtung I30 in ihrem zweiten
Zustand ist, dann wird das Speicher-Anforderungssignal S'^
(2f^j) in der Steuerlogik 320 nach Fig. 2 erzeugt und zurück
über die Leitung 16233, die Schalteinrichtung 130, die Leitung 162, den Vielfachanschluß 15Ο und die Leitung 105
zu den Eingängen des RAM-Steuergerätes 110 und des Adressenregisters 112 geliefert. Es sei erwähnt, daß das in der
Steuerlogik 320 nach Fig. 2 erzeugte Speicher-Anforderungssignal als Antwort auf das mit doppelter Frequenz auftretende
Eingangssignal S1 geliefert wird, das von der Taktquelle
114 nach Fig. 1 über den Vielfachanschluß I50, die
Leitung 160, die Schalteinrichtung 13Ο und die Leitung 160B zur Steuerlogik 320 nach Fig. 2 übertragen wird.
Nachstehend sei die in Fig. 2 gezeigte Schaltungsanordnung ausführlich beschrieben, wobei vorausgesetzt sei, daß die
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Schalteinrichtung 130 in ihrem zweiten Zustand ist. Die Daten gelangen vom Puffer 106 nach Fig. 1 zum Vielfachanschluß
15O und dann über die Schalteinrichtung 13O zur
Eingangsleitung 154-B eines Puffers 3OO in der Anordnung
nach Fig. 2.
Das Taktsignal S' der doppelten Bildpunktfrequenz wird
über die Leitung 160B zum Eingang der Steuerlogik 320 gegeben, die als Antwort darauf sechs Ausgangssignale
liefert, deren Erzeugungsweise und 2weck weiter unten in
Verbindung mit Fig. 5 ausführlicher beschrieben wird.
Fürs erste sei angenommen, daß diese sechs Signale, die von der Steuerlogik 320 als Antwort auf das Eingangssignal
S1 erzeugt werden, wie folgt erscheinen. Auf einer Ausgangsleitung
3^2 erscheint das Speicher-Anforderungssignal
S '(Wellenform 100 in Fig. 10, im folgenden als Wellenform 1OC bezeichnet), und dieses Signal wird zurück zum Steuergerät
110 und zum Adressenregister 112 in Fig. 1 geliefert, wie es oben erwähnt wurde. Das zweite und das dritte Ausgangssignal
sind ein Signal LOAD A und ein Signal LOAD B (Wellenformen 1OD und 10E), die auf Eingangsleitungen 334-
und 336 eines jeweils zugeordneten Schieberegisters A bzw.
B erzeugt werden, und zwar abwechselnd jeweils als Antwort auf ein Erscheinen des Speicher-Anforderungssignals S1.
der Wellenform 100, wie es später bei der Beschreibung der Fig. 4 noch verdeutlicht wird. Das vierte und das fünfte
Ausgangssignal sind ein Signal SHIFT A und ein Signal
SHIFT B (Wellenformen 1OG und 10F), die auf Ausgangsleitungen 330 und 332 der Steuerlogik 320 erscheinen und über
jeweils ein IMD-Glied 3^3 bzw. 3^5 zum zugeordneten Schieberegister
A bzw. B geliefert werden, wenn das betreffende IMD-Glied aktiviert ist. Die Signale SHIFT A und SHIFT B
bestehen jeweils aus einer Reihe von N aufeinanderfolgenden
Impulsen des Signals S1 (2f ) (die Bildpunktfrequenz ist
hier 2ίχ), wobei diese N-teiligen Impulsfolgen abwechselnd
zu den Schieberegistern A und B geleitet werden.
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Es sei erwähnt, daß jede der erwähnten Folgen von N
Schiebeimpulsen während derjenigen Zeit zum Schieberegister
A geliefert wird, in welcher ein Daten-Byte in Parallelform in das Register B eingegeben wird, und daß
die erwähnten Folgen von Schiebeimpulsen während derjenigen Zeit zum Register B geliefert werden, in welcher ein
Daten-Byte in Parallelform in das Register A eingegeben wird.
Das sechste Ausgangssignal, das von der Steuerlogik 320 erzeugt wird, ist ein MuItiplex-Umschaltsignal (Wellenform
1OH), das an den Umschalteingang 34-7 eines Multiplexers
(MUX) 348 gelegt wird. Der Multiplexer 34-8 wird
durch dieses Umschaltsignal so gesteuert, daß er während der abwechselnden Zeitperioden, in denen der Inhalt der
Register A und B seriell auf die Ausgangsleitungen 326 und 328 hinausgeschoben wird, die Ausgänge der Register
A und B abwechselnd mit einer Signalvereinigungsschaltung 360 verbindet.
Gleichzeitig wird das Speicher-Anforderungssignal S1 y. auf
die Display-Zeitsteuerlogik 350 gegeben, die nicht in direkter
Zeitabhängigkeit von den Impulsen SHIFO? und LOAD arbeitet, die den Registern A und B angelegt werden. Die
Zeitsteuerlogik spricht auf das Signal S1. an, um an
ihren Ausgangsleitungen 364- und 366 Horizontal- und Vertikalsynchronimpulse
zu erzeugen, die der Signalvereinigungsschal tung 360 zugeführt werden, worin sie zum Aufbau
eines zusammengesetzten Fernsehsignals verwendet werden, das auf der Ausgangsleitung 368 erscheint. Dieses zusammengesetzte
Fernsehsignal (Videosignalgemisch) wird auf ein geeignetes Kathodenstrahl-Sichtgerät (Display) 370 gegeben.
Die Vertikalsynchronimpulse von der Zeitsteuerlogik 350
werden außerdem über eine Leitung 162B zurück über die Schalteinrichtung 13Ο nach Fig. 1 und den Vielfachanschluß
150 zum Löscheingang 111 des Adressenregisters 112 geleitet,
um dieses Register am Beginn jedes Vertikalsynchron-
- 17 -
impulses zu loschen und dadurch die gewünschte Synchronisierung
zwischen dem Vertikalsynchronsignal und den aus dem Randomspeicher 108 genommenen Bytes aufrechtzuerhalten.
Die zeitliche Beziehung zwischen den Vertikalsynchronimpulsen
und dem Bildpunkt-Taktsignal S1 ist in Fig. 5 veranschaulicht. Die positiv gerichtete Rückflanke jedes
Vertikalsynchronimpulses 4-06 oder 408, in Fig. 5 die ansteigenden
Rückflanken 400 und 402, veranlaßt den Elektronenstrahl der Kathodenstrahlröhre,zum oberen Rand des
Schirms zu gehen, und ruft gleichzeitig die Speicher-"Seite"
aus dem Randomspeicher 108 nach Fig. 1 über das Adressenregister 112 erneut ab, um das Display aufzufrischen.
Die erwähnten Rückflanken 400 und 402 der Vertikalsynchronimpulse
löschen außerden den Zähler 420 in der Anordnung nach Fig. 4- über die Leitung 422, um jede Gruppe
von 8 SHIFT-Impulsen (Schiebeimpulse) aus dem Zähler 4-20
mit dem Beginn der Bildwiedergabe der neuen Seite des Speichers zu synchronisieren.
Die Fig. 4 zeigt ausführlich die Logikschaltung innerhalb der Display-Zeitsteuerlogik 320 nach Fig. 2. Gemäß der
Fig. 4 wird das Bildpunkt-Taktsignal S'x zum Eingang eines
vierstufigen Zählers 420 gegeben, der in binärer Weise von 0 bis 15 zählt, wobei der jeweils augenblickliche
Zählwert an vier Ausgangsklemmen Q^, Q-g, Qc und QD erscheint.
Während der ersten acht Zählwerte von 0 bis 7 ist das Ausgangssignal SHIFT B auf der Leitung 332 auf
hohem Pegel (wie es die Wellenform 1OF zeigt), und zwar wegen des Einflusses des Inverters 454, der das Signal
niedrigen Pegels am Ausgang QD invertiert. Während der
Zählwerte von 8 bis 15 hat das Ausgangssignal SHIFT A auf der Leitung 330 hohen Pegel, weil dann QD hoch ist.
Es sei erwähnt, daß beim Zählwert 7 alle vier Eingänge zum UND-Glied 4-24- hoch sind, um am Ausgang dieses Gliedes
ein Signal mit hohem Pegel zu liefern. Dieses Signal hohen Pegels wird über eine Verzögerungseinrichtung 428 als
3"4444OQ
Impuls mit hohem Pegel zur "LOAD B"-Ausgangsleitung 336
gegeben. Während dieses verzögerten hohen Ausgangssignals wird ein aus dem Randomspeicher 108 nach Pig. 1 stammendes
Byte in das Register B nach Pig. 3 eingegeben. Dieses Byte
erscheint im Puffer 300 nach Fig. 2 gleichzeitig mit dem
Erscheinen des Impulses LOAD B auf der Leitung 336 nach
Pig. 4 und wird in Parallelform in das Register B nach Pig. 2 eingegeben.
Beim Zählwert 15 haben alle vier Eingänge zum UND-Glied
422 (Pig. 4) hohen Pegel, so daß ein hohes Signal durch die Verzögerungseinrichtung 426 und über die Leitung 334·
zum LOAD-Eingang (Eingabe-Steuereingang) des Registers A gegeben wird. In das Register A wird das nächste aus dem
Randomspeicher 108 nach Pig. 1 gegriffene Byte eingegeben, das sich zum Erscheinungszeitpunkt des LOAD-Impulses für
das Register A im Puffer 300 befindet.
Die Speicher-Anforderungssignale von den Ausgängen beider UND-Glieder 422 und 424 werden direkt über ein ODER-Glied
450 (Pig. 4), die Schalteinrichtung I30 (Pig. 1) und den
Vielfachanschluß I50 zu den Eingängen des RAM-Steuergerätes
110 und des Adressenregisters 112 geliefert. Wie oben beschrieben wurde, erscheinen die Ausgangssignale
der UND-Glieder 422 und 424 abwechselnd bei den· Zählwerten 7 und 15 des Zählers 420, wenn dieser Zähler über
seinen Zählbereich von 0 bis 15 zählt. Wie oben erwähnt, bilden diese abwechselnden Impulse von den Ausgängen der
UND-Glieder 422 und 424 das Speicher-Anforderungssignal, das zurück zum Steuergerät 110 und zum Adressenregister
112 nach Fig. 1 geliefert wird, um den Zugriff zum Inhalt aufeinanderfolgender Speicherplätze des Randomspeichers
108 zu steuern.
Auf einer Ausgangsleitung 3^-0 der Anordnung nach Pig. 4
wird das Multiplexer-Umschaltsignal erzeugt. Dieses Signal
hat über die Zählwerte 0 bis 7 des Zählers 420 einen hohen
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_19_ 344A400
Pegel und über die Zählwerte 8 bis 15 des Zählers 4-20 einen niedrigen Pegel und ist in Pig. 10 durch die Wellenform
1OH · dargestellt.
Die Fig. 6 zeigt ein Blockschaltbild einer anderen Ausführungsform
der Erfindung. Die Anordnung nach Pig. 6 ist derjenigen nach Pig. 2 ziemlich ähnlich, jedoch mit
zwei wesentlichen Unterschieden. Der erste Unterschied besteht darin, daß die Anordnung nach Pig. 6 entweder das
mit der doppelten Prequenz auftretende Bildpunkt-Taktsignal S1 (ΐρχ) verarbeiten kann, um die doppelte Anzahl
von Zeichen in Horizontalrichtung über den Schirm zu erzeugen, oder das ursprüngliche Bildpunkt-Taktsignal S (f ),
in beiden Fällen anstelle der Display-Logik 132 nach Pig. 1,
Die Logik nach Pig. 6 ist also im wesentlichen eine Allzweck-Logik, um entweder die ursprüngliche Bildpunkt-Taktfrequenz
f__ zu verarbeiten, die zu einem Speicherzugriff pro Horizontalabtastung führt, oder die Bildpunkt-Taktfrequenz
2f , die zu zwei Speicher-Anforderungen pro Horizontalabtastung führt und somit zu Verdopplung der Anzahl
von Zeichen, die in Horizontalrichtung über den Schirm erzeugt werden können.Die Logik zur Realisierung
dieses Merkmals ist innerhalb des gestrichelten Blocks 502
in Pig. 6 dargestellt und wird i^eiter unten in Verbindung
mit Pig. 7 näher beschrieben.
Der zweite wesentliche Unterschied ist die Anordnung innerhalb der in Pig. 6 gezeigten Steuerlogik 516, die das
System befähigt, die in einem Pestwertspeicher 528 enthaltenen
Zeichen zu adressieren. Im einzelnen bildet der Pestwertspeicher 528 mit anderen Logikschaltungen einen
Zeichengenerator, und eine einzige Adresse vom Randomspeicher 108 nach Pig. 1 identifiziert den Speicherplatz eines
Zeichens im Pestwertspeicher 528, der daraufhin die Bytes ausgibt, die benötigt werden, um die ganze, das Zeichen
definierende Bit-Matrix zu bilden. Diese Bytes werden abwechselnd zu den Schieberegistern A und B nach Pig. 6 ge-
- 20 -
liefert, allgemein in der gleichen Weise, wie es oben in Verbindung mit Pig. M- beschrieben wurde.
Es besteht eine Beziehung zwischen der Logik innerhalb der Blöcke 502 und 516 dahingehend, daß bei Zugriff auf
ein Zeichen im Festwertspeicher 528, das z.B. aus zehn
vertikal untereinanderliegenden Zeilensegmenten bestehen kann, die Speicher-Zugriffsimpulse mit einer zehnmal
niedrigeren Frequenz erscheinen werden, als wenn kein soleher
Festwertspeicher im System verwendet wird, wie es in Fig. 4· gezeigt ist. Me Steuerlogik 516 hat die Funktion,
die Speicher-Anforderungssignale mit der passenden Frequenz als Antwort auf ein Ausgangssignal einer Umschaltsignalquelle
522 zu erzeugen, die dafür sorgt, daß entweder die
Bildpunkt-Datenbytes aus dem Eandomspeicher 108 direkt
über einen Multiplexer 52^ und ein ODER-Glied 53^ zu den
Schieberegistern A und B in Fig. 6 gegeben werden oder, alternativ, daß über ein ODER-Glied 326 Zugriff auf den
Festwertspeicher 528 erfolgt, der dann seinerseits BiIdpunkt-Datenbytes
zu den Schieberegistern A und B liefert.
Innerhalb der Steuerlogik 516 werden bestimmte weitere
Steuersignale erzeugt, die über ein ODER-Glied 64-0 bzw. das ODER-Glied 526 auf jeweils einen Aktivierungseingang
(AK) 641 bzw. 527 des Puffers 300 und des Festwertspeichers 528 gegeben werden. Die Aktivierung des Puffers 3OO
erfolgt nur zu bestimmten Zeiten, wenn das System in der Betriebsart mit Festwertspeicher arbeitet (ROM-Betriebsart),
wie es weiter unten in Verbindung mit Fig. 7 erläutert wird. Es ist notwendig, daß der Festwertspeicher
(ROM) 528 während eines [Teils der ROM-Betriebsart direkt vom Puffer 3OO über das ODER-Glied 526 adressiert wird,
und während des restlichen Teils der ROM-Betriebsart auch aus einem in der Steuerlogik 516 enthaltenen Randomspeieher
600 (dargestellt in Fig. 7» nicht identisch mit dem
Randomspeicher 108 in Fig. 1). Wie weiter unten in Verbindung mit Fig. 7 ausführlicher beschrieben werden wird,
- 21 -
werden die Festwertspeicher-Adressen, die vom Randomspeicher 108 nach Fig. 1 zur Definierung der 80 Zeichen
erhalten werden, im Randomspeicher 600 gespeichert und anschließend dazu verwendet, die richtigen Wortspeicherplatze
des Festwertspeichers 528 aufzusuchen, um die 6-Bit-Bildpunktbytes
für die übrigen neun Zeilen der 80 Zeichen zu erhalten. Daher ist das ODER-Glied 526 notwendig,
das beide Quellen für Festwertspeicher-Adressen mit dem Festwertspeicher 528 koppelt.
Die Fig. 7 zeigt ein ausführliches Schaltbild der in der Anordnung nach Fig. 6 enthaltenen Steuerlogik 516. Die
Fig. 7 zeigt außerdem den Puffer 300, die ODER-Glieder 640, 534 und 526, den Multiplexer (MUX) 524, den Fe stwertspeicher
(ROM) 528 und die Umschaltsignalquelle 522,
die alle auch in Fig. 6 dargestellt sind, und zwar mit den gleichen Bezugszeichen. Andere Elemente in Fig. 7,
die Teile der Steuerlogik innerhalb des gestrichelt gezeichneten Blocks 516 in Fig. 7 bilden, entsprechen ähnlichen
Elementen in Fig. 4 und sind mit denselben Bezugszeichen versehen wie dort. Zu diesen Elementen gehören
die UND-Glieder 422, 424, 343, 345, das ODER-Glied 603,
die Verzögerungselemente 426 und 428, die Umschaltsignalquelle 512, der Multiplexer 514 und der vierstufige Zähler
420.
Die Arbeitsweise der letztgenannten Elemente ist die gleiche wie die Arbeitsweise der entsprechenden Elemente in
Fig. 4 und braucht daher nicht noch einmal beschrieben zu werden.
Wie es weiter oben bei der Beschreibung der Fig. 6 bereits allgemein angedeutet wurde, besteht die Funktion der Steuerlogik
516 nach Fig. 7 darin, das System jeweils in einer
von vier Betriebsarten arbeiten zu lassen. Genauer gesagt, wenn das Umschaltsignal von der Umschaltsignalquelle
auf einem ersten Pegel ist, bewirkt es, daß das Bildpunkt-
34444Q0
Taktsignal S über den Multiplexer 510 zum Eingang des
vierstufigen Zählers 4-20 gegeben wird, so daß das System in einer Betriebsart arbeitet, bei welcher 4-0 Zeichen pro
Horizontalzeile wiedergegeben werden. Wenn das Ausgangssignal der Schaltsignalquelle 512 auf seinem zweiten Pegel
ist, läßt der Multiplexer 514- das BiIdpunkt-üaktsignal
S' über den Multiplexer 514 zum Eingang des vierstufigen
Zählers 4-20 gelangen, um das System zu veranlassen, 80 Zeichen je Horizontalzeile wiederzugeben.
Sowohl bei der Betriebsart mit 4-0 Zeichen ge Zeile als
auch bei der Betriebsart mit 80 Zeichen je Zeile können
die direkt aus dem Hauptspeicher 108 nach Fig. 1 gegriffenen Daten verwendet werden oder,alternativ, die aus
dem Festwertspeicher 528 nach Fig. 7 abgeleiteten Daten. So sind vier mögliche Betriebsarten des Systems definiert.
Wie weiter oben kurz beschrieben wurde, enthält der Festwertspeicher
(ROM) 528 Zeichen in Punktmatrix-Darstellung, z.B. 6 Bits (Punkte) in Horizontalrichtung und zehn Zeilen
(Punkte) in der Vertikalrichtung. Für jedes der 4-0 oder der 80 Zeichen, die in der obersten horizontalen Abtastzeile
dieser Zeichen dargestellt werden sollen,.gewährt die Logik nach Fig. 7 Zugriff zum Inhalt eines einzelnen
Wortspeicherplatzes im Randomspeieher 108 nach Fig. 1.
Genauer gesagt definiert der Inhalt jedes dieser Wortspeicherplätze des Randomspeichers 108 die Lage des am
weitesten links liegenden Bildpunktes in der oberen Horizontalzeile jedes Zeichens. Die Logik 516 sorgt dann dafür,
daß automatisch aus dem Festwertspeicher 528 aufeinanderfolgende 6-Bit-Bytes gegriffen werden für die
übrigen neun (vertikal untereinanderliegenden) Punktreihen für jedes der Zeichen, die über das 4-0- oder 60-Zeichen-Display
abgebildet werden sollen. Um also eine Reihe von 80 Zeichen über dem Bildschirm abzubilden, ist es lediglich
notwendig, nur 80 Speicherplätze im Haupt-Randomspeicher 108 nach Fig. 1 aufzusuchen, und zwar jeden nur
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einmal. Der Inhalt eines jeden dieser 80 Speicherplätze
definiert den Ort des linken oberen Eck-Bildpunktes jeweils eines der 80 darzustellenden Zeichen.
Vorstehendes läßt sich deutlicher aus den Figuren 8 und 9 entnehmen. Die Adressen der linken oberen Eck-Bildpunkte
700 bis 707 der in Fig. 8 entlang der X-Achse des Bildschirms
dargestellten Zeichen A, B, E, D, G, ... L und sind in einzelnen Speicherplätzen des Haupt-Randomspeichers
108 nach Fig. 1 gespeichert. Wenn diese Adressen aus Wortspeicherplätzen des Randomspeichers 108 entnommen
und zur Adressierung des Festwertspeichers 528 nach
Fig. 7 benutzt werden, wird bei jeder dieser Adressen ein 6-Bit-Wort aus dem jeweils adressierten Wortspeicherplatz
des Festwertspeichers 528 genommen. Dieses 6-Bit-Wort
stellt sechs Bildpunkte des betreffenden abzubildenden Zeichens dar. Wenn die aus dem Randomspeicher 108 nach
Fig. 1 genommene Adresse den oberen linken Eck-Bildpunkt 700 (Figuren 8 und 9) identifiziert, dann stellt das
daraufhin aus dem Festwertspeicher 528 ausgelesene erste (oder oberste) 6-Bit-Wort sämtlich Leerstellen dar, da
gemäß der Fig. 9 cLie Reihe von Bildpunkten, welche die oberste Zeile des den Buchstaben A darstellenden 6 χ 10-Bildpunktmusters
bildet, nicht in den 5x8 Bildpunkte umfassenden
Bereich fällt, der den Buchstaben A tatsächlich ausmacht.
Der Inhalt des als nächstes aufgesuchten WortSpeicherplatzes
des Haupt-Randomspeichers 108 nach Fig. 1 identifiziert
dasjenige Wort im Festwertspeicher 528, dessen erster Bildpunkt dem. Bildpunkt 701 in den Figuren 8 und 9 entspricht.
Somit ist das zweite im Festwertspeicher 528 adressierte
6-Bit-Wort ein 6-Bit-Byte, das beim Bildpunkt 701 in Fig. 9 beginnt und sich über sechs Bildpunktintervalle
nach rechts erstreckt. Auch diese Bildpunkte sind alle leer, da der Buchstabe B in Wirklichkeit erst in der zweiten
Reihe der zehn Bildpunktreihen beginnt, welche die
- 24 -
- 24 Vertikalausdehnung des Buchstabens B definieren.
Dieser Prozeß geht weiter, so daß nacheinander auch für die Buchstaben E, D, C und die übrigen Exemplare der 80
Zeichen über den Schirm einschließlich der Buchstaben L und O in Fig. 8 die oberste Zeile abgebildet wird, und
zwar jeweils sechs Bildpunkte für jedes Zeichen.
Anschließend besorgt die innerhalb des gestrichelten Blocks 516 der Fig. 7 gezeichnete Logik den Zugriff zur
zweiten horizontalen Reihe von 6-Bit-Wörtern für die in der Fig. 8 dargestellten 80 Zeichen A, B, E, D, C... L,
Man erkennt, daß diese zweite Gruppe von 80 6-Bit-Wörtern diejenigen Reihen von Bildpunkten enthält, welche tatsächlieh
die obersten Enden der Buchstaben A und B bilden, wie sie in Fig. 9 gezeigt sind. Der beschriebene Prozeß geht
so lange weiter, bis alle zehn vertikal untereinanderliegenden Reihen von Bildpunkten, welche die in Fig. 8 dargestellte
vollständige Zeichenreihe bilden, auf dem Schirm abgebildet sind.
Es sei erwähnt, daß die Wortspeicherplätze des Festwertspeichers 528 so organisiert sind, daß die zehn 6-Bit-Wörter,
die jeweils ein einziges Zeichen bilden, aufeinanderfolgend
im Speicher 528 liegen. Ein Akkumulator 654 und
ein Addierer 656 wirken mit den im Festwertspeicher 528
gespeicherten zexchendefinierenden Adressen zusammen, um für die sukzessive Abtastung der zehn aufeinanderfolgenden
6-Bit-Wörter für jedes gewählte Zeichen zu sorgen. Im einzelnen
wird der im Akkumulator 654 enthaltene Wert jedesmal,
wenn ein Zähler 602 bis 80 gezählt hat, um 1 erhöht. Dieser Akkumulator 654 wird am Ende der Fertigstellung jeder horizontalen
Zeichenreihe auf den Anfangswert Null gesetzt, und zwar als Antwort auf die Rücksetzung eines Flipflops
606, die erfolgt, wenn ein Zähler 604 den Zählwert 10 erreicht hat.
Der im Akkumulator 654 aufgelaufene Wert zeigt also an,
welche der zehn Horizontalzeilen, die zur Erzeugung eines Zeichens benötigt werden, während einer Horizontalabtastung
des gesamten Bildschirms augenblicklich an der Reihe ist. Der im Akkumulator 654 aufgelaufene Wert wird gemeinsam
mit der im Sandomspeicher 600 gespeicherten zeichendefinierenden
Adresse zum Addierer 656 gegeben, so daß der Ausgang des Addierers 656 immer eine auf den
neuesten Stand gebrachte Adresse ist, um aus dem Festwertspeicher 528 die Wörter in derartiger Reihenfolge auszulesen,
daß die zehn Horizontalzeilen, die eine Reihe von 80 Zeichen bilden, nacheinander geschrieben werden.
Nachstehend sei ausführlich beschrieben, wie die im Festwertspeicher
528 gespeicherten ζeichendefinierenden Adressen
in dem %lfs-Festwertspeicher 600 gespeichert werden.
Wenn das System in der Betriebsart mit Festwertspeicher 528 arbeitet, lenkt der Multiplexer 524 den Ausgang des
Puffers 300 (Fig. 7) zum Dateneingang des Festwertspeichers
528 und zum Dateneingang des Hilfs-Randomspeichers 600. Es sei festgehalten, daß die ersten 80 Adressen aus
dem Randomspeieher 108 der Fig. 1 über den Puffer 300 in den Hilfs-Randomspeicher 600 und auch in den Festwertspeicher
528 gelangen. Wie oben erwähnt, wirkt der Randomspeicher 600 anschließend als Adressenquelle zur Adressierung
des Randomspeichers 528 für die übrigen neun Zeilen,
die zur Fertigstellung einer Zeichenreihe erforderlich sind.
Der vorstehend beschriebene Vorgang läuft wie folgt ab.
Am Beginn der ROM-Betriebsart erfolgt eine Rücksetzung
der Zähler 604 und 602 auf Null durch das Ausgangssignal der Schaltsignalquelle 522, das auch über das ODER-Glied
640 zum Aktivierungseingang 519 des Puffers 3OO geleitet
wird. Es versteht sich, daß der Zustand (Ausgangspegel) der Schaltsignalquelle 522 durch die in Fig. 1 gezeigte
Zentraleinheit 100 gesteuert wird, die gleichzeitig für den Zugriff zu demjenigen speziellen Speicherplatz im
- 26 -
Randomspeicher 108 sorgt, dessen Inhalt zu einer Adresse im Festwertspeicher 528 weist, an welcher die erste
Zeile des ersten Zeichens einer in der ROM-Betriebsart abzubildendenden horizontalen Reihe von Zeichen gespeichert
ist.
Die Speicher-Anforderungssignale werden an den Ausgängen zweier UND-Glieder 422 und 424 (Fig. 7) in einer Weise
erzeugt, vr.ie sie oben in Verbindung mit Fig. 4 beschrieben wurde, und werden über ein ODER-Glied 603 und einen
Multiplexer 601 (wenn die ROM-Betriebsart eingestellt ist) zum Eingang des Zählers 602 geliefert. Der Zähler 602
zählt unter dem Einfluß dieser Signale zyklisch über seinen bis 80 gehenden Zählbereich. Jedesmal beim Erreichen
des Zählwertes 80 wird der Zähler 604, der ursprünglich auf Null zurückgesetzt worden ist, um jeweils einen Schritt
weitergeschaltet. Das beim Zählwert 80 erscheinende Ausgangssignal des Zählers 602 wird außerdem zum Eingang des
Akkumulators 654 gegeben, um dessen ursprünglich auf Null gestellten Wert jeweils um 1 zu erhöhen. Der Zweck dieser
letztgenannten Maßnahme wurde weiter oben bereits erläutert.
Wenn der Zähler 604 den Zählwert 1 enthält, nachdem der Zähler 602 das erstemal bis 80 gezählt hat, wird ein
Flipflop 606 gesetzt, um mehrere Funktionen durchzuführen. Zum ersten bewirkt der gesetzte Zustand des Flipflops
ein Ausgangssignal mit hohem Pegel, welches ein UND-Glied 629 sperrt, so daß keine weiteren Speicher-Anforderungssignale
mehr zum Randomspeicher 108 der Fig. 1 geliefert werden. Weitere Speicher-Anforderungssignale werden deswegen
nicht mehr benötigt, weil nach dem Zugriff zu den ersten 80 Speicherplätzen .im Haupt-Randomspeicher
108 der Fig. 1 nunmehr der Hilfs-Randomspeicher 600 die
Verantwortung für die passende Adressierung des Festwertspeichers 528 übernimmt. Man erkennt, daß das Flipflop 606 während der ersten 80 Zählschritte des Zählers
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Ί 602, nachdem der Zähler 604 bei der vorangegangenen Erzeugung
einer horizontalen Zeichenreihe den Zählwert 10 erreicht hat, im rückgesetzten Zustand ist.
Wenn das Flipflop 606 zurückgesetzt wird, wird das UND-Glied
629 aktiviert, so daß die Ausgangsgröße des ODER-Gliedes 603, die aus Speicher-Anforderungssignalen besteht,
über den Multiplexer 601, die Leitung 629, das aktivierte tMD-Glied 629 und das ODER-Glied 654 zum Hauptspeicher
108 und der zugehörigen Logik in Fig. 1 geliefert
wird. Somit werden anfänglich 80 Speicheranforderungen zur Hauptspeicherlogik nach Fig. 1 gegeben, und der inhalt der
80 aufgesuchten Wortspeicherplätze des Randomspeichers 108 wird zurückempfangen über den Puffer 300, der nur während
der ersten 80 Zählschritte des Zählers 602 aktiviert ist, wie es weiter oben beschrieben wurde. Ebenfalls während der
ersten 80 Zählschritte des Zählers 602, wenn das Flipflop
606 im rückgesetzten Zustand ist, wird die Einschreib-Logik des Randomspeichers 600 über einen Inverter 610 und
den Schreib-Aktivierungseingang 615 aktiviert, so daß der Randomspeicher 600 die ersten 80 Bytes aufnehmen kann, die
ihm vom Randomspeicher 108 in Fig. 1 über den Puffer 300 (Fig. 7)i den Multiplexer 524 und den Dateneingang 616 zugeführt
werden.
Es sei erwähnt, daß die ersten 80 Datenbytes, die aus dem Randomspeicher 108 der Fig. 1 empfangen werden, außerdem
über den Multiplexer 524 und das ODER-Glied 526 zum Dateneingang
des Festwertspeichers 528 der Fig. 7 geliefert
werden.
Beim Erreichen des Zählwertes 1 im Zähler 604 wird das Flipflop 606 gesetzt, wodurch das UND-Glied 629 gesperrt
wird, um zu verhindern, daß weitere Speicher-Anforderungssignale zurück zum Haupt-Randomspeicher 108 der Fig. 1
geliefert werden. Das Setzen des Flipflops 606 schaltet außerdem die Schreib-Aktivierungslogik des Randomspei-
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Ί chers 600 über den Inverter 610 aus und aktiviert über
den Eingang 608 die Lese logik des Randomspeichers 600.
Unter Steuerung durch Taktimpulse, die dem Takteingang 614· des Random,-Speichers 600 vom Ausgang des ODER-Gliedes
603 über den Multiplexer 601 angelegt werden, liest der
Randomspeicher 600 nun wiederholt die 80 darin gespeicherten Adressen aus, welche die 80 Zeichen darstellen, die
in Horizontalrichtung über den Bildschirm des Systems abgebildet werden sollen.
Die Auslesung der 80 im Randomspeicher 600 gespeicherten Adressen wird fortgesetzt über jeden der 80-schrittigen
Zählzyklen des Zählers 602. Jedoch ist das Plipflop 606 während der nächsten neun 80-schrittigen Zählzyklen gesetzt,
so daß der Randomspeicher 600 die in ihm gespeicherten 80 Adressen über dem Addierer 656 und das ODER-Glied
526 in den Festwertspeicher 528 liest. Wie oben beschrieben,
erhöhen der Akkumulator 654 und der Addierer
656 die Adresse für jedes im Randomspeicher 528 gespeicherte
Zeichen für jede nachfolgende Horizontalabtastung des Displays jeweils um 1.
In der 80 Zeichen je Zeile schreibenden direkten Betriebsart des Systems (im Gegensatz zur ROM-Betriebsart) veranlaßt
das Ausgangssignal der Schaltsignalquelle 522 den
Multiplexer 601, den Ausgang des ODER-Gliedes 603 direkt über die Leitung 607 und das ODER-Glied 654· zur Logik
des Speichers 108 in Pig. 1 zu lenken. In der direkten Betriebsart
läßt der Multiplexer 524 das Ausgangssignal vom
Puffer 3.00 direkt über die Schiene 657 und das ODER-Glied 534- zu den Registern A und B der Pig. 6 durch, wie es weiter
oben beschrieben wurde. In dieser direkten Betriebsart werden keine Daten über dem Multiplexer 524 zum Dateneingang
616 des Randomspeichers 600 geliefert.
-a-
- Leerseite -
Claims (2)
1. Anordnung zur bildlichen Wiedergabe von Informationen mit folgenden Einrichtungen:
einem Sichtgerät;
einer Speichereinrichtung, die einen Randomspeicher enthält, der auf eine Kette von Taktimpulsen anspricht,
um aus ihm in Serienform jeweils einzelne N-Bit-Worter auszulesen, in denen jedes Bit zur Darstellung eines
Bildpunktes auf dem Sichtgerät verwendet wird;
eine eigene Zeitgeberschaltung, die eine erste Kette von Taktimpulsen mit einer ersten Frequenz und eine
zweite Kette von Taktimpulsen mit einer zweiten Eolgefrequenz
liefert;
eine mit der Speichereinrichtung verbundene Steuereinrichtung, die auf die erste Kette von Taktimpulsen
anspricht, um die Speichereinrichtung zu veranlassen,
Wörter seriell mit der ersten Frequenz zur Steuereinrichtung auszulesen, und die auf die zweite Kette
von Taktimpulsen anspricht, um Bits jedes aus dem Speicher ausgelesenen Wortes seriell derart zu liefern,
daß auf dem Sichtgerät eine gegebene Anzahl X von Bildpunkten pro Abtastung dargestellt wird,
dadurch gekennzeichnet, daß zur Vervielfachung der Frequenz der Bildpunkterzeugung
und der Anzahl von Bildpunkten pro Abtastung des Sichtgerätes um jeweils einen Faktor M ohne Änderung
der Frequenzen, mit denen die Zeitgeberschaltung die erste und die zweite Taktimpulskette erzeugt, eine
Schaltungsanordnung vorgesehen ist, die folgendes aufweist:
eine Quelle (160) für eine dritte Kette von Taktimpulsen (S1 (2f )) mit einer dritten Folgefrequenz
(2f ), die das M-fache der Folgefrequenz der Impulse in der zweiten Taktimpulskette (S (f )) ist;
eine Erzeugungseinrichtung (320 in Fig. 2), die auf die dritte Kette von Taktimpulsen anspricht, um
eine vierte Kette von Taktimpulsen (S'^(2f/,)) zu erzeugen,
deren Folgefrequenz ein Vielfaches M der Folgefrequenz der Impulse in der ersten Taktimpulskette
(S1Cf1)) ist;
eine Schalteinrichtung (130) zum Umschalten der Speichereinrichtung (106, 108, 110, 112) aus ihrer
Verbindung mit der von der eigenen Zeitgeberschaltung (114, 116) gelieferten ersten Taktimpulskette in die
Verbindung mit der von der Erzeugungseinrichtung gelieferten vierten Taktimpulskette, um aus dem Speicher
(108) Wörter mit einer Frequenz auszulesen, die das M-fache der ersten Frequenz ist;
eine Schieberegisteranordnung (Register A, Register B in Fig. 2), die in paralleler Weise jedes aus dem Speieher
gelesene und Bildpunkte darstellende N-Bit-Datenwort empfängt und auf die dritte Kette von Taktimpulsen
anspricht, um die N Bits jedes in ihr gespeicherten
Datenwortes seriell mit der dritten Frequenz zu einem
Ausgangsanschluß (368) zu schieben (über 326, 348, 360), so daß an diesem Ausgangsanschluß für jede Abtastung
des Bildgerätes jeweils das M-fache der gegebenen Anzahl X von Bits geliefert wird.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die Schieberegisteranordnung ein erstes und ein zweites Schieberegister (Register A,Register B) und
eine zweite Schalteinrichtung (!"ig. 4) aufweist;
daß die zweite Schalteinrichtung eine Anordnung (420, 422, 424, 426, 428) enthält, welche die nacheinander
aus dem Speicher ausgelesenen Wörter abwechselnd an eines der beiden Schieberegister durchläßt;
daß die zweite Schalteinrichtung außerdem eine Anordnung (343j 345) enthält, die an einem Schiebeeingang
des anderen Schieberegisters eine Kette von N aufeinanderfolgenden Taktimpulsen liefert, die aus
der dritten Taktimpulskette genommen sind;
daß die Schieberegisteranordnung außerdem eine Multiplex-Vereinigungsschaltung (348, 360) enthält,
um die aus den Ausgängen der Schieberegister geschobenen Signale dem Ausgangsanschluß (368) zuzuführen.
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