DE69414169T2 - Dielektrisch isolierte Halbleiteranordnung und Verfahren zu deren Herstellung - Google Patents

Dielektrisch isolierte Halbleiteranordnung und Verfahren zu deren Herstellung

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Description

    TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine dielektrisch isolierte Halbleitervorrichtung, welche ladungsträgerverarmte Gebiete verringerter elektrischer Feldstärke hat, und welche umfaßt
  • - einen Halbleiterkörper:
  • - ein Komponentengebiet in dem Halbleiterkörper mit einer oberen Oberfläche;
  • - eine dielektrisch isolierende Schicht, welche das Komponentengebiet von dem Halbleiterkörper abgrenzt;
  • - ein abgesenktes Gebiet in dem Komponentengebiet, wobei dieses abgesenkte Gebiet sich von der oberen Oberfläche des Komponentengebietes und in dieses hinab erstreckt;
  • - einen PN-Übergang an der abgrenzenden Oberfläche des abgesenkten Gebietes, wobei die Oberfläche das Gebiet von einem verbleibenden Teil des Komponentengebietes abgrenzt, und der Teil eine entgegengesetzt geartete Dotierung gegenüber der Art der Dotierung des abgesenkten Gebietes hat; und
  • - eine Halbleiterkomponente in dem Komponentengebiet, welche zumindest ein elektrisches Anschlußgebiet jeweils in dem abgesenkten Gebiet und dem verbleibenden Teil des Komponentengebietes hat;
  • - wobei den Gebieten verringerter elektrischer Feldstärke die Ladungsträger durch elektrische Spannungen, welche über die elektrischen Anschlußgebiete angelegt werden, entzogen werden; und
  • - ein Verfahren zur Herstellung der Halbleitervorrichtung.
    • STAND DER TECHNIK
  • Halbleiterschaltungen müssen in verschiedenen Arten von Anwendungen einer relativ hohen Spannung widerstehen. Ein Beispiel einer solchen Anwendung wird in den Teilnehmerleitungsschaltungen von Telefonvermittlungen gefunden. In älteren schwedischen Telefonvermittlungen mußte die Leitung zu einem Teilnehmer eine angelegte Spannung von 48 Volt haben, und moderne Teilnehmerleitungsschaltungen in Halbleitertechnik sind an diese Spannungen angepaßt. In anderen Ländern sind höhere Spannungen erforderlich, beispielsweise 68 Volt in Deutschland, während andere Anwendungen von Halbleiterschaltungen noch höhere Spannungen verwenden können, beispielsweise Spannungen von 400 Volt oder mehr.
  • Ein Problem bei diesen relativ hohen Spannungen ist, daß die elektrische Feldstärke die kritische Feldstärke des Halbleitermaterials in bestimmten Gebieten einer Komponente überschreiten kann. Dies kann zu einem Stromdurchbruch führen, welcher das Halbleitermaterial zerstört, wenn der Strom nicht begrenzt wird. Das gleiche Problem hoher Feldstärke tritt auch in sehr kleinen und schnellen Halbleiterkomponenten auf, welche für Berechnungs- oder Computer-Schaltungen gedacht sind. Obwohl diese Komponenten an niedrige Spannungen in der Größenordnung von 3 bis 5 Volt angeschlossen sind, ermöglichen die kleinen Abmessungen der Komponenten, daß die elektrische Feldstärke hohe Werte erreicht.
  • In bestimmten Anwendungen ist das Problem von hohen elektrischen Feldstärken an der Oberfläche einer Halbleiterkomponente ausgeprägt, wie in einem Artikel in IEEE, Proceedings of IEDM, 1979, Seiten 238-241, von J. A. Appels und H. M. J. Vaes: "High Voltage Thin Layer Devices (Rresurf Devices)" beschrieben. Die Halbleiterkomponente hat eine Oberflächenschicht, in welcher ein PN-Übergang enthalten ist, in welchem die kritische Feldstärke des Materials bei einer gegebenen angelegten Spannung erreicht wird. Die Oberflächenschicht ist auf einer Seite des PN-Übergangs schwach dotiert, und diesem schwach dotierten Teil können die Ladungsträger entzogen werden, indem die Oberflächenschicht relativ dünn gemacht wird. Die angelegte Spannung wird hierdurch über einen langen Abstand entlang der Komponentenoberfläche verteilt, so daß die maximale Feldstärke einen Wert unterhalb der Durchbruchsfeldstärke annehmen wird. Dieses Phänomen ist in der Halbleitertechnologie bekannt und erhielt das persönliche Akronym RESURF (REduced SURface Field). Die Resurf-Technik wird ausführlicher in Philips J. Res. 35, 1-13, 1980, J. A. Appels et al. "Thin Layer High-Voltage Devices" beschrieben.
  • Zusätzlich zu dem vorgenannten Problem des Stromdurchbruchs in Halbleiterkomponenten, beeinflussen sich die individuellen Komponenten, welche auf einem gemeinsamen Halbleitersubstrat angeordnet sind, gegenseitig auf eine unerwünschte Weise. Es ist bekannt, dieses Problem durch Isolierung der Komponenten voneinander zu überwinden, beispielsweise auf die in der europäischen Patentanmeldung EP-A1-0 418 737 beschriebenen Weise. Gemäß dieser älteren Veröffentlichung ist ein Halbleitersubstrat mit einer oxidierten Oberfläche ausgestattet, welche eine Isolierschicht bildet, auf welcher ein relativ dünner Wafer aus monokristallinem Halbleitermaterial montiert wird. Dieser monokristalline Wafer hat geätzte Rillen, welche sich hinab zur Isolierschicht erstrecken, und die Seitenflächen der Rillen sind oxidiert, und die Rillen werden mit polykristallinem Halbleitermatieral gefüllt. Halbleiterkomponenten werden in den so gebildeten dielektrisch isolierten, kastenartigen Gebieten gebildet. Diese Komponenten haben einen externen Anschluß, welcher mit einer stark dotierten Verbindungsschicht unterhalb jeweiliger Komponenten am Boden der jeweiligen kastenartigen Gebiete verbunden ist, in direkter Berührung mit der isolierenden Oxidschicht. Eine Vielzahl unterschiedlicher Arten von Komponenten werden gezeigt, beispielsweise Feldeffekt-Transistoren und Bipolar- Transistoren.
  • Die europäische Patentanmeldung Nr. A2-0 391 056 beschreibt ein alternatives Verfahren zur Bildung eines Halbleitersubstrates mit dielektrisch isolierten Gebieten. Die isolierten Gebiete werden dadurch erzeugt, daß das Substrat wiederholt geätzt und mit Halbleitermaterial beschichtet wird. Die dielektrische Isolierung besteht aus oxidiertem Halbleitermaterial. Die Gebiete haben einen schwach dotierten Bereich, in welchem die eigentliche Komponente gebildet wird, und eine stark dotierte Verbindungsschicht, welche sich unterhalb der Komponente befindet und an der dielektrisch isolierenden Schicht liegt.
  • Eine Art von Komponente, welche häufig auftritt, ist der sogenannte JFET (Junction Field Effect Transistor), der beispielsweise in einem Lehrbuch über Halbleiterkomponenten beschrieben wird, welches von S. M. Sze geschrieben wurde: "Physics of Semiconductor Devices", 2. Auflage, Kapitel 6.1 und 6.2. Das Buch wurde von John Wiley & Sons, Inc., im Jahre 1988 verlegt. Feldeffekt-Transistoren JFET werden in Übereinstimmung mit bekannten Techniken hergestellt, indem individuelle Halbleiterschichten übereinander angeordnet werden, und es ist ein relativ komplizierter Prozeß, diese Transistoren in einem dielektrisch isolierten Gebiet zu erzeugen.
    • OFFENBARUNG DER ERFINDUNG
  • Gemäß einem Aspekt löst die vorliegende Erfindung das Problem der Bereitstellung von Halbleiterkomponenten, z. B. der zuvor erwähnten JFET-Transistoren, welche auf einfache Weise in den dielektrisch isolierten, kastenartigen Komponentengebieten auf einer Halbleiteroberfläche hergestellt werden können. Das kastenartige Komponentengebiet hat eine elektrisch isolierte Bodenfläche und wird von Wänden des Kastens umgeben, welche die Form von vertikalen, dielektrisch isolierten Schichten haben. Das Komponentengebiet ist relativ schwach dotiert mit einer vorbestimmten Art von Dotiermaterial, entweder positiv oder negativ. Die Komponente hat zwei waferartige Untergebiete, welche sich entlang der isolierenden Schichten auf zwei gegenüberliegenden Seiten des Komponentengebietes erstrecken. Diese Untergebiete sind mit einer Art von Dotiermaterial dotiert, welches der Art von Dotiermaterial, das in dem Komponentengebiet verwendet wurde, entgegengesetzt ist, um so einen PN-Übergang zwischen dem Komponentegebiet und den waferartigen Untergebieten zu bilden. Diese Untergebiete können beispielsweise zur Bildung eines Gates in dem JFET-Transistor verwendet werden. Die zwei waferartigen Untergebiete können gegenseitig verbunden sein, um ein kontinuierliches U-förmiges Gebiet zu bilden, das mit der gleichen Art von Dotiermaterial dotiert ist. Dieses kontinuierliche Gebiet wird für eine Vielzahl unterschiedlicher Arten von Komponenten oder Komponentenkombinationen verwendet.
  • Die waferartigen Untergebiete und deren Verbindung werden durch Diffusion oder Implantation von Dotiermaterial in das Komponentengebiet hinab erreicht, über die Oberfläche des Gebietes. Die so dotierten Gebiete können daher in dem dielektrisch isolierten Komponentengebiet auf einfache Weise hergestellt werden. Den dotierten Gebieten können auf einfache Weise gewünschte Formen verliehen werden, einfach durch die geeignete Wahl der Konfiguration der Maske, welche in dem Dotierprozeß verwendet wird.
  • Ein weiterer Aspekt der Erfindung löst das Problem der Erzeugung von spannungs-widerstandsfähigen Komponenten innerhalb des abgegrenzten, dielektrisch isolierten Komponentengebiets.
  • Die Komponenten des Komponentengebietes haben elektrische Anschlüsse, an welche elektrische Spannungen angelegt werden. Die zuvor erwähnten PN-Übergänge zwischen den waferartigen Untergebieten und dem Rest des Komponentengebietes werden mit Hilfe dieser Spannungen in Sperrichtung vorgespannt. Dies ermöglicht es, Ladungsträger aus Teilen des Komponentengebietes abzuziehen, in Übereinstimmung mit dem zuvor erwähnten RESURF-Verfahren, so daß die angelegte Spannung über einen langen Abstand innerhalb des Komponentengebietes verteilt wird. Die elektrische Feldstärke in dem Komponentengebiet wird daher niedrig sein und kann unterhalb einer Durchbruchs-Feldstärke für das Halbleitermaterial gehalten werden. Das Komponentengebiet und die waferartigen Untergebiete enthalten eine relativ niedrige Konzentration an Dotiersubstanzen, und die Ladungsträger können daher leicht abgezogen werden.
  • Die Erfindung hat die in den Ansprüchen dargelegten charakteristischen Merkmale.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung wird nun ausführlicher unter Bezugnahme auf beispielhafte Ausführungen beschrieben, und auch unter Bezugnahme auf die begleitenden Zeichnungen, in welchen
  • Fig. 1 eine perspektivische Ansicht einer erfindungsgemäßen Komponente ist;
  • Fig. 2 eine Querschnittsansicht der in Fig. 1 gezeigten Komponente ist;
  • Fig. 3 die Komponente der Fig. 1 von oben zeigt;
  • Fig. 4 eine alternative Ausführung der in Fig. 1 gezeigten Komponente von oben veranschaulicht;
  • Fig. 5 eine Schaltung veranschaulicht, welche zwei in Reihe verbundene Transistoren enthält;
  • Fig. 6 eine Querschnittsansicht des in Fig. 5 gezeigten erfindungsgemäßen Transistors ist;
  • Fig. 7 die Transistoren in Fig. 6 von oben veranschaulicht; und
  • Fig. 8-14 Querschnittsansichten sind, welche einzelne Verfahrensschritte bei der Herstellung des in Fig. 1 gezeigten Transistors veranschaulichen.
    • BESTE ARTEN DIE ERFINDUNG AUSZUFÜHREN
  • Fig. 1 ist eine Perspektivansicht einer erfindungsgemäßen Halbleiterkomponente, ein Feldeffekt-Transistor JFET, welcher in der Figur teilweise freigelegt ist. Die obere Oberfläche eines Halbleitersubstrates 1, in diesem Fall ein Siliziumsubstrat, wird oxidiert, um eine dielektrisch isolierte Schicht 2 aus Siliziumdioxid zu bilden. Auf der Schicht 2 ist ein monokristalliner Siliziumwafer 3 angeordnet, welcher eine relativ niedrige Konzentration an negativ geladenen Ladungsträgern hat, in der Figur als n bezeichnet. Der monokristalline Wafer 3 hat eine Dicke A1. In dem Fall der veranschaulichten Ausführung gilt A1 = 6 um. Das Substrat 1, die Schicht 2 und der Wafer 3 bilden einen Halbleiterkörper, welcher ein längliches Komponentengebiet 4 trägt. Dieses Komponentengebiet ist in dem Wafer 3 gebildet und von einem umgebenden Gebiet 4a durch eine dielektrisch isolierende Schicht 5 abgegrenzt, welche Siliziumdioxid und polykristallines Silizium umfaßt. Die isolierende Schicht 5 erstreckt sich von der Oberfläche des monokristallinen Wafers 3 hinab zur dielektrisch isolierenden Schicht 2 und umgibt vollständig das Komponentengebiet 4, welches den JFET enthält. Das Komponentengebiet ist somit ein kastenartiges Halbleitergebiet, welches gegenüber umliegenden Teilen des Halbleiterkörpers vollständig elektrisch isoliert ist. Zum Zwecke der Klarheit sind Teile der isolierenden Schicht 5 in der Fig. 5 nicht gezeigt, genauso wie Teile des umgebenden Gebietes 4a. Der Feldeffekttransistor JFET enthält ein Gate, welches zwei waferartige Gebiete G1 umfaßt, welche mit positiven Ladungsträgern dotiert sind, in der Figur als p bezeichnet. Die waferartigen Gebiete G1 sind einander gegenüberliegend plaziert auf halbem Weg entlang einer jeweiligen langen Seite des Komponentengebietes 4, und liegen an der dielektrisch isolierten Schicht 5. Die Gebiete G1 erstrecken sich von der Oberfläche des Komponentengebietes 4 abwärts in das Gebiet bis zu einer Tiefe A2, in dem veranschaulichten Fall bis zu einer Tiefe A2 = 4 um. Jedes der Gategebiete G1 hat ein jeweils stark und positiv p&spplus;- dotiertes Verbindungsgebiet G2 für einen externen elektrischen Anschluß 6, welcher zum Zwecke der Klarheit nur schematisch gezeigt ist. Ein PN-Übergang 10 ist in einem Grenzgebiet zwischen den Gate-Gebieten G1 und dem Rest des Komponentengebietes 4 vorgesehen. Ein Ende des Komponentengebietes 4 hat ein stark und negativ n&spplus;-dotiertes Source-Gebiet 52, und das andere Ende des Gebietes hat ein stark n&spplus;-dotiertes Drain-Gebiet D2 für den Feldeffekttransistor JFET. Das Source-Gebiet 51 und das Drain-Gebiet D2 sind elektrische Anschlußgebiete für den Feldeffekttransistor JFET, und jedes hat eine externe elektrische Verbindung 7, welche in der Figur schematisch gezeigt ist.
  • Fig. 2 ist eine Querschnittsansicht des Feldeffekttransistors JFET, entlang der Linie A-A in Fig. 1. Die Figur veranschaulicht das Komponentengebiet 4 mit den zwei Gate- Gebieten G1, die die dielektrisch isolierte Schicht 5 berühren. Die Gateverbindungen G2 sind in der Figur gezeigt, genauso wie das Source-Gebiet 52, obwohl letzteres Gebiet nicht in dem Schnitt A-A enthalten ist. Fig. 2 zeigt auch eine elektrisch isolierende Schutzschicht 8 aus Siliziumdioxid auf der Oberfläche des Komponentegebietes 4. Die Schutzschicht 8, welche in Fig. 1 nicht gezeigt ist, enthält Vertiefungen 9 für die äußeren elektrischen Anschlüsse 6 und 7. Gemäß einer Alternative, durch gestrichelte Linien L1 in der Figur angedeutet, können die waferartigen Gategebiete G1 sich von der Oberfläche des Komponentengebietes geradewegs hinab zur dielektrisch isolierenden Schicht 2 erstrecken.
  • Fig. 3 ist eine Ansicht des Feldeffekttransistors JFET von oben, einschließlich des Komponentengebietes 4, der isolierenden Schicht 5, den zwei Gategebieten G1 mit Gateanschlüssen G2, dem Sourceanschluß 52 und dem Drainanschluß D2. Eine Gatespannung VG wird an dem externen Anschluß 6 angelegt, und eine Sourcespannung V5 und eine Drainspannung VD werden an die jeweiligen äußeren Anschlüsse 7 angelegt. In einem normalen Betriebsfall können diese Spannungen beispielsweise sein
  • VG = 0 Volt (Erde)
  • VS = 0 Volt
  • VD = 400 Volt
  • Diese Spannungen spannen den PN-Übergang 10 in Sperrichtung vor, und ein Verarmungsgebiet D10 wird gebildet. Dieses Gebiet erstreckt sich in zwei Keulen, wie durch Kettenlinien L2 in der Figur veranschaulicht. Bei der zuvor erwähnten Spannung VD = 400 Volt vereinigen sich die zwei Keulen zur Bildung eines gemeinsamen Verarmungsbereichs, in Übereinstimmung mit Kettenlinien L3. Die elektrische Feldstärke E eines elektrischen Feldes in dem Verarmungsgebiet kann unterhalb einer kritischen Durchbruchs- Feldstärke ECR = 3 · 10&sup5; Volt/cm für Silizium gehalten werden, mit einem relativ hohen Grad an Sicherheit. Dies kann erreicht werden, da das Halbleitermaterial in dem Komponentengebiet 4 relativ schwach dotiert ist, und daher die Ladungsträger leicht abgezogen werden können. Man beachte, daß die Gategebiete G1 auch teilweise verarmt werden, insbesondere in jenem Teil der Gategebiete, welche in der Nähe des Draingebietes D2 liegt.
  • Eine alternative Ausführung der Erfindung ist in Fig. 4 abgebildet, welche einen Feldeffekttransistor JFET1 zeigt. Ähnlich wie oben ist das Komponentengebiet 4 durch die dielektrisch isolierende Schicht 5 elektrisch abgegrenzt. Das Sourcegebiet S2 ist an einem Ende des Komponentengebietes angeordnet, und das Draingebiet D2 ist an dem anderen Ende des Komponentengebietes angeordnet. Wie oben beschrieben, enthält der Feldeffekttransistor JFET1 zwei waferartige Gategebiete G11, welche sich von der Oberfläche des Gebietes hinab in das Komponentengebiet 4 erstrecken. Jedes der Gategebiete G11 ist auf halbem Weg entlang einer jeweiligen langen Seite des Komponentengebietes 4 angeordnet, und die jeweiligen Rückseiten der Gategebiete liegen an der isolierenden Schicht 5. Die Gategebiete G11 sind relativ schwach positiv p-dotiert, und jedes hat ein stark positiv p&spplus;-dotiertes Verbindungsgebiet G12. Jedes der Gategebiete G11 hat einen jeweiligen PN-Übergang 11, welcher zum Komponentengebiet 4 zeigt. Im Gegensatz zu den Gategebieten G1 sind die Gategebiete G11 dieser Ausführung relativ dick, mit einer Dicke t1, an dem Ende, welches nahe dem Sourcegebiet S2 liegt, und relativ dünn sind, mit einer Dicke p2, an dem Ende, welches nahe dem Draingebiet D2 liegt. Wenn die Spannungen VG, VS und VD jeweils an die Gate-, Source- und Drain-Anschlüsse 6 und 7 angelegt werden, ist der PN- Übergang 11 in Sperrichtung vorgespannt, und ein Verarmungsgebiet D11 wird an den Gategebieten G11 gebildet. Da sich die Gategebiete G11 des Feldeffekttransistors JFET1 verjüngen, hat das Verarmungsgebiet D11 eine andere Form als das Verarmungsgebiet D10 des Feldeffekttransistors JFET der Ausführung der Fig. 3.
  • Die Feldeffektransistoren JFET und JFET1 in dem dielektrisch isolierten Komponentengebiet 4 wurden vorangehend beschrieben. Gemäß der Erfindung ist es auch möglich, zwei oder mehr in Reihe geschaltete Halbleiterkomponenten in dem Komponentengebiet 4 anzuordnen. Fig. 5 veranschaulicht schematisch einen ersten Feldeffekttransistor DMOS3, welcher mit einem zweiten Feldeffekttransistor JFET4 in Reihe verbunden ist. Der Transistor DMOS3 hat ein Gategebiet G3, welches mit einem externen Anschluß 31 verbunden ist, und ein Sourcegebiet S3, welches mit einem externen elektrischen Anschluß 32 verbunden ist. Das Sourcegebiet S3 ist mit einem Gategebiet G4 des Transistors JFET4 verbunden, welcher seinerseits ein Sourcegebiet S4 hat, welches mit einem Draingebiet D3 des Transistors DMOS3 verbunden ist. Schließlich hat der Transistor JFET4 ein Draingebiet D4, welches mit einem externen elektrischen Anschluß 41 verbunden ist.
  • Die zwei Feldeffekttransistoren DMOS3 und JFET4, welche in dem Komponentengebiet 4 gebildet sind, werden in den Fig. 6 und 7 veranschaulicht. Fig. 7 ist eine Ansicht von oben, und Fig. 6 eine Querschnittsansicht entlang der Schnittlinie B-B in Fig. 7. In der Ausführung der Fig. 6 ist das n-dotierte Komponentengebiet 4 von der dielektrisch isolierenden Schicht 5 umgeben, und seine obere Oberfläche wird von einer dielektrisch isolierenden Schicht 35 aus Siliziumdioxid bedeckt, und enthält Vertiefungen 38 für elektrische Anschlüsse. Der Transistor DMOS3 hat ein relativ schwach positiv p-dotiertes Gebiet 33, welches sich hinab in das Komponentengebiet 4 von der Oberfläche des Gebietes erstreckt. Das Gebiet 33 befindet sich an einem Ende des Komponentengebietes 4 und hat einen PN-Übergang 37 an seiner Oberfläche, welche an den Rest des Komponentengebietes grenzt. Das Sourcegebiet S3 umfaßt ein stark n&spplus;-dotiertes Gebiet an der Oberfläche des Gebiets 33, und der externe elektrische Anschluß 32 ist mit dem Sourcegebiet S3 verbunden. Ein stark positiv p&spplus;-dotiertes Kontaktgebiet 39 liegt angrenzend an das Sourcegebiet S3 und bildet einen elektrischen Kontakt für das Gebiet 33. In einem normalen Betriebsfall ist das elektrische Kontaktgebiet 39 mit dem Sourcegebiet S3 kurzgeschlossen, wie durch eine Verbindung mit gestrichelter Linie SS veranschaulicht. Eine sehr dünne Schicht 34 aus Siliziumdioxid, ein sogenanntes Gateoxid, liegt auf der Oberfläche des Komponentengebietes auf einer Seite des Sourcegebietes S3. Das Gateoxid 34 erstreckt sich auf der Oberfläche des Gebietes 33 vom Rand des Sourcegebietes S3 über den PN-Übergang 37 und leicht heraus auf den negativ dotierten Teil des Komponentengebietes 4. Das Kanalgebiet 36 des Transistors DMOS3 befindet sich unter dem Gateoxid 34. Das Gategebiet G3 umfaßt eine Schicht aus dotiertem, polykristallinem Silizium, welche auf dem Gateoxid 34 und der Oxidschicht 35 liegt, und mit dem externen elektrischen Anschluß 31 verbunden ist. Das Draingebiet D3 des Transistors DMOS3 befindet sich in dem Komponentengebiet 4 außerhalb des Kanalgebietes 36, in direkter Verbindung mit dem PN-Übergang 37. Das Draingebiet D3 bildet auch das Sourcegebiet S4 des Feldeffekttransistors JFET4. Das Gategebiet dieses Feldeffekttransistors umfaßt zwei waferartige Gebiete G4 aus relativ schwach p-dotiertem Material, wobei jedes der Gebiete sich entlang einer jeweiligen der zwei gegenseitig gegenüberliegenden langen Seiten des Komponentengebietes 4 erstreckt. Die waferartigen Gategebiete G4 entsprechen den waferartigen Gategebieten G1, welche oben ausführlich unter Bezugnahme auf Fig. 1 beschrieben wurden. Diese waferartigen Gebiete, welche in Fig. 6 mit gestrichelten Linien gezeigt sind, sind an einem ihrer Enden mit dem schwach p-dotierten Gebiet 33 verbunden. Jedes der Gategebiete G4 hat ein jeweiliges stark p&spplus;- dotiertes Gateverbindungsgebiet G41, welches mit dem stark p&spplus;-dotierten Gebiet 39 verbunden ist, wie in Fig. 7 gezeigt. Das Draingebiet D4 des Transistors JFET4 umfaßt ein stark negativ n&spplus;-dotiertes Gebiet an dem anderen Ende des Komponentengebietes 4, und das Draingebiet D4 ist mit dem elektrischen Anschluß 41 verbunden.
  • Fig. 7 veranschaulicht die Transistoren DMOS3 und JFET4 von oben, wobei die dielektrisch isolierende Schicht 35 und das Gategebiet G3 entfernt sind, um so andere Teile des Transistors besser zu zeigen. Das Gebiet 39 ist mit den Gateverbindungsgebieten G41 verbunden, welche sich in den Gategebieten G4 erstrecken und elektrische Anschlüsse für diese Gebiete bilden. Das Gateoxid 34 bedeckt den PN-Übergang 31 und das Kanalgebiet 36 des Transistors DMOS3. Das gemeinsame Draingebiet D3 und das Sourcegebiet S4 erstrecken sich an dem PN-Übergang 37 zwischen den Gategebieten G4. Die Figur veranschaulicht, wie diese Gategebiete G4 mit dem pdotierten Gebiet 33 verbunden sind und an der isolierenden Schicht 5 entlang der zwei Seiten des Komponentengebietes 4 liegen. Das Draingebiet D4 des Transistors JFET4 wird auch gezeigt.
  • Dem relativ schwach n-dotierten Komponentengebiet 4 zwischen den waferartigen Gategebieten G4 können die Ladungsträger entzogen werden, indem die Anschlüsse der Transistoren DMOS3 und JFET4 an externe Spannungen angeschlossen werden. Die Fig. 7 zeigt mit einer gestrichelten Linie ein Verarmungsgebiet DR4 der Transistoren DMOS3 und JFET4 an, welches auftritt, wenn das Sourcegebiet S3 und das Gategebiet G3 beide an das Erdpotential 0 Volt und das Draingebiet D4 an eine Spannung von +100 Volt angeschlossen werden. Wie bereits erwähnt, ist das elektrische Kontaktgebiet 39 mit dem Sourceanschluß S3 kurzgeschlossen. Eine Kurve C offenbart eine elektrische Feldstärke E = 1 · 10&sup5; V/cm, was unterhalb der kritischen Feldstärke ECR = 3 · 10&sup5; V/cm von Silizium liegt, bei welcher das Risiko eines Stromdurchbruchs in dem Material besteht.
  • Nun wird ein Herstellungsverfahren der zuvor beschriebenen Komponenten mittels eines Beispieles unter Bezugnahme auf die Fig. 8-14 beschrieben. Das verwendete Ausgangsmaterial ist ein sogenannter gebondeter Wafer, welcher ein Siliziumsubstrat 1, die isolierende Oxidschicht 2 und den monokristallinen Siliziumwafer 3 umfaßt, wie in Fig. 8 veranschaulicht. Ein solcher gebondeter Wafer kann beispielsweise auf die in der zuvor zitierten europäischen Patentanmeldung Nr. A1-0 418 737 beschriebenen Weise erzeugt werden, und ist kommerziell erhältlich. Gemäß Fig. 9 wird die obere Oberfläche des Wafers 3 mit einer Fotolackschicht 51 (photo resist) bedeckt, welche mit einem vorbestimmten Muster belichtet und entwickelt wird, um Öffnungen 52 in der Schicht 51 zu bilden. Tiefe Gräben 53 werden durch diese Öffnungen gebildet, durch Plasmaätzen bis zur isolierenden Schicht 2 hinab, und der Fotolack 51 wird entfernt. Gemäß Fig. 10 werden die Seitenflächen der Gräben 53 oxidiert, um Siliziumdioxidbeschichtungen 54 zu bilden, und die verbleibenden Teile der Gräben 53 werden mit polykristallinem Silizium 55 gefüllt. Das kastenartige Komponentengebiet 4 wird auf diese Weise von den umliegenden Teilen 4a des monokristallinen Wafers 3 elektrisch abgegrenzt. Die Siliziumdioxidschicht 54 und das polykristalline Silizium 55 bilden zusammen die dielektrisch isolierende Schicht 5, welche zuvor unter Bezugnahme auf Fig. 1 erwähnt wurde. Wie in Fig. 11 veranschaulicht, wird der Wafer 3 mit einer neuen Fotolackmaske 56 bedeckt, welche zwei Öffnungen 57 hat, von denen eine in der Figur gezeigt wird. Die Öffnungen 57 haben eine schmale, längliche Form und erstrecken sich entlang der langen Seiten des Komponentengebietes 4 angrenzend an die dielektrisch isolierenden Schichten. Eine Dotierung mit positivem Dotiermaterial wird durch diese Öffnungen 57 bewirkt, um so die zwei waferartigen Gategebiete G1 zu erhalten. Die Maske 57 wird entfernt und eine weitere Fotolackmaske 58 wird angewendet, wie in Fig. 12 veranschaulicht. Die Maske 58 hat Öffnungen 59, durch welche eine stark positive Dotierung der Gateanschlüsse G2 bewirkt wird. Die Maske 58 wird entfernt und eine weitere Fotolackmaske 60 wird angewendet, wie in Fig. 13 veranschaulicht. Die Maske 60 hat Öffnungen 61, durch welche eine stark negative Dotierung des Sourcegebietes S2 und des Draingebietes D2 bewirkt wird. Darauf folgend wird die Maske 60 entfernt und die Oberfläche des monokristallinen Wafers 3 wird oxidiert, um die isolierende Siliziumdioxidschicht 8 zu bilden, wie in Fig. 14 veranschaulicht. Diese Schicht 8 wird mit einer Fotolackmaske 62 bedeckt, welche Öffnungen 63 hat, durch welche die Verbindungsöffnungen 9 in die Schicht 8 geätzt werden. Die Maske 62 wird entfernt und die Komponente wird mit den zuvor erwähnten externen Anschlüssen 6 und einer Schutzschicht ausgestattet. Die Anschlüsse und die Schutzsicht werden in der Figur nicht gezeigt.
  • Der Einfachheit halber wurden das Gategebiet G1, das Sourcegebiet S2 und das Draingebiet D2 in der gleichen Querschnittsansicht in Zusammenhang mit der Beschreibung des Herstellungsverfahrens gezeigt, trotz daß diese Gebiete in Wirklichkeit im Verhältnis zueinander lateral verschoben sind. Man beachte, daß alle der verschiedenen Herstellungsstufen, z. B. Oxidierung, Maskenaufbringung, Diffusion von Dotiermaterialien und Ätzen, dem Fachmann geläufig sind.
  • Die neuen erfinderischen Merkmale des Verfahrens liegen z. B. in der Möglichkeit der Erzeugung des Feldeffekttransistors JFET in dem isolierten Komponentengebiet 4 auf einfache Weise, indem die Konfiguration dieses Transistors von der einfachen Auswahl der Konfiguration der drei Masken 56, 58 und 60 bestimmt wird, und indem einfache Modifikationen des Herstellungsverfahrens, z. B. Modifikationen der Konfiguration der Masken, die Produktion einer großen Zahl unterschiedlicher Arten von Komponenten erlauben.
  • In der Einleitung wurde erwähnt, daß große Feldstärken auch in Komponenten auftreten können, welche für Berechnungs- oder Computer-Schaltungen gedacht sind, welche an Spannungen in der Größenordnung von 3 bis 5 Volt angeschlossen werden. Diese Komponenten sind sehr schnell, enthalten hohe Konzentrationen an Dotiersubstanz und sind sehr klein. Beispielsweise kann die Dicke dieser Komponenten, welche dem Abstand A1 in Fig. 1 entspricht, nur ungefähr 0,5 um betragen. Die Erfindung kann auch auf diese Komponenten angewendet werden, welche im Verhältnis zu ihrer Größe eine hohe Anschlußspannung haben. Es sei erwähnt, daß in dem Fall dieser dünnen Komponenten die zuvor erwähnte Trennschicht 5 durch eine Schicht ersetzt werden kann, welche durch eine sogenannte lokale Oxidation (LOCOS) hergestellt wird, was ein relativ einfaches Isolierverfahren ist.
  • Die Erfindung wurde unter Bezugnahme auf Siliziumkomponenten beschrieben, obwohl es verständlich ist, daß andere Halbleitermaterialien, wie Germanium und Galliumarsenid, genauso gut verwendet werden können. Die Dotierarten p und n, auf welche in den Beispielen Bezug genommen wurden, können ohne Abkehr von der Erfindung umgekehrt werden.
  • Die erfindungsgemäßen Komponenten schaffen zusätzlich zu ihrer Spannungsbeständigkeit mehrere Vorteile. Durch Anwendung der RESURF-Technik auf die vorbeschriebene Weise, wird die angelegte Spannung über einen großen Teil der Komponenten verteilt. Folglich muß die Komponente nur eine relativ kleine Fläche des Substrates einnehmen, wie oben beschrieben. Zusätzlich können diese Komponenten vorteilhafterweise dünn gemacht werden, was eine laterale Isolierung der Komponenten mit den beschriebenen jeweiligen dielektrischen Trennschichten 5 und 25 ermöglicht. Dies führt zu einer weiteren Verringerung des auf dem Substrat erforderlichen Platzes. Bei Anwendung der Erfindung kann die erforderliche Oberfläche eines Halbleitersubtrates, welches eine spezifische Zahl von Komponenten tragen soll, im Vergleich mit früheren bekannten Techniken mindestens halbiert werden. Dies ist insbesondere vorteilhaft in dem Fall beispielsweise von Teilnehmerleitungs-Schaltungen in einem Telefonsystem, in welchem jeder Teilnehmer seine eigene Leitungsschaltung hat. Ein weiterer, von der Erfindung geschaffener Vorteil ist, daß die Komponenten einfach hergestellt werden können, da sie in einer fertigen monokristallinen Halbleiterschicht gebildet werden, und da ihre Form durch die Wahl von Fotolackmasken bestimmt wird.

Claims (8)

1. Dielektrisch isolierte Halbleitervorrichtung, welche ladungsträgerverarmte Gebiete (D10) verringerter elektrischer Feldstärke (E) hat, und welche umfaßt
- einen Halbleiterkörper (1, 2, 3);
- ein Komponentengebiet (4) in dem Halbleiterkörper, mit einer oberen Oberfläche;
- eine dielektrisch isolierende Schicht (2, 5), welche das Komponentengebiet von dem Halbleiterkörper abgrenzt;
- ein abgesenktes Gebiet G1 in dem Komponentengebiet (4), wobei dieses abgesenkte Gebiet sich von der oberen Oberfläche des Komponentengebietes und hinab in dieses erstreckt;
- einen PN-Übergang (10) an der abgrenzenden Oberfläche des abgesenkten Gebietes (G1), wobei die Oberfläche das Gebiet von einem verbleibenden Teil des Komponentengebietes (4) abgrenzt, und der Teil eine entgegengesetzte Art der Dotierung (n) gegenüber der Art der Dotierung (p) des abgesenkten Gebietes (G1) hat; und
- eine Halbleiterkomponente (JFET) in dem Komponentengebiet (4), welche mindestens ein elektrisches Anschlußgebiet (G2, 52, D2), jeweils in dem abgesenkten Gebiet (G1) und dem verbleibenden Teil des Komponentengebietes (4) hat;
- wobei den Gebieten (D10) verringerter elektrischer Feldstärke elektrische Ladungsträger durch elektrische Spannungen (VG, VS, VD), welche über die elektrischen Anschlußgebiete angelegt werden, entzogen werden, dadurch gekennzeichnet, daß
- das Komponentengebiet (4) zwei gegenüberliegende Seiten hat, welche von dem Halbleiterkörper (1, 2, 3) durch die dielektrisch isolierende Schicht (2, 5) abgegrenzt sind;
- das abgesenkte Gebiet zwei sich gegenüberliegende waferartige Untergebiete (G1) hat, welche an den zuvor erwähnten gegenüberliegenden Seiten des Komponentengebietes (4) die dielektrisch isolierende Schicht (2) berühren und sich von der oberen Oberfläche des Komponentengebietes (4) und hinab in das Gebiet erstrecken, wobei das Untergebiet (G1) eine relativ niedrige Konzentration an Dotiermaterial (p) hat;
- das Komponentengebiet (4) eine relativ niedrige Konzentration an Dotiermaterial (n) zumindest in einem Gebiet zwischen den gegenüberliegenden Untergebieten (G1) hat; und
- eines der ladungsträgerverarmten Gebiete (L2, L3) sich in dem niedrig dotierten (n) Gebiet zwischen den gegenüberliegenden Untergebieten (G1) und in die Untergebiete erstreckt, so daß die elektrische Feldstärke (E) in dem verarmten Gebiet unter einer Durchbruchsfeldstärke (ECR) des Halbleitermaterials liegt.
2. Dielektrisch isolierte Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die waferartigen Untergebiete (G11) eine größere Dicke (t1) an einem Ende als an ihrem anderen Ende (t2) haben.
3. Dielektrisch isolierte Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die waferartigen Untergebiete (G1, G11) ein stark dotiertes (p&spplus;) elektrisches Anschlußgebiet (G2, G12) haben.
4. Dielektrisch isolierte Vorrichtung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die waferartigen Untergebiete (G1) ein Gate eines Feldeffekt-Transistors (JFET) enthalten, wobei die elektrischen Anschlußgebiete ein stark dotiertes (n+) Gebiet an einem Ende des Komponentengebietes (4) enthalten, mit der gleichen Dotierart (n) wie der verbleibende Teil des Komponentengebietes, wobei diese Anschlußgebiete jeweils das Sourcegebiet (52) und das Draingebiet (D2) des Feldeffekt-Transistors (JFET) bilden.
5. Dielektrisch isolierte Vorrichtung nach Anspruch 1 oder 2, umfassend einen ersten Feldeffekt-Transistor (DMOS3), welcher mit einem zweiten Feldeffekt-Transistor (JFET4) in Reihe verbunden ist, dadurch gekennzeichnet, daß
- das abgesenkte Gebiet (33, G4) ein relativ schwach dotiertes (p) Anschlußgebiet (33) an einem Ende des Komponentengebietes (4) enthält;
- beide waferartigen Untergebiete (G4) an einem ihrer Enden mit dem schwach dotierten Anschlußgebiet (33) verbunden sind;
der erste Feldeffekt-Transistor (DMOS3) ein stark dotiertes (n&spplus;) Sourcegebiet (53) mit der gleichen Dotierart (n) wie der verbleibende Teil des Komponentengebietes (4) hat, wobei das Sourcegebiet (53) sich im Anschlußgebiet (33) befindet;
- das Anschlußgebiet (33) ein stark dotiertes (p&spplus;) Kontaktgebiet (39) hat, welches die gleiche Dotierart (p) wie das abgesenkte Gebiet (33, G4) hat;
- der erste Feldeffekt-Transistor (DMOS3) ein Kanalgebiet (36) hat, welches sich in dem Anschlußgebiet (33) an der Oberfläche des Gebietes zwischen dem Sourcegebiet (53) und dem verbleibenden Teil des Komponentengebietes befindet;
- das Kanalgebiet (36) ein elektrisch isolierendes Gateoxid (34) auf seiner Oberfläche angeordnet hat, welches ein elektrisch leitfähiges Gategebiet (G3) trägt;
- der zweite Feldeffekt-Transistor (JFET4) ein stark dotiertes (n&spplus;) Drainegebiet (D4) am anderen Ende des Komponentengebietes (4) hat, wobei dieses Draingebiet die gleiche Dotierart (n) wie der verbleibende Teil des Komponentengebietes (4) hat;
- der zweite Feldeffekt-Transistor (JFET4) ein Gate hat, welches die waferartigen Untergebiete (G4) enthält, wobei jedes der Untergebiete ein jeweiliges Gateanschlußgebiet (G41) hat, welches mit dem elektrischen Kontaktgebiet (39) des Anschlußgebietes (33) verbunden ist; und
- ein Gebiet in dem verbleibenden Teil des Komponentengebietes (4) zwischen den waferartigen Untergebieten (G4) neben dem Verbindungsgebiet (33) das Draingebiet (33) des ersten Feldeffekt- Transistors (DMOS3) und das Sourcegebiet (54) des zweiten Feldeffekt-Transistors (JFET4) enthält.
6. Verfahren zur Erzeugung einer dielektrisch isolierten Halbleitervorrichtung, wobei das Verfahren die Schritte umfaßt
- Oxidieren einer Oberfläche eines Halbleitersubstrates (1) zur Bildung einer elektrisch isolierenden Oxidschicht (2)
- Anbringen eines monokristallinen Halbleiterwafers (3), welcher mit einer ersten Art von Dotiermaterial (n) dotiert ist, an der Oxidschicht (2);
- Abgrenzen eines Komponentengebietes (4) in dem monokristallinen Wafer (3) mittels von dielektrisch isolierenden Schichten (5, 54), welche das Komponentengebiet umgeben und sich von der Oberfläche des monokristallinen Wafers (3) hinab zur isolierenden Oxidschicht (2) erstrecken;
- Anwenden einer ersten Maske (56) über dem Komponentengebiet (4), welche Vertiefungen (57) vorgesehen hat, welche zwei längliche Öffnungen enthalten, die sich entlang und in Berührung mit der dielektrisch isolierenden Schicht (5, 54) und entlang zweier sich gegenüberliegender Seiten des Komponentengebietes (4) erstrecken;
- Anwenden einer zweiten Art (p) von Dotiermaterial, welche der ersten Art (n) von Dotiermaterial entgegengesetzt ist, durch die Vertiefungen (57), wobei in dem Komponentengebiet ein abgesenktes Gebiet erzeugt wird, welches zwei waferartige Untergebiete (G1) auf den entgegengesetzten Seiten des Komponentengebietes (4) enthält;
- Anwenden mindestens einer zweiten Maske (58, 60) über dem Komponentengebiet, welche mit vorbestimmten Öffnungen (59, 61) versehen ist; und
- Zuführen einer vorbestimmten Art von Dotiermaterial durch die vorbestimmten Öffnungen (59, 61) zur Erzeugung der elektrischen Anschlußgebiete (G2, D2, S2) einer Halbleiterkomponente (JFET) in dem Komponentengebiet (4).
7. Verfahren zur Erzeugung einer dielektrisch isolierten Halbleitervorrichtung nach Anspruch 6, wobei die Vertiefung (57) in der ersten Maske (56) eine Verbindungsöffnung an einem Ende des Komponentengebietes (4) enthält, und diese Öffnung die zwei länglichen Öffnungen der Vertiefung (57) gegenseitig verbindet.
8. Verfahren zur Erzeugung einer dielektrisch isolierten Halbleitervorrichtung nach Anspruch 6 oder 7, wobei das Komponentengebiet (4) durch die folgenden Verfahrensschritte abgegrenzt wird:
- Anwenden einer Ätzmaske (51) auf den monokristallinen Wafer (3), wobei die Ätzmaske Öffnungen (52) hat für die dielektrisch isolierende Schicht (5; 54, 55);
- Ätzen von Gräben (53) in den monokristallinen Wafer (3) durch die Öffnungen (52) in der Ätzmaske (51), wobei die Gräben (53) sich hinab zur elektrisch isolierenden Schicht (2) auf dem Halbleitersubstrat (1) erstrecken;
- Oxidieren der Seitenflächen der Gräben (53) zur Bildung von Halbleiteroxidschichten (54); und
- Füllen des Restes der Gräben (53) mit einem polykristallinen Halbleitermaterial (55).
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