JPH11501462A - 表面電界減少型(resurf型)高電圧半導体装置の製造方法及びその製造方法によって製造される半導体装置 - Google Patents
表面電界減少型(resurf型)高電圧半導体装置の製造方法及びその製造方法によって製造される半導体装置Info
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Abstract
(57)【要約】
RESURF型の高電圧集積回路中の高電圧回路素子に対するRESURF型の条件に従って、ほぼ1012atoms/cm2のドーピングを具えたエピタキシャル層が用いられる。回路が、基板と同一の導電型のエピタキシャル層に設けられた領域を具える場合には、高電圧が印加され、該領域と基板との間のドーピングが領域と基板との間のパンチスルーを阻止できるに充分な高さにされなければならない。これら2つの要件に従う公知の方法はエピタキシャル層を極めて薄くすることである。しかし実際にはこの方法では必ずしも良い再現性が得られない。本発明によればエピタキシャル層は、上部層3aと埋込層3bからドープされた高抵抗層の形で設けられる。埋込層は、ブラケット堆積により形成され、それはマスキングステップを省略でき、島絶縁領域4により局部的な再ドープにより形成される。
Description
【発明の詳細な説明】
表面電界減少型(RESURF型)高電圧半導体装置の製造方法及びそ
の製造方法によって製造される半導体装置
本発明は、表面電界減少型(RESURF型)高電圧半導体装置の製造方法で
あって、シリコン本体は、その表面に第1導電型の基板と、この第1導電型と反
対の第2導電型の表面層とを具え、第2導電型の厚さとドーピング濃度は、該表
面層をブレークダウンしない厚さの全体に亘って少なくとも局部的に減少できる
よう選定し、該層を表面層に拡散される第1導電型の絶縁領域によって互いに分
離された幾つかの島に分割し、該表面層の厚さの部分に亘って、表面から表面層
にへ延在する第1導電型の表面領域を有する回路素子を該島の少なくとも1つの
島に設けるようにする半導体装置の製造方法に係るものである。
さらに本発明は、この製造方法によって製造される半導体装置に係るものであ
る。
このような方法及びこのような方法で製造された装置は、とりわけ、「A Vers
atile 700-1200-VIC Process for analog and switching applicatlons」 A.W.L
udikhuize,IEEE Transactions on Electron Devices,Vol.38.No.7July 1991
,pp.1582-1589 の刊行物に記載されて知られている。
RESURF型原理は、とりわけ、「High voltage thin layer devices(resu
rf devices)J.A.Appels、H.M.J.Vaes(Techn.Digests IEDM 1997,pp. 238/241)
に記載されており、比較的薄い層における電気的ブレークダウンがその厚さ全体
にわたって層を減少させる手段によって回避でき、その結果、電界分布がその表
面に得られ、ブレークダウン電圧が理論的最大値に到達するという現象に基づい
ている。
そして、厚さdとドーピング濃度Nとの積 N×dがRESURF型に対して
1012atoms/cm2のオーダでなければならないという計算に基づいている。
この高ブレークダウン電圧によれば、RESURF型原理は、Ludikhuizeの上
記刊行物において示されているような高電圧半導体装置に使用されるのに極めて
適している。
これは表面層が、p型シリコン基板上のシリコンのエピタキシャル層の形で設
けられている集積回路について記載されている。
高電圧用の多くの回路素子が、エピタキシャル層、LDMOST(Lateral D
MOST)型のトランジスタなどに設けられている。
このようなトランジスタは、n型ソースに形成されるp型チャンネル領域又は
バックゲート領域を具えている。
ドレインが、バックゲート領域から少し離れて、挿入型ドリフト領域によって
分離されて設けられている。
上記刊行物において記載されているように幾つかのトランジスタは、他のトラ
ンジスタに対する条件と異なった条件での動作条件で使用される。
このように同電圧(接地)が、幾つかのトランジスタのバックゲート領域と基
板に印加され、バックゲート及びドレインとの間の高電圧まで上昇できる。
他のトランジスタ、例えば、ソースフォローアモードで動作されるトランジス
タ或いはブリッジ回路における高電圧側のトランジスタにおいて、高電圧がバッ
クゲート領域に印加される。
高電圧が、この状況において、基板とバックゲート領域の間に存在することに
なり電気的ブレークダウン(パンチスルー)が基板とバックゲート領域の間に発
生しないようにすることができない。
同様の状況が、HVpチャンネルMOSトランジスタのソースにおいても発生
する。
パンチスルーを回避するために積 N×Dは、充分大きくなければならない。
(ここで、Dは、基板とバックゲート領域との間のエピタキシャル層の部分の厚
さである。)
これは、公知の装置においては、エピタキシャル層は、比較的厚くNは、低い
値を有し、その結果充分な電荷が比較的薄いバックゲート領域の下に残る。
しかし、上記した実施例においては、エピタキシャル層は、N=7×1014/
cm3に対して、23μm より大きくない厚さを有する。しかし、実際には、ドー
ピング時のばらつき、即ち、トータルドーピングN×dのばらつきを20%以内
に維持することによって、充分な再現性を有する装置を製造することは比較的困
難である。
本発明の目的は、特に、従来の方法より高い再現性とより高い精度を具えた表
面電界減少型(RESURF型)の半導体装置の製造方法を提供することである
。
本発明は、請求の範囲の前提部に記載した種類の方法において、第2導電型の
表面層は、部分的に、表面から半導体本体に導入される不純物の拡散により形成
し、さらに部分的に、第1導電型の絶縁領域のドーピング濃度より低いドーピン
グ濃度で表面層の表面全体に設けた埋込層からの不純物の拡散により形成し、前
記埋込層は絶縁領域の区域で、第1導電型に再ドープするという特徴部をその目
的としている。
不純物は、事前に打込まれた領域から表面に拡散され、層のトータルドープ量
は、良好に制御される。埋込層から一部の層のドーピングは、第2型の充分な不
純物が第1型の表面層、例えば、表面層と基板との間のパンチスルーを阻止すた
めのLDMOSTのバックゲート領域、の下部に存在させることができる。
さらに埋込領域がマスクを使用しないで設けられ、より薄いエピタキシャル層
を設けるのに充分であるので、従来の方法よりこの方法は実質的に殆んど複雑な
ものではない。
本発明に係る方法の実施例によれば、層中のトータルドーピングのエピタキシ
イ方法の影響は、少なく、基板にその表面に第1導電型の埋込層と第2導電型の
埋込層を設けた後に、表面層を基板上に堆積される第1及び第2導電型の比較的
弱いドープのエピタキシャル層に形成することを特徴としている。
この発明の他の観点は、実施例及び図面に沿って、詳細に説明される。
図1は、本発明に係る方法によって製造された高電圧半導体装置の断面図であ
る。
図2乃至図7は、その製造についての幾つかの段階での半導体装置を示す。
図1に、その表面にn型表面層3を有するp型基板2を具えたシリコン本体1
を具えた表面電界減少型(RESURF型)の高電圧集積回路の断面図を示す。
表面電界減少型(RESURF型)の条件に従って、層3の構成は、パンチス
ルーが発生する前に、少くとも局部的に全体にその厚さが減少されるようになっ
ている。最も望ましい電界分布は、通常の特に表面におけるこの減少によって得
られ、その結果パンチスルー電圧は、シリコンの真性ブレークダウン電圧に近い
ものとなり、局部電界集中によって、より小さい程度まで影響される。
表面電界減少型(RESURF型)の効果を得るために表面層3の厚さdとド
ーピング濃度Nは、その積N×dが、ほぼ2×1012atoms/cm2に等しい値に選
定される。
表面層3は、表面下から基板に延びるp型区域4によって形成される幾つかの
互いに電気的に絶縁された島に分割されている。絶縁区域4は、表面から形成さ
れた領域4aと基板から形成された領域4bとを具え、領域4a及び4bは表面
層への拡散のためにコヒーレント領域を形成している。高電圧回路素子が、この
実施例では、LDMOST型(lateral doubly diffused MOS transistor)の形で
形成された島の各々に設けられる。
トランジスタは、通常の構造のものであり、従って簡単に説明する。
右側の島に設けられたトランジスタT1は、p型表面領域5によって形成され
るバックゲート領域5を具えている。ソース領域は、p型領域5に設けられるn
型領域6によって形成される。
トランジスタのドレイン領域は、n型表面層3に設けられたバックゲート領域
5から離れて設けられたn型表面領域7によって形成され、一方表面層3の挿入
部分はトランジスタのドリフト領域を形成している。ソース領域6とドリフト領
域の間に位置するバックゲート領域5の部分は、ゲート酸化物8によってオーバ
ーライイングゲート9から電気的に絶縁されているチャンネル領域を形成してい
る。
ソースは、この実施例においては、バックゲート領域5に接続され、さらに図
に示されている接続Sに接続されいているソース電極10に接続されている。
図に示されるように、電極10は、ドリフト領域の上まで延在しており、バッ
クゲート領域に隣接するドリフト領域中の最も望ましい電界分布を得るための電
界プレートを形成しており、かくして、パンチスルー電圧を増大している。ゲー
トは、ゲート接続gに接続されている。ドレイン7は、通常の方法で、ドレイン
電極11に接続され、さらにこの電極を介して、ドレイン接続dに接続される。
左側の島に設けられたトランジスタT2は、ほぼ、同じ構造を具えており、p
型バックゲート領域12、n型ソース13、絶縁ゲート15、ドリフト領域を形
成する表面層3の挿入部分によってバックゲート領域12から隔離されているn
型ドレイン14とを具えている。
ソース及びバックゲート領域は、接続sに接続されるコンタクト16を具えて
いる。ドレイン14は、コンタクト17及びドレイン接続dを具えている。
トランジスタは、例えば、ハーフブリッヂ回路を形成するように直列に接続す
ることができ、この場合、T2のソース13は、接地され、T1のドレイン7は、
高電圧源に接続され、T2のドレイン14は、T1のソース6に接続される。トラ
ンジスタは、ゲート電極における適当な制御信号によって交互にスイッチオン及
びオフとすることができ、その結果、第1方向の電流を他の方向の電流に変化さ
せて、ソース6とドレイン14との接続点に接続されている負荷素子を介して通
過させることができる。このような状況において、非常に高い電圧がT2のドレ
イン14に印加でき、かくしてn型島とp型絶縁領域4とp型バックゲート領域
12との間のpn接合点を横切る高逆電圧が印加される。
この電圧がブレークダウン電圧上昇、p型領域の縁部に沿った弱いドープP型
延長(図示されていない)との組合せで、RESURF型原理に寄与することが
てきる。
基板2とバックゲート領域12との間には電圧は存在しなく、その結果、基板
とバックゲート領域12との間にはブレークダウンは発生しないことになる。
図1に示されるように、バックゲート領域12は、p型絶縁領域4に隣接して
おり、この領域を介して、基板に接続することができる。
トランジスタT1においては、n型島とp型絶縁領域4との間のブレークダウ
ンが、T2におけると同様のRESURF型原理によって回避することができる
。
さらにT1におけるバックゲート領域5と基板2との間に高電圧が存在する。
領域2及び5との間に発生するパンチスルーを阻止するために半導体層3は、
バックゲート領域5以下のドーピングにする結果、パンチスルー電圧は、供給電
圧よりも高くなる。このことは簡単に達成することがてき、本発明による半導体
層3は2つの側面からドープすることができる。
即ち、図1に示されるように、上側からドープされた部分3a及び基板側から
ドープされた部分3bである。
図1の装置の製造の方法が、図2乃至図7に説明されている。
図2に示されるように、例えば、300Vに対し30Ω.cmの抵抗を有する高
抵抗p型シリコン基板2が用いられる。抵抗は、例えば、700Vに対しては、
100Ω.cmで、より高い電圧に対しては、高く選定される。
基板の上部表面は、矢印19に示されているように燐(P)イオンのインプラ
ンテーションによってn型不純物20がドープされる。
ドーピングは:全表面に亘って行われる。
即ち、ここで後の段階でp型絶縁領域4が形成され、マスクが不要となる。
ドーピングレベルは、約0.7×1012atoms/cm2である。
次に、図3において、インプランテーションマスク21は形成される領域4b
の領域に開口が基板上において設けられ、次いで、矢印22で示されるように、
p型ドープ領域22がホウ素(boron)イオンによるインプランテーションによっ
て形成される。
ドープレベルは、例えば、3×1012atoms/cm2或いはそれ以上であって、そ
の結果、先に形成されているn型領域20が再ドープされる。
2つのドーピングステップの順序を代替案として逆にすることができることは
明らかであり、p型領域22を最初にマスクインプランテーションによって形成
し、次いでn型領域20をブランケット(blanket)インプランテーションによっ
て形成できる。
マスク21は、通常の方法で除去され、イオンインプランテーションによって
生じた格子損傷を回復するために又は必要な場合は後続するステップのために整
合マーカーを形成するために加熱ステップが実施される。
そして、表面層3が、基板の表面に通常の方法により、エピタキャル層の形式
で堆積される。
層3の厚さは、例えば、約7μmである。
この実施例においては、層3のドーピングは、弱いn型であるが、所望な場合
は、代替案として、弱いp型とすることもできる。
堆積中、埋込領域20,22中の不純物は、図4に示されるように、エピタキ
シャル層3中に少し拡散される。
エピタキシャル層の表面を、所望の場合は、薄い酸化物層で覆うことができる
。この場合は、後続するドーピングステップにおいて利点をもたらすことができ
る。
この酸化物層は、図面には示されていない。
図5に示されように、次のステップにおいて、エピタキシャル層の表面に燐イ
オンのインプランテーションによってn型層24が設けられる。
このインプランテーションステップのレベルは、例えば、1.5×1012atom
s/cm2である。
インプランテーションは、この実施例においては、マスクを用いないで表面全
体に亘って実施される。
他の実施例においては、インプランテーションをマスクを用いて局部的に実施
することは可能である。
図6に示される次のステップにおいては、表面に形成されるP型領域4aの区
域に開口を有するマスク25が設けられる。
P型領域27が、先のn型インプランテーション23(即ち、領域24が局部
的に再ドープされた)より高いドーピング濃度を有するホウ素イオンのインプラ
ンテーションによって、エピタキシャル層に設けられる。
マスク25は、除去され、領域20及び24中のn型不純物が高温度中で反対
方向で、エピタキシャル層3中に拡散され、それらは副層3a及び3bを形成す
る。
同時に領域22及び27中のP型不純物は、他の方向に拡散され、図7に示さ
れるようにエピタキシャル層中に絶縁層4a及び4bを形成する。
次のステップにおける通常の方法により、トランジスタが製造され、図1に示
されるような装置が得られる。
上記した本方法の使用は、表面層3のドーピング量を精度を以って調整するこ
とが可能である。
トータルドーピングは、インプランテーション19及び23のドーピング量の
総和にほぼ等しく、従って、RESURF型の条件に従って、ほぼ2×1012a
toms/cm2となる。
層3が少なくとも埋込層から離れてドープされるということは、領域5の如き
、高電圧のP型領域以下のドーピングが高い結果、領域と基板とのブレークダウ
ンを阻止することが達成できる。
本方法は、埋込層がマスクを用いることなく形成できるので比較的簡単な方法
である。
本発明は、ここに記載された実施例に限定されるものではなく、本発明の範囲
内において当業者にとって、多くの改変例が可能であるということは明白である
。
従って、P型エピタキシャル層を、n型エピタキシャル層に代えて基板に堆積
することができる。
本発明は、実施例に従った種々のステップの順序を限定するものではない。例
えば、インプランテーション23を代替案として、インプランテーション26の
後に実施することができ、さらにバックゲート領域5及び12を設けた後に実施
することもできる。
さらにホウ素インプランテーション22を部分的に、能動トランジスタ領域の
下、例えば、トランジスタT2のバックゲート領域12の下に拡げることもでき
る。LDMOST構造の代わりに、又はこれに加えて、バイポーラトランジスタ
又はPチャンネルMOSトランジスタのような他の(高電圧)回路素子を表面層
3に設けることができる。
【手続補正書】
【提出日】1997年8月27日
【補正内容】
【図1】
Claims (1)
- 【特許請求の範囲】 1.表面電界減少型高電圧半導体装置の製造方法であって、シリコン本体は、そ の表面に第1導電型の基板と、この第1導電型と反対の第2導電型の表面層とを 具え、第2導電型の厚さとドーピング濃度は、該表面層をブレークダウンしない 厚さの全体に亘って、少なくとも局部的に減少できるよう選定し、該層を表面層 に拡散される第1導電型の絶縁領域によって互いに分離された幾つかの島に分割 し、該表面層の厚さの部分に亘って、表面から表面層へ延在する第1導電型の表 面領域を有する回路素子を該島の少なくとも1つの島に設けるようにする半導体 装置の製造方法において、 第2導電型の表面層は、部分的に、表面から半導体本体に導入される不純物 の拡散により形成し、さらに部分的に、第1導電型の絶縁領域のドーピング濃度 より低いドーピング濃度で表面層の表面全体に設けた埋込層からの不純物の拡散 により形成し、前記埋込層は、絶縁領域の区域で、第1導電型に再ドープするこ とを特徴とする高電圧半導体装置の製造方法。 2.2つのドーピングステップが実施され、表面層におけるトータルドーピング が、2×1012atoms/cm2に等しいか或いはほぼ等しい値を有すること を特徴とする高電圧半導体装置の製造方法。 3.基板にその表面に第2導電型の第1および埋込層の埋込領域を設けた後、基 板に堆積すべき第1又は第2導電型の比較的弱いドープされたエピタキシャル層 を表面層に形成することを特徴とする請求項1又は2記載の高電圧半導体装置の 製造方法。 4.電圧が回路素子の第1導電型の表面領域と第1導電型の基板に印加された際 、埋込層のドーピング濃度が、基板と表面領域間のパンチスルーが阻止できるよ うに選定されていることを特徴とする請求項1、2、3記載のいずれか1項記載 の高電圧半導体装置の製造方法。 5.請求項1、2、3、4記載のいずれか1項記載の方法により製造された半導 体装置。
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