DE3485935T2 - Rekursives digitales filter. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf ein Digitalfilter vom IIR-Typ gemäß dem Oberbegriff des Anspruchs 1.
• Es ist bereits ein zyklisches Filter bekannt (Patent Abstracts of Japan, Vol. 5, Nr. 82 (E-59) (754), 29. Mai 1981 und JP-A-56 30316), welches dem Zweck dient, die Ausbildung zu erleichtern, indem die Phasendifferenz eines Ausgangssignals eliminiert wird, während der Nebenschluß einer Gewichtungsschaltung und einer Rückkopplungsschaltung mit denselben Bits beseitigt ist, wozu ein Rückkopplungssignal und ein mit positiver Phase auftretendes Additionssignal aus entsprechenden Stufen von in Reihe geschalteten Verzögerungselementen herausgeführt sind. Ein Eingangssignal wird den einen Anschlüssen von in Reihe geschalteten Verzögerungsschaltungen gleicher Verzögerungszeit entsprechend einer Übertragungsfunktion zugeführt. Von Ausgangsanschlüssen der ersten Verzögerungsschaltungen der in Reihe geschalteten Verzögerungsschaltungen werden Signale über Gewichtungsschaltungen mit spezifischen Gewichtungskoeffizienten zurückgekoppelt, wodurch eine Addition ausgeführt wird. An Ausgangsanschlüssen der letzten Verzögerungsschaltungen der in Reihe geschalteten Verzögerungsschaltungen treten Signale auf, die mit positiver Phase mit Hilfe von Gewichtungsschaltungen unterschiedlicher Gewichtungskoeffizienten zusammenaddiert werden. Demgemäß können Bandpaßcharakteristiken realisiert werden.
• Ein digitales Filter vom ITR-Typ (mit unendlichem Impulsantwortverhalten) ist als ein digitales IIR-Filter mit scharfen Charakteristiken bzw. Kennlinien und niedriger Ordnung bekannt. Das digitale IIR-Filter weist einen Rückkopplungs-Aufbau aus, wie er aus Fig. 1 ersichtlich ist. Wie aus Fig. 1 klar ersichtlich ist, wird das vorliegende Eingangssignal von einem mit dem Bezugszeichen 1 bezeichneten Eingangsanschluß her einem Eingangsanschluß eines Addierers 2 zugeführt, und das letzte in einer Einheits-Verzögerungsschaltung 3 gespeicherte Ausgangssignal wird mittels eines Koeffizienten in einer Multipliziertschaltung 4 multipliziert und dann dem anderen Eingangsanschluß des Addierers 2 zugeführt, wobei das Ausgangssignal des Addierers 2 über die Einheits-Verzögerungsschaltung 3 an einem Ausgangsanschluß 5 abgenommen wird.
• Wenn eine Systemfunktion H(Z) beispielsweise durch den Ausdruck
• gegeben ist, ist ein digitales IIR-Filter zweiter Ordnung entsprechend H(Z) so gebildet, wie dies in Fig. 2 gezeigt ist.
• Gemäß Fig. 2 wird ein Eingangssignal x&sub1; von einem Eingangsanschluß 10 her einem Addierer 11 zugeführt. Das Additions- Ausgangssignal des Addierers 11 wird einer Einheits-Verzögerungsschaltung 12 zugeführt, deren Ausgangssignal einer weiteren Einheits-Verzögerungsschaltung 13 zugeführt wird. Das Ausgangssignal der Einheits-Verzögerungsschaltung 12 wird mittels einer Multiplizierschaltung 14 mit einem Koeffizienten b&sub1; multipliziert und dem Addierer 11 zugeführt. Das Ausgangssignal der Einheits-Verzögerungsschaltung 13 wird mittels einer Multiplizierschaltung 15 mit einem Koeffizienten b&sub2; multipliziert und dem Addierer 11 zugeführt. Das Ausgangssignal des Addierers 11 wird einem weiteren Addierer 16 zugeführt, und das Ausgangssignal der Einheits- Verzögerungsschaltung 12 sowie das Ausgangssignal der Einheits-Verzögerungsschaltung 13 werden mittels einer Multiplizierschaltung 17 mit einem Koeffizienten a&sub1; bzw. mittels einer Multiplizierschaltung 18 mit einem Koeffizienten a&sub2; multipliziert, und sodann werden beide Multiplikations-Ausgangssignale dem Addierer 16 zugeführt. Das Ausgangssignal des Addierers 16 wird einem Ausgangsanschluß 19 zugeführt, von dem das Ausgangssignal Y&sub1; abgenommen wird.
• Wie in Fig. 2 dargestellt, weist das digitale IIR-Filter einen Rückkopplungs-Aufbau auf, der die Multiplizierschaltungen 14 und 15 umfaßt. Dieser Aufbau entspricht dem Polynomausdruck im Nenner des Ausdrucks (1).
• Wenn beispielsweise ein Farbvideosignal mit einem Abtastimpuls von 4fsc (fsc : Farbhilfsträgerfrequenz) digitalisiert wird, beträgt ein Abtasttakt 70 ns. Falls das Farbvideosignal unter Verwendung des in Fig. 2 dargestellten digitalen IIR-Filters verarbeitet wird, muß der die Größe Z&supmin;¹ enthaltende Term b&sub1;Z&supmin;¹ im Nenner durch eine Produkt-/Summen-Operation verarbeitet werden, die aus einer Multiplikation und einer Addition innerhalb einer kurzen Zeitspanne von 70 ns besteht. Da diese Verarbeitung Zeit benötigt, insbesondere für die Multiplikation, kann ein langsam arbeitendes und einen geringen Leistungsverbrauch aufweisendes Betriebselement, wie ein CMOS-Element, nicht verwendet werden, sondern vielmehr können lediglich schnelle und einen hohen Leistungsverbrauch aufweisende Elemente, wie ein Bipolar-Element oder ein ECL-Elenent, verwendet werden.
• Es ist demgemäß Aufgabe der Erfindung, ein digitales IIR- Filter bereitzustellen, welches zur Verarbeitung eines Farbvideosignals oder dergleichen Signals verwendet werden kann und welches ein Betriebselement niedriger Geschwindigkeit und geringer Leistung, wie ein CMOS-Element, verwenden kann.
• Gelöst wird die vorstehend aufgezeigte Aufgabe durch das im Anspruch 1 angegebene Filter.
• Eine besondere Ausführungsform der vorliegenden Erfindung ergibt sich aus Anspruch 2.
• Im folgenden werden die Zeichnungen kurz erläutert.
• Fig. 1 zeigt in einem Blockdiagramm einen für ein digitales IIR-Filter benötigten Rückkopplungs-Aufbau.
• Fig. 2 zeigt ein Blockdiagramm eines Beispiels eines bekannten digitalen IIR-Filters.
• Fig. 3 zeigt ein Blockdiagramm einer Ausführungsform der Erfindung.
• Fig. 4 zeigt ein Blockdiagramm eines Beispiels einer Multiplizierschaltung bei einer Pipeline-Bearbeitung.
• Im folgenden wird unter Bezugnahme auf die beigefügten Zeichnungen ein Ausführungsbeispiel der Erfindung beschrieben.
• Die Systemfunktion des Abschnitts zweiter Ordnung des digitalen IIR-Filters, wie sie im obigen Ausdruck (1) dargestellt ist, ist gegeben mit
• wobei der Nenner den Term Z&supmin;¹ enthält. Terme im Nenner führen, wie oben beschrieben, zu einem Rückkopplungsaufbau. Der die Größe Z&supmin;¹ im Nenner enthaltende Term muß insbesondere durch Multiplikation und Addition innerhalb eines Taktes bearbeitet werden, weshalb eine Pipeline-Verarbeitung nicht durchgeführt werden kann. Um den Z&supmin;¹ -Term im Nenner der Systemfunktion, wie sie im Ausdruck (1) angegeben ist, zu beseitigen, muß derselbe Polynomausdruck
• (1-b&sub2;Z&supmin;²) + b&sub1;Z&supmin;¹
• sowohl mit dem Nenner als auch mit dem Zähler multipliziert werden. Dies führt zu
• Bei der im Ausdruck (2) angegebenen Systemfunktion H(Z) ist der die Größe Z&supmin;¹ enthaltende Term aus dem Nenner beseitigt. Demgemäß kann die Produkt-/Summen-Operation, die innerhalb eines Taktes auszuführen ist, während zweier Takte ausgeführt werden. Dies ermöglicht die Anwendung der Pipeline-Verarbeitung hinsichtlich der Produkt-/Summen- Operation, wie dies in Fig. 3 gezeigt ist.
• Fig. 3 zeigt ein digitales IIR-Filter auf der Grundlage des Ausdrucks (2); mit dem Bezugszeichen 20 ist in Fig. 3 ein Eingangsanschluß bezeichnet. Ein Farbvideosignal Z2x, welches mittels eines Abtastimpulses von beispielsweise 4fsc digitalisiert ist, wird vom Eingangsanschluß 20 her einem Addierer 21 zugeführt. Das Additions-Ausgangssignal des Addierers 21 wird einer Einheits-Verzögerungsschaltung 22 zugeführt, deren Ausgangssignal einem Addierer 23 zugeführt wird. Das Additions-Ausgangssignal des Addierers 23 wird einer Einheits-Verzögerungsschaltung 24 zugeführt. Das Ausgangssignal der Einheits-Verzögerungsschaltung 24 wird einer Multiplizierschaltung 25 im Zuge der Pipeline- Verarbeitung zugeleitet und außerdem einer Multiplizierschaltung 26 im Zuge der Pipeline-Verarbeitung zugeführt.
• Die Multiplizierschaltung 25 ist eine Multiplizierschaltung mit einem Koeffizienten k&sub1; = 2b&sub2; + b&sub1;²; die Pipeline-Verarbeitung innerhalb eines Schrittes wird unter Verwendung beispielsweise eines Registers ausgeführt. Die Multipliziert schaltung 26 ist eine Multiplizierschaltung mit einem Koeffizienten k&sub2; = -b&sub2;², und die in zwei Schritten erfolgende Pipeline-Verarbeitung wird unter Verwendung beipielsweise eines Registers ausgeführt. Das Multiplikations-Ausgangssignal der Multiplizierschaltung 25 wird dem Addierer 23 zugeführt, und das Multiplikations-Ausgangssignal der Multiplizierschaltung 26 wird dem Addierer 21 zugeführt.
• Die Addierer 21, 23, die Einheits-Verzögerungsschaltungen 22, 24 sowie die Multiplizierschaltungen 25, 26 führen zusammen die Verarbeitung entsprechend dem Polynomausdruck
• 1 - (2b&sub2; + b&sub1;²) Z&supmin;² + b&sub2;²Z&supmin;&sup4;
• aus, wie dies im Nenner des Ausdrucks (2) angegeben ist.
• Das Ausgangssignal der Einheits-Verzögerungsschaltung 24 wird einer Einheits-Verzögerungsschaltung 27 und einem Addierer 28 zugeführt. Das Ausgangssignal der Einheits-Verzögerungsschaltung 27 wird einer Multiplizierschaltung 29. und außerdem einer Verzögerungsschaltung 30 zugeführt, die eine Verzögerungszeit aufweist, welche zweimal so groß ist wie die Einheits-Verzögerungszeit. Die Multiplizierschaltung 29 ist eine Multiplizierschaltung mit einem Koeffizienten a&sub1;. Das Ausgangssignal der Multiplizierschaltung 29 wird dem Addierer 28 zugeführt, und das Additions- Ausgangssignal des Addierers 28 wird einer Einheits-Verzögerungsschaltung 31 zugeführt. Außerdem wird das Ausgangssignal der Einheits-Verzögerungsschaltung 31 einem Addierer 32 zugeführt. Das Ausgangssignal der Verzögerungsschaltung 30 wird einer Nultiplizierschaltung 33 zugeführt. Die Multiplizierschaltung 33 ist eine Multiplizierschaltung mit einem Koeffizienten a&sub2;; ihr Multiplikations-Ausgangssignal wird dem Addierer 32 zugeführt. Das Additions-Ausgangssignal des Addierers 32 wird einer Einheits-Verzögerungsschaltung 34 zugeführt.
• Die Addierer 28, 32, die Verzögerungsschaltungen 27, 30, 31, 34 und die Multiplizierschaltungen 29, 33 führen zusammen eine Verarbeitung entsprechend dem Polynomausdruck der zweiten Ordnung
• (1 + a&sub1;Z&supmin;¹ + a&sub2;Z&supmin;²)
• durch, was den Faktor im Zähler des Ausdrucks (2) darstellt.
• Das Ausgangssignal der Einheits-Verzögerungsschaltung 34 wird einem Addierer 35 und einer Einheits-Verzögerungsschaltung 36 zugeführt. Das Ausgangssignal der Einheits- Verzögerungsschaltung 36 wird einer Verzögerungsschaltung 37 zugeleitet, deren Verzögerungswert zweimal so groß ist wie der Einheits-Verzögerungswert, und außerdem einer Multiplizierschaltung 38 zugeführt. Die Multiplizierschaltung 38 ist eine Multiplizierschaltung mit einem Koeffizienten b&sub1;. Das Multiplikations-Ausgangssignal der Multiplizierschaltung 38 wird dem Addierer 35 zugeführt, dessen Additions- Ausgangssignal einer Einheits-Verzögerungsschaltung 39 zugeführt wird. Ferner wird das Ausgangssignal der Einheits- Verzögerungsschaltung 39 einem Addierer 40 zugeführt. Das Ausgangssignal der Verzögerungsschaltung 37 wird einer Multiplizierschaltung 41 zugeführt, die eine Multiplizierschaltung mit einem Koeffizienten -b&sub1; ist. Das Ausgangssignal der Multiplizierschaltung 41 wird dem Addierer 40 zugeführt.
• Die Addierer 35, 40, die Verzögerungsschaltungen 36, 37, 39 und die Multiplizierschaltungen 38, 41 führen zusammen eine Verarbeitung entsprechend dem Polynomausdruck zweiter Ordnung
• (1 + b&sub1;Z&supmin;¹ - b&sub2;Z&supmin;²)
• durch, was den Faktor im Zähler des Ausdrucks (2) darstellt.
• Das Ausgangssignal des Addierers 40 wird als Ausgangssignal Y&sub2; vom Ausgangsanschluß 42 abgenommen.
• Eine Systemfunktion irgendeiner Ordnung eines digitalen IIR-Filters kann einer Faktorzerlegung in Produkte der Systemfunktion zweiter Ordnung und der Systemfunktion erster Ordnung unterzogen werden. Demgemäß kann ein digitales IIR-Filter irgendeiner Ordnung durch Hintereinanderschaltung einer Anzahl von digitalen IIR-Filtern, wie in Fig. 3 gezeigt ist, implementiert werden.
• Fig. 4 zeigt ein Beispiel einer Multiplizierschaltung 25 bei einer Pipeline-Verarbeitung für die Verwendung bei der Ausführungsform gemäß Fig. 3. Bei dem Beispiel wird der Koeffizient, das heißt das digitale Signal k&sub1; des Multiplikators, mit vier Bits eingegeben, und das Signal k&sub1; wird mittels einer Verzögerungsschaltung 24 multipliziert. Beim Beispiel gemäß Fig. 4 wird das Ausgangssignal der Einheits-Verzögerungsschaltung 24 an Wähler 51a bis 51d abgegeben und durch jedes Bit-Signal des Multiplikators k&sub1; ausgewählt, welches dem jeweiligen Wähler zugeführt wird. Wenn beispielsweise der Multiplikator k&sub1; gegeben ist mit 1001, sind die Wähler 51a, 51d eingschaltet, und das Teilprodukt-Signal wird von deren Ausgangsseite abgenommen; das Ausgangssignal des Wählers 51a wird um ein Bit nach links verschoben und einem Addierer 52 zugeführt. Das Ausgangssignal des Wählers 51d wird einem Addierer 53 zugeführt. In der üblichen Multiplizierschaltung wird das Ausgangssignal des Addierers 52 um zwei Bits nach links verschoben und in einem Addierer 56 addiert, wodurch von den Ausgängen der Addierer 52, 53 ein Multiplikations- Ausgangssignal erhalten wird. Beim Beispiel gemäß Fig. 4 sind jedoch auf der Ausgangsseite der Addierer 52, 53 Einheits-Verzögerungsschaltungen 54, 55 eingefügt, und es wird eine Pipeline-Verarbeitung durchgeführt. Da die Pipeline-Verarbeitung dadurch ausgeführt wird, daß die Einheits-Verzögerungsschaltungen 54, 55 eingefügt sind, werden die Auswahloperation durch die Wähler 51a bis 51d und die Additionsoperation durch die Addierer 52, 53 während einer Abtastperiode ausgeführt. Die Additionsoperation mittels des Addierers 56 und des Addierers 23 zur Addition eines Ausgangssignals des Addierers 56 und eines Ausgangssignals der Verzögerungsschaltung 22 kann während einer anderen Abtastperiode ausgeführt werden, wodurch die Operationszykluszeit zu 1/2 gemacht werden kann. Obwohl ein Addierer der Baumform zum Addieren des Teilprodukts bei dem Beispiel verwendet wird, kann ein anderes Addiersystem angewandt werden. Außerdem weist bei dem Beispiel der Multiplikator k&sub1; vier Bits auf, und die Anzahl der Addierschritte kann relativ klein sein. Es ist jedoch klar, daß dann, wenn der Multiplikator k&sub1; acht Bits oder mehr Bits umfaßt, die Anzahl der Addierschritte zunimmt und die Wirkung der Pipeline-Verarbeitung weiter gesteigert ist. Obwohl in Fig. 4 ein Beispiel einer üblichen parallelen Multiplizierschaltung angegeben ist, kann ein Codierer unter Verwendung eines Booth-Algorithmus zur Bildung des Teilprodukts herangezogen werden.
• Bei der Multiplizierschaltung 25 genügt mit Rücksicht darauf, daß eine Pipeline-Verarbeitung in einem Schritt ausgeführt wird, die Verzögerungsschaltung einer Stufe unter den Einheits-Verzögerungsschaltungen 54, 55, während die Pipeline-Verarbeitung in zwei Stufen in der Multiplizierschaltung 26 notwendig ist. In diesem Falle kann eine Einheits-Verzögerungsschaltung einer weiteren Stufe zwischen dem Addierer 56 und dem Addierer 23 gemäß Fig. 4 eingefügt werden. Bei diesen Aufbau kann die Operations-Zykluszeit zu 1/3 gemacht werden.
• Vergleicht man die Ausführungsform der Erfindung mit dem in Fig. 2 dargestellten IIR-Filter, so ist die festliegende Verzögerung durch fünf Stufen bzw. Schritte bei der Ausführungsform vergrößert, was genau gesagt bedeutet, daß die Systemfunktion die Multiplikation eines Z&supmin;&sup5;-Terms mit dem Ausdruck (2) wird. Beide Größen sind jedoch in den wesentlichen Charakteristiken äquivalent, und die Zunahme der festliegenden Verzögerungszeit bringt keinerlei besonderes Problem hinsichtlich der Verarbeitung eines Farbvideosignals mit sich.
• Bei der Ausführungsform der Erfindung ist eine Verarbeitung entsprechend dem Nenner der Systemfunktion zuvor ausgeführt worden, und sodann ist die Verarbeitung entsprechend dem Zähler vorgenommen worden. Die Verarbeitung entsprechend dem Zähler kann jedoch zuvor erfolgen, und dann kann die Verarbeitung entsprechend dem Nenner vorgenommen werden. Obwohl der Zähler durch ein Produkt eines Polynoms zweiter Ordnung bei der Ausführungsform dargestellt ist, kann der Polynom des Zählers in ein Polynom vierter Ordnung erweitert werden.
• Bei der Ausführungsform gemäß Fig. 3 wird lediglich ein Addierer mit zwei Eingängen verwendet. Falls indessen ein Addierer mit drei Eingängen verwendet wird, wie dies Fig. 2 veranschaulicht, kann der Ausgang der Verzögerungsschaltung 22 mit dem Eingang der Verzögerungsschaltung 24 verbunden sein, und das Signal vom Verbindungspunkt dieser Verzögerungsschaltungen 22, 24 kann über die Multiplizierschaltung 25 bei der Pipeline-Verarbeitung zum anderen Eingangsanschluß des Addierers 21 auf der Eingangsseite der Verzögerungsschaltung 22 zurückgekoppelt sein. In diesem Falle braucht ein gesondertes FIR-Filter nicht in Reihe mit der das IIR-Filter bildenden Schaltung aufgebaut zu werden; vielmehr können die Verzögerungsschaltungen 22, 24 zur Bildung des IIR-Filters auch als FIR-Filter verwendet werden.
• Gemäß der Erfindung kann mit Rücksicht darauf, daß die Systemfunktion H(Z) transformiert ist und daß der Z&supmin;¹- Term aus dem Nenner beseitigt ist, eine Pipeline-Verarbeitung in einem Schritt und in zwei Schritten auf die Multiplizierschaltungen 25, 26 in der Rückkopplungsschleife angewandt werden. Falls die Pipeline-Verarbeitung eines Schrittes ausgeführt wird, wird die Operationsstufe in zwei Schritte aufgeteilt, und die Operations-Zykluszeit kann zu 1/2 gemacht werden. Falls die Pipeline-Verarbeitung von n Schritten ausgeführt wird, kann in entsprechender Weise die Operationsstufe in (n+1) Schritte aufgeteilt sein, und die Zykluszeit kann zu 1/(n+1) gemacht werden. Da die Systemfunktion H(Z) transformiert ist, weisen die Multiplizierschaltungen 25 und 26 in der Rückkopplungsschleife die doppelte Wortlänge im Vergleich zu den Multiplizierschaltungen 15 in der Rückkopplungsschleife vor der Transformation der Systemfunktion H(Z) auf. Falls die Wortlänge des Multiplikators bzw. des Multiplikanden nicht geändert wird, beispielsweise dann, wenn eine Multiplikation durch Addition in Baumform ausgeführt wird, bewirkt die Doppelwortlänge des Multiplikators bzw. Multiplikanden keine Zunahme der Verarbeitungszeit auf den doppelten Wert. Demgemäß kann ein digitales IIR-Filter, das für ein schnelles digitales Signal, wie ein Videosignal, anzuwenden ist, unter Verwendung eines Betriebselements relativ niedriger Geschwindigkeit und niedrigen Leistungsverbrauchs, wie eines CMOS-Elements, erhalten werden, wodurch ein digitales IIR-Filter mit geringem Leistungsverbrauch und kompaktem Aufbau in einem eine hohe Dichte aufweisenden Aufbau realisiert werden kann.

Claims (2)

1. Digitalfilter vom IIR-Typ zum Filtern eines mit einer bestimmten Abtastfrequenz auftretenden digitalen Signals, wobei das Filter einer Systemfunktion genügt, die einen Zähler und einen Nenner aufweist und die zumindest in ihrem Nenner einen Term erster Ordnung enthält, dadurch gekennzeichnet,

a) daß zunächst der Zähler und der Nenner der gewünschten Systemfunktion jeweils mit demselben Polynomausdruck multipliziert werden, derart, daß Terme erster Ordnung im Nenner der neuen Systemfunktion eliminiert sind,

b) daß die neue Systemfunktion aus einem Produkt zweier Polynomfaktoren in) Zähler und einem Polynomfaktor im Nenner besteht,

c) daß die zuvor genannten drei Faktoren individuell in einer Pipeline-Struktur aus drei Filterelementen (20 bis 26; 27 bis 34; 35 bis 41) verarbeitet werden, von denen

d) das Filterelement (20 bis 26) für den Nenner eine erste Reihenschaltung aus zwei Verzögerungsschaltungen (22,24) umfaßt, denen jeweils Rückkopplungssignale des betreffenden Filterelements (20 bis 26) über Multiplizierschaltungen (26, 25) zugeführt sind,

e) die beiden Filterelemente (27 bis 34; 35 bis 41) für den Zähler jeweils eine zweite Reihenschaltung aus zwei Verzögerungsschaltungen (27, 30; 36, 37) umfassen, die mit ihren Ausgängen über Multiplizierschaltungen (33; 38, 41) mit entsprechenden Eingängen zweier in Reihe geschalteter Addierer (28, 32; 35, 40) verbunden sind, zwischen denen jeweils eine weitere Verzögerungsschaltung (31; 39) eingefügt ist, wobei der Addierer (28;35), dessen Ausgang mit der Eingangsseite der jeweiligen letztgenannten Verzögerungsschaltung (31; 39) verbunden ist, mit seinem zweiten Eingang mit dem Eingang der ersten Verzögerungsschaltung (27;36) der jeweiligen zweiten Reihenschaltung von Verzögerungsschaltungen (27, 30; 36, 37) verbunden ist, und

f) eines der Filterelemente (das heißt 27 bis 34) für den Zähler eine weitere Verzögerungsschaltung (34) auf seiner Ausgangsseite aufweist.

2. Digitalfilter nach Anspruch 1, wobei die Systemfunktion in ihrem Nenner einen Polynomausdruck zweiter Ordnung aufweist, der durch die Beziehung

H(Z) = h(Z)/1-b&sub1;Z&supmin;¹ - b&sub2;Z&supmin;² gegen ist.

und wobei der Polynomausdruck, mit dem der Nenner und der Zähler multipliziert werden, durch (1-b&sub2;Z&supmin;²) + b&sub1;Z&supmin;¹ gegeben ist.