JP5008032B2 - 遅延回路、半導体制御回路、表示装置、および電子機器 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 35
- 230000003111 delayed effect Effects 0.000 claims abstract description 17
- 238000007599 discharging Methods 0.000 claims description 41
- 238000001514 detection method Methods 0.000 claims description 33
- 238000005070 sampling Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 26
- 230000001934 delay Effects 0.000 claims description 19
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 239000000872 buffer Substances 0.000 description 69
- 238000010586 diagram Methods 0.000 description 29
- 238000000034 method Methods 0.000 description 26
- 230000008569 process Effects 0.000 description 22
- 239000004973 liquid crystal related substance Substances 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 230000008859 change Effects 0.000 description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 6
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 5
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 5
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 4
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 4
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 102100031699 Choline transporter-like protein 1 Human genes 0.000 description 1
- 102100035954 Choline transporter-like protein 2 Human genes 0.000 description 1
- 101000940912 Homo sapiens Choline transporter-like protein 1 Proteins 0.000 description 1
- 101000948115 Homo sapiens Choline transporter-like protein 2 Proteins 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229920001690 polydopamine Polymers 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
- Pulse Circuits (AREA)
- Liquid Crystal Display Device Control (AREA)
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Description
しかし、Nチャネルトランジスタ(以降はNch Trと呼ぶ)あるいはPチャネルトランジスタ(以降はPch Trと呼ぶ)の特性(閾値電圧・移動度)のバラツキにより入力INに対しての出力OUTのディレイ量が変動されてしまうことが知られている。
つまり、ディレイ量はトランジスタの特性を表わすものの一つである。トランジスタの特性が悪ければディレイ量が大きく、トランジスタの特性が良ければディレイ量が小さい。
図3の回路は、3つの単一チャネルトランジスタ(Pch Tr)Q11,Q12,Q13とキャパシタC11を有する。
トランジスタQp22は、ソースがMOSトランジスタQp21のドレインに、ドレインがVSS電源に接続される。容量Cp21は、トランジスタQp22のゲートとソースとの間に接続されて、トランジスタQp22と共にブートストラップ回路23を構成している。
トランジスタQp23は、ソースがトランジスタQp22のゲートに、ドレインがVSS電源にそれぞれ接続されて、ゲートにリファレンス信号REF1が与えられる。このトランジスタQp23のソースとトランジスタQp22のゲートの接続点をノードNDと呼ぶこととする。トランジスタQp24は、ソースがVDD電源に、ドレインがノードNDにそれぞれ接続されて、ゲートにリファレンス信号REF2が与えられる。
これらのリセットおよびプリチャージ期間を設けることによりリーク電流を抑え、回路出力信号OUT電位の振幅が入力信号IN電位の振幅と同じく、段数を増すことができる。
原央著, 「MOS集積回路の基礎」, 近代科学社, p.94〜96
すなわち、回路構成素子数が多く、回路入力信号がIN以外にREF1、2が必要(つまり、配線のレイアウト面積や信号生成回路などの面積が必要)で、リーク電流が流れる期間であるプリチャージ期間がまだ存在することにより狭額縁化・低消費電力化に向いていない。
そのため、設計することに当たって大きなバラツキに対して十分な動作マージンを確保するのにトランジスタサイズを大きくしたりや駆動電源電圧レベルを高くしたりする。
その結果、消費電力の増大やトランジスタサイズ大による大きな額縁などが課題となる。消費電力を低減させる駆動システムや狭額縁のレイアウト法などの多くの技術が提案されている。
基板バイアス制御回路34は、速度モニタ回路33が出力する速度検出信号S33をもとに速度モニタ回路の動作速度を検出し、制御信号と比較して動作速度が所望の値になるようにPMOS基板バイアスおよびNMOS基板バイアスを発生して、速度モニタ回路33および主回路35のP Tr, N Trがそれぞれ形成される半導体領域に供給する。 そのため、トランジスタのバラツキを吸収して歩留まり改善・高速化を実現した半導体制御回路が得られる。
一般的に基板バイアスのない絶縁基板上で形成されるトランジスタに適用できない。
また、ヒステリシス特性を持たせてないため基板バイアス値を交互に選択され、所望速度値を中心に保持できず不安定な状態にある。また、低消費電力化のメリットがない。
また、上記遅延インバータは、上記出力部と片側電源との間に、第1回目の充電または放電用の同一チャネル型の第1および第2トランジスタが直列に接続され、当該第1トランジスタまたは第2トランジスタに並列に、第2回目の充電または放電用の上記第1および第2トランジスタと異なるチャネル型の第3トランジスタが接続され、上記出力部と他側との間に、第1回目の放電または充電用の上記第3トランジスタと同一チャネル型の第4および第5トランジスタが直列に接続され、当該第4トランジスタまたは第5トランジスタに並列に、第2回目の放電または充電用の上記第1および第2トランジスタと同じチャネル型の第6トランジスタが接続され、上記遅延インバータの入力の前の逆相パルスが上記第1および第2トランジスタのゲート、並びに、上記第4および第5トランジスタに供給され、第1回目の充電または放電は上記遅延インバータの入力の前の逆相パルスで行い、上記遅延インバータの入力パルスが上記第3トランジスタおよび第6トランジスタのゲートに供給され、第2回目の充電または放電は上記遅延インバータの入力パルスで行う。
また、上記遅延インバータは、上記出力部と片側電源との間に、第1回目の充電または放電用の同一チャネル型の第1および第2トランジスタが直列に接続され、当該第1トランジスタまたは第2トランジスタに並列に、第2回目の充電または放電用の上記第1および第2トランジスタと異なるチャネル型の第3トランジスタが接続され、上記出力部と他側との間に、第1回目の放電または充電用の上記第3トランジスタと同一チャネル型の第4および第5トランジスタが直列に接続され、当該第4トランジスタまたは第5トランジスタに並列に、第2回目の放電または充電用の上記第1および第2トランジスタと同じチャネル型の第6トランジスタが接続され、上記遅延インバータの入力の前の逆相パルスが上記第1および第2トランジスタのゲート、並びに、上記第4および第5トランジスタに供給され、第1回目の充電または放電は上記遅延インバータの入力の前の逆相パルスで行い、上記遅延インバータの入力パルスが上記第3トランジスタおよび第6トランジスタのゲートに供給され、第2回目の充電または放電は上記遅延インバータの入力パルスで行う。
また、上記遅延インバータは、上記出力部と片側電源との間に、第1回目の充電または放電用の同一チャネル型の第1および第2トランジスタが直列に接続され、当該第1トランジスタまたは第2トランジスタに並列に、第2回目の充電または放電用の上記第1および第2トランジスタと異なるチャネル型の第3トランジスタが接続され、上記出力部と他側との間に、第1回目の放電または充電用の上記第3トランジスタと同一チャネル型の第4および第5トランジスタが直列に接続され、当該第4トランジスタまたは第5トランジスタに並列に、第2回目の放電または充電用の上記第1および第2トランジスタと同じチャネル型の第6トランジスタが接続され、上記遅延インバータの入力の前の逆相パルスが上記第1および第2トランジスタのゲート、並びに、上記第4および第5トランジスタに供給され、第1回目の充電または放電は上記遅延インバータの入力の前の逆相パルスで行い、上記遅延インバータの入力パルスが上記第3トランジスタおよび第6トランジスタのゲートに供給され、第2回目の充電または放電は上記遅延インバータの入力パルスで行う。
これ以降は、本発明の説明が容易に行えるためにディレインバータを用いたディレイバッファ回路を例として利用する。
このとき、ディレインバータ回路INV41は、PチャネルMOSトランジスタQp42〜44及びNチャネルMOSトランジスタQn42を有する。
トランジスタQp41、Qp42のソースが正側電源VDD(以降、VDD電源と記す)に接続されている。
トランジスタQn41, Qn42のソースおよびトランジスタQp44のドレインが負側電源VSS(以降、VSS電源と記す)に接続される。また、トランジスタQp43のソースがQp42のドレインに接続され、回路出力信号OUTが導出され、ドレインがトランジスタQn42のドレイン、Qp44のソースに接続され、その接続点をノードNDBと呼ぶことにする。
ノードNDAがVDDレベルのためトランジスタQn42がオンし、ノードNDB電位がVSSまでさらに下り続く。
入力信号INがノードBとの間にいくつの寄生容量(たとえば、トランジスタQp43のゲート・ドレイン容量Cgd、Qp44のゲート・ソース容量Cgs)があり、これらのカップリング(Coupling)を受けて、入力信号INの電位がVSSより低い電位まで下る。
また、トランジスタQp43のソース・ドレイン容量Csdより出力OUTもノードNDBの電位変化に引き下げられる。同様に入力信号INも前段の出力部のトランジスタのソース・ドレイン容量Csdで引き下げられる。この引き下げる分はΔVとする。ΔVはPチャネルトランジスタ特性だけに依存すると言える。この期間t42をstep2放電と呼ぶこととする。
期間t43では、入力信号INがVSSレベルからVDDに変化するときにVSS+|Vnth|レベルになると、トランジスタQn41がオンし、ノードNDAが引き下げられる。
ノードNDA電位がVDD-|Vpth|まで下るとトランジスタQp42がオンし、出力OUTが引き上げられる。
よって、入力信号INの立ち上がりタイミングに対して出力信号OUTの立ち上がりタイミングのディレイ量はPch Tr, Nch Trの両方の特性に依存する。
ただしこれは問題とならない。その理由は、立下りタイミングのディレイ量が片トランジスタの特性だけに依存しているので絶縁性基板上で形成されるトランジスタの特性を検知するのに十分であるからだ。
このとき、ディレインバータ回路INV51は、NチャネルMOSトランジスタQn52〜54およびPチャネルMOSトランジスタQp52を有する。
トランジスタQn51、Qn52のソースが負側電源VSSに接続されている。トランジスタQp51, Qp52のソースおよびトランジスタQn54のドレインが正側電源VDDに接続されている。
また、トランジスタQn53のソースがQn52のドレインに接続し、回路出力信号OUTを導出され、ドレインがトランジスタQp52のドレイン、Qn54のソースに接続され、その接続をノードNDBと呼ぶことにする。
ノードNDAがVSSレベルのためトランジスタQp52がオンし、ノードNDB電位がVDDまでさらに上がり続ける。
入力信号INがノードNDBとの間にいくつの寄生容量(たとえば、トランジスタQn53のゲート・ドレイン容量Cgd、Qn54のゲート・ソース容量Cgs)があり、これらのカップリング(Coupling)を受けて、入力信号INの電位がVDDより高い電位まで上がる。
また、トランジスタQn53のソース・ドレイン容量Csdより出力OUTもノードNDBの電位変化に引き上げられる。同様に入力信号INも前段の出力部のトランジスタのソース・ドレイン容量Csdで引き上げられる。この引き上げられる分はΔVとする。ΔVはNチャネルトランジスタ特性だけに依存すると言える。この期間t52をstep21充電と呼ぶこととする。
ノードNDA電位がVSS+|Vnth|まで上がるとトランジスタQn52がオンし、出力OUTが引き下げられる。よって、入力信号INの立ち下がりタイミングに対して出力信号OUTの立ち下がりタイミングのディレイ量はPch Tr, Nch Trの両方の特性に依存する。
ただしこれは問題とならない。その理由は、立ち上がりタイミングのディレイ量が片トランジスタの特性だけに依存しているので絶縁性基板上で形成されるトランジスタの特性を検知するのに十分であるからだ。
上述した第1の実施形態と第2の実施形態の組み合わせることにより1個ディレイバッファ(素子数:トランジスタ8個)で両チャネルのトランジスタ特性を検知することができる。
すでに紹介した特許文献1(特開2005-143068号公報)の技術を用いた場合N、Pの両チャネルトランジスタ用のバッファの素子数がトランジスタ16個+容量4個必要である。仮にM個のバッファを使用するとなれば素子数の面から見てもM×(トランジスタ8個+容量4個)が減らせる。
このとき、ディレインバータ回路INV61は、NチャネルMOSトランジスタQn62〜Qn64およびPチャネルMOSトランジスタQn64〜Qp64を有する。
トランジスタQp61とQn61で構成されるインバータの出力をノードNDAと呼び、トランジスタQp62、Qn64のゲートに接続される。
トランジスタQp61、Qp62のソースおよびトランジスタQn62のドレインが正側電源VDDに接続されている。トランジスタQn61, Qn64のソースおよびトランジスタQp64のドレインが負側電源VSSに接続されている。
また、トランジスタQp63のソースがQn63ソースに接続され、ドレインがトランジスタQn64のドレイン、Qp64のソースに接続され、その接続点をノードNDCと呼ぶことにする。
トランジスタQn63のソースがQp6ソースに接続され、ドレインがトランジスタQp62のドレイン、Qn62のソースに接続され、その接続点をノードNDBと呼ぶことにする。
回路出力信号OUTはトランジスタQn63のソースとトランジスタQp63ソースの接続配線となる。
入力信号INがノードNDCとの間にいくつの寄生容量(たとえば、トランジスタQp63のゲート・ドレイン容量Cgd、Qp64のゲート・ソース容量Cgs)があり、これらのカップリング(Coupling)を受けて、入力信号INの電位がVSSより低い電位まで下る。
また、トランジスタQp63のソース・ドレイン容量Csdより出力OUTもノードNDCの電位変化に引き下げられる。
同様に入力信号INも前段の出力部のトランジスタのソース・ドレイン容量Csdで引き下げられる。この引き下げる分はΔV1とする。ΔV1はPチャネルトランジスタ特性だけに依存すると言える。この期間t62をstep22放電と呼ぶこととする。
ノードNDAがVSSレベルのためトランジスタQp62がオンし、ノードNDB電位がVDDまでさらに上がり続ける。入力信号INがノードNDBとの間にいくつの寄生容量(たとえば、トランジスタQn63のゲート・ドレイン容量Cgd、Qn62のゲート・ソース容量Cgs)があり、これらのカップリング(Coupling)を受けて、入力信号INの電位がVDDより高い電位まで上がる。
また、トランジスタQn63のソース・ドレイン容量Csdより出力OUTもノードNDBの電位変化に引き上げられる。
同様に入力信号INも前段の出力部のトランジスタのソース・ドレイン容量Csdで引き上げられる。この引き上げられる分はΔV2とする。ΔV2はNチャネルトランジスタ特性だけに依存すると言える。この期間t65をstep32充電と呼ぶこととする。
本発明に係る簡単な構成、小レイアウト面積、片トランジスタのタイプ(Pch TrまたはNch Tr)だけに依存してディレイするという特徴をもつディレインバータ回路およびディレインバータをディレイバッファに使用された場合を例として説明したが、これに限られるものではなく、本発明に係るディレイバッファ以外にも回路動作で片トランジスタの特性だけに依存してディレイしない回路全般に対しても適用できる。
また、絶縁基板上形成されるポリシリコンを用いた回路、さらにポリシリコンに限らず欠陥のあるシリコンを用いた回路全般に対して適用可能である。
その結果、回路構成が簡単で、省スペースで実現可能で、またバラツキが大きいと知られる容量を使用しないため精度がよい。
また、片トランジスタの特性だけに依存しディレイさせることができることで様々な応用がたくさん、たとえば、同じ絶縁基板上に形成される回路のトランジスタ特性を検知し、電源電圧やあらゆる制御信号にフィードバック(Feed back)し、トランジスタ特性の変動に伴って制御信号が反応するので歩留まり改善(コストダウン)や性能向上(高信頼性)などが期待できる。
本実施形態として、大きなバラツキを吸収し、マージンをできるだけ少なくして消費電力の低減と狭額縁を同時に得られる半導体制御回路について説明する。
遅延回路220の出力信号の遅延信号S23, S24がそれぞれサンプリングされ、信号S21, S22が出力される。
また、信号S21, S22がヒステリシス性生成回路240を通し、ヒステリシス性をもつサンプリングされた波形が制御信号として様々な制御対象回路250に送る。
図15は、図14の半導体制御回路のタイミングチャートを示す図である。
ここでは、遅延信号S23の通す遅延回路220内のディレイバッファ(Delay buffer)数が信号S24用のディレイバッファ数より多いとする。
このディレイバッファ数の差を利用してヒステリシス特性を制御に持たせる。詳細例は後で説明する。
制御対象回路250としては、たとえば電源電圧生成回路DDコンバータ回路、アナログバッファ(Analog buffer)回路、データ処理回路、基準電圧生成回路が適用される。
また、表示装置能力に繋がる低消費電力化、狭額縁や表示装置コストダウンに繋がる歩留まりの改善・修正マスク低減のメリットが得られる。
Nチャネルトランジスタ特性に依存して遅延回路220−1で遅延される遅延信号S31, S40はサンプリング回路230−1でそれぞれサンプリングされて信号S33、S34が出力される。ヒステリシス性生成回路240−1を通してセレクト回路260に入力される。
同様に、Pチャネルトランジスタ特性に依存して遅延回路220−2で遅延される遅延信号S32, S41はサンプリング回路230−2でそれぞれサンプリングされて信号S35、S36が出力される。ヒステリシス性生成回路240−2を通してセレクト回路260に入力される。
PチャネルとNチャネルトランジスタ特性を両方考慮するか片チャネルトランジスタチャネルだけを考慮するか(たとえば、Pチャネルトランジスタ特性だけを検知したいなど)をセレクト回路260で選択し、セレクト回路260の選択出力が制御信号S39として制御対象回路250に送出される。
もちろん、用途に応じてセレクト回路が必要のない場合もある。
この回路として、上述した第1および第2の実施形態、または変形例として説明した回路が適用可能である。
遅延信号S41, S42がそれぞれ端子OUT1, OUT2に出力される。信号S41の通すディレイバッファ段数が信号S42のより多いとする。
ディレイバッファ列222Aは、m個のディレイバッファ回路D222−1〜222−nが縦続接続されている。
遅延信号S51, S52がそれぞれ端子OUT1, OUT2に出力される。信号S51の通すディレイバッファ段数が信号S52のより多いとする。
図20は、図19のヒステリシス性生成回路の真理値表示す図である。
入力IN1、IN2のレベルが同ディレイレベル(たとえばハイレベル)のときに出力OUTのレベルが入力レベルと同じ(たとえばハイレベル)になる。
入力IN1、IN2の切り替え期間に出力信号OUTが誤動作を起こさないように切り替え制御パルスSWPLSを利用する。
この回路は、切り替え期間にスイッチ243がオフ(OFF)状態になり、入力IN1、IN2信号レベルが完全に切り替えてからスイッチ243をオン状態(有効)とし、出力OUTに反映する回路である。
また、初期値の出力レベルのためにリセット信号RSTがラッチ回路244に供給される。
たとえば、片入力が遅延回路から遅延された信号で、もう一つの入力が前記の遅延信号に対してカウンタ回路でカウントして一定のディレイさせるものである。
さらに特性が悪化してきて領域Aに移ってきた場合、遅延信号S23, S24のサンプリングされた結果がローレベルとなり、ヒステリシス性生成回路240を通した制御信号S240がローレベルになる。
領域Aから領域Bに再び戻り制御信号は前の状態を保持するのでローレベルである。さらに、領域Bから領域Cに戻り制御信号はハイレベルとなる。
このようにヒステリシス性を持たせることによって、不安定な制御信号が出力されない(安定な制御信号を出力可能である。表示装置の画質や駆動システムに安定な制御システムを実現できる。
一般的に消費電力の低減方法の一つとして電圧比較回路を利用して駆動電圧レベルを制御することだが、トランジスタの特性バラツキを検出(検知)できなかったことから幅広い範囲のトランジスタバラツキを考慮しないといけないことによりレグレーション(Regulation)設定値を積極的に低くできない(例として正の電源電圧にしている。もちろん、負電源も同様)という課題がある。
しかし、本実施形態のトランジスタ検出システムを設けることにより標準以上の特性をもつトランジスタに対して積極的に電源電圧を低く設定し、ワースト特性のトランジスタに対して供給電源電圧を高く設定する。
トランジスタ検出システムを用いた例をいくつか示す。
図22は、DC/DCコンバータの電圧比較回路に応用した場合のシステムの第1の構成例を示す図である。
制御信号がLレベル(前記図21より引用する。トランジスタ特性が悪いことを意味する)のときに電圧比較回路を無効させ、DC/DCコンバータ311の出力電圧VDD2を低減させなく、全パワーを出力させる。
図23は、DC/DCコンバータの電圧比較回路に応用した場合のシステムの第2の構成例を示す図である。
複数の制御信号(図23では2つ)CTL1、CTL2を出力させて、図22のように電圧比較回路を有効・無効の選択だけではなく、電圧比較回路310Aのレグレーション値(Regulation voltage)を複数に設定することができる。
トランジスタの能力はとても良いときレグレーション値をとても低く設定し、多少良いときレグレーション値を多少低く設定し、多少悪いときレグレーション値を多少高く設定する等、様々な設定ができる。
図24は、アナログバッファ(Analog buffer)回路に応用した場合のシステムの構成例を示す図である。
このようなバラツキによる影響を少なくするため、定電流源においては、比較的大きな電流を流すように設計されるようになる。
しかし、このようにするとその分、消費電力が大きくなる欠点がある。
そこで本実施形態のトランジスタ能力検出システムを用い、制御信号をもらうことによりトランジスタ能力に応じて定電流源の能力を調整できる。
トランジスタの状態が良い場合、定電流源の能力を落としスイッチ321のスイッチSW111を有効、スイッチSW112を無効になるようにする。
トランジスタの状態が悪い場合、定電流源の能力を全パワー出力させ、スイッチSW111も有効、スイッチSW112も有効になるようにする。
図25は、データ処理回路に応用した場合のシステムの構成例を示す図である。
そのため、基準クロックから作成されるサンプリングパルスとサンプリングしたいデータの位相関係を正しく得ることが困難である。
仮にサンプリングしたいデータの位相が基準クロックから生成されたサンプリングパルスより早い場合、データ系列にディレイバッファを配置して、所望のデータを遅らせる。 しかし、トランジスタのバラツキによって得られるディレイ量が異なる。ディレイバッファ個数を調整することが困難である。調整ミスになるとマスク修正を行うことになり、無駄なコスト増に繋がる。
また、高周波数になればなるほどバラツキを吸収できない状態になる可能性もある。
ポリシリコンプロセスまたはアモルファスシリコンプロセスは、高周波駆動に適用できるように解決しないといけない課題の一つである。
そこで、本実施形態のトランジスタの能力検出システムを導入することにより、トランジスタの能力がよいときにディレイ量が少ないため、ディレイブッファ数を多くする。トランジスタの能力が悪いときにディレイ量が大きいため、ディレイブッファ数を少なくする。
トランジスタの能力が悪いときにディレイ量が大きいため、スイッチ351をオン、スイッチ352をオフにし、ディレイブッファ数を少なくする。
データとシフトレジスタ353で生成されたサンプリングパルスとの位相関係について説明してきたが、これに限らずデータとマスタークロックと直接にサンプリングしてもよいし、他のロジックで組み合わせてもよいし、考え方は同じである。
図26は、基準電圧生成回路に応用した場合のシステムの構成例を示す図である。
このような場合、光学特性センサによって検知して制御パルスを生成することはもちろんできる。トランジスタの能力の変動として検出することも可能なのでここで説明する。
同じトランジスタ特性(Vth)において、液晶駆動させる電源電圧(VDD1_ref)が低くなると、液晶駆動させる電源電圧(VDD1_ref)と同じく電源電圧を使用する遅延回路におけるディレイ量が大きくなる。
一方、液晶駆動させる電源電圧(VDD1_ref)と同じではない電源電圧VDD1Aを使用する遅延回路おけるディレイ量が変わらない。このディレイ量の差が設計される期間以上あれば、適切なガンマが得られるようにγ制御信号CTL11、CTL12を出力する。このように、常時適切なガンマを得られることができる。
図26のγ制御信号CTL11は、図27では信号GS1,GS2となり、γ制御信号CTL12は、図27では信号GS3,GS4となる。
また、本発明は、絶縁基板上に駆動回路を一体に形成したTFT液晶表示装置、CGS(Continuous Grain Silicon)液晶など、各種の液晶表示装置、さらにはEL(Electro Luminescence)表示装置等、種々のフラットディスプレイ装置に広く適用することができる。
データ処理回路に適用されるとサンプリングのマージンが拡大されるので高速周波数駆動になればなるほど必要な技術であり、歩留まり向上を図ることが可能である。
基準電圧生成回路に適用されると、常時に適切なガンマが得られ、画質向上に貢献できる。
回路構成が簡単のため、額縁に影響少ない。また、長い周期の検出パルスにしておけば消費電力は非常に少ない。
このような構成の携帯電話機において、表示部430にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
Claims (8)
- 充電または放電を2段階で行い、信号を遅延させる遅延回路であって、
遅延信号を出力する出力部と、
2つの電源と、
遅延インバータと、を有し、
上記遅延インバータは、
上記出力部と片側電源との間に、第1回目の充電または放電用の同一チャネル型の第1および第2トランジスタが直列に接続され、当該第1トランジスタまたは第2トランジスタに並列に、第2回目の充電または放電用の上記第1および第2トランジスタと異なるチャネル型の第3トランジスタが接続され、
上記遅延インバータの入力の前の逆相パルスが上記第1および第2トランジスタのゲートに供給され、第1回目の充電または放電は上記遅延インバータの入力の前の逆相パルスで行い、
上記遅延インバータの入力パルスが上記第3トランジスタのゲートに供給され、第2回目の充電または放電は上記遅延インバータの入力パルスで行う
遅延回路。 - 充電または放電を2段階で行い、信号を遅延させる遅延回路であって、
遅延信号を出力する出力部と、
2つの電源と、
遅延インバータと、を有し、
上記遅延インバータは、
上記出力部と片側電源との間に、第1回目の充電または放電用の同一チャネル型の第1および第2トランジスタが直列に接続され、当該第1トランジスタまたは第2トランジスタに並列に、第2回目の充電または放電用の上記第1および第2トランジスタと異なるチャネル型の第3トランジスタが接続され、
上記出力部と他側との間に、第1回目の放電または充電用の上記第3トランジスタと同一チャネル型の第4および第5トランジスタが直列に接続され、当該第4トランジスタまたは第5トランジスタに並列に、第2回目の放電または充電用の上記第1および第2トランジスタと同じチャネル型の第6トランジスタが接続され、
上記遅延インバータの入力の前の逆相パルスが上記第1および第2トランジスタのゲート、並びに、上記第4および第5トランジスタに供給され、第1回目の充電または放電は上記遅延インバータの入力の前の逆相パルスで行い、
上記遅延インバータの入力パルスが上記第3トランジスタおよび第6トランジスタのゲートに供給され、第2回目の充電または放電は上記遅延インバータの入力パルスで行う
遅延回路。 - 制御対象回路に制御信号を供給する半導体制御回路であって、
検出パルスを受けてトランジスタ特性に応じた遅延量の異なる複数の遅延信号を出力する遅延回路と、
上記検出パルスを基準信号として上記遅延回路の遅延信号をサンプリングするサンプリング回路と、
上記サンプリング回路でサンプリングされた複数の遅延信号の差に応じたヒステリシス特性を有する制御信号を生成するヒステリシス性回路と、を有し、
上記遅延回路は、
充電または放電を2段階で行い、信号を遅延させる遅延回路であって、
遅延信号を出力する出力部と、
2つの電源と、
遅延インバータと、を有し、
上記遅延インバータは、
上記出力部と片側電源との間に、第1回目の充電または放電用の同一チャネル型の第1および第2トランジスタが直列に接続され、当該第1トランジスタまたは第2トランジスタに並列に、第2回目の充電または放電用の上記第1および第2トランジスタと異なるチャネル型の第3トランジスタが接続され、
上記遅延インバータの入力の前の逆相パルスが上記第1および第2トランジスタのゲートに供給され、第1回目の充電または放電は上記遅延インバータの入力の前の逆相パルスで行い、
上記遅延インバータの入力パルスが上記第3トランジスタのゲートに供給され、第2回目の充電または放電は上記遅延インバータの入力パルスで行う
半導体制御回路。 - 制御対象回路に制御信号を供給する半導体制御回路であって、
検出パルスを受けてトランジスタ特性に応じた遅延量の異なる複数の遅延信号を出力する遅延回路と、
上記検出パルスを基準信号として上記遅延回路の遅延信号をサンプリングするサンプリング回路と、
上記サンプリング回路でサンプリングされた複数の遅延信号の差に応じたヒステリシス特性を有する制御信号を生成するヒステリシス性回路と、を有し、
上記遅延回路は、
充電または放電を2段階で行い、信号を遅延させる遅延回路であって、
遅延信号を出力する出力部と、
2つの電源と、
遅延インバータと、を有し、
上記遅延インバータは、
上記出力部と片側電源との間に、第1回目の充電または放電用の同一チャネル型の第1および第2トランジスタが直列に接続され、当該第1トランジスタまたは第2トランジスタに並列に、第2回目の充電または放電用の上記第1および第2トランジスタと異なるチャネル型の第3トランジスタが接続され、
上記出力部と他側との間に、第1回目の放電または充電用の上記第3トランジスタと同一チャネル型の第4および第5トランジスタが直列に接続され、当該第4トランジスタまたは第5トランジスタに並列に、第2回目の放電または充電用の上記第1および第2トランジスタと同じチャネル型の第6トランジスタが接続され、
上記遅延インバータの入力の前の逆相パルスが上記第1および第2トランジスタのゲート、並びに、上記第4および第5トランジスタに供給され、第1回目の充電または放電は上記遅延インバータの入力の前の逆相パルスで行い、
上記遅延インバータの入力パルスが上記第3トランジスタおよび第6トランジスタのゲートに供給され、第2回目の充電または放電は上記遅延インバータの入力パルスで行う
半導体制御回路。 - 有効表示部と、
上記有効表示部の動作にかかわる処理を行う少なくとも一つの周辺回路と、
上記周辺回路を制御対象回路として制御信号を出力する半導体制御回路と、が絶縁基板上に一体形成され、
上記半導体制御回路は、
検出パルスを受けてトランジスタ特性に応じた遅延量の異なる複数の遅延信号を出力する遅延回路と、
上記検出パルスを基準信号として上記遅延回路の遅延信号をサンプリングするサンプリング回路と、
上記サンプリング回路でサンプリングされた複数の遅延信号の差に応じたヒステリシス特性を有する制御信号を生成するヒステリシス性回路と、を含み、
上記遅延回路は、
充電または放電を2段階で行い、信号を遅延させる遅延回路であって、
遅延信号を出力する出力部と、
2つの電源と、
遅延インバータと、を有し、
上記遅延インバータは、
上記出力部と片側電源との間に、第1回目の充電または放電用の同一チャネル型の第1および第2トランジスタが直列に接続され、当該第1トランジスタまたは第2トランジスタに並列に、第2回目の充電または放電用の上記第1および第2トランジスタと異なるチャネル型の第3トランジスタが接続され、
上記遅延インバータの入力の前の逆相パルスが上記第1および第2トランジスタのゲートに供給され、第1回目の充電または放電は上記遅延インバータの入力の前の逆相パルスで行い、
上記遅延インバータの入力パルスが上記第3トランジスタのゲートに供給され、第2回目の充電または放電は上記遅延インバータの入力パルスで行う
表示装置。 - 有効表示部と、
上記有効表示部の動作にかかわる処理を行う少なくとも一つの周辺回路と、
上記周辺回路を制御対象回路として制御信号を出力する半導体制御回路と、が絶縁基板上に一体形成され、
上記半導体制御回路は、
検出パルスを受けてトランジスタ特性に応じた遅延量の異なる複数の遅延信号を出力する遅延回路と、
上記検出パルスを基準信号として上記遅延回路の遅延信号をサンプリングするサンプリング回路と、
上記サンプリング回路でサンプリングされた複数の遅延信号の差に応じたヒステリシス特性を有する制御信号を生成するヒステリシス性回路と、を含み、
上記遅延回路は、
充電または放電を2段階で行い、信号を遅延させる遅延回路であって、
遅延信号を出力する出力部と、
2つの電源と、
遅延インバータと、を有し、
上記遅延インバータは、
上記出力部と片側電源との間に、第1回目の充電または放電用の同一チャネル型の第1および第2トランジスタが直列に接続され、当該第1トランジスタまたは第2トランジスタに並列に、第2回目の充電または放電用の上記第1および第2トランジスタと異なるチャネル型の第3トランジスタが接続され、
上記出力部と他側との間に、第1回目の放電または充電用の上記第3トランジスタと同一チャネル型の第4および第5トランジスタが直列に接続され、当該第4トランジスタまたは第5トランジスタに並列に、第2回目の放電または充電用の上記第1および第2トランジスタと同じチャネル型の第6トランジスタが接続され、
上記遅延インバータの入力の前の逆相パルスが上記第1および第2トランジスタのゲート、並びに、上記第4および第5トランジスタに供給され、第1回目の充電または放電は上記遅延インバータの入力の前の逆相パルスで行い、
上記遅延インバータの入力パルスが上記第3トランジスタおよび第6トランジスタのゲートに供給され、第2回目の充電または放電は上記遅延インバータの入力パルスで行う
表示装置。 - 表示装置を有する電子機器であって、
上記表示装置は、
有効表示部と、
上記有効表示部の動作にかかわる処理を行う少なくとも一つの周辺回路と、
上記周辺回路を制御対象回路として制御信号を出力する半導体制御回路と、が絶縁基板上に一体形成され、
上記半導体制御回路は、
検出パルスを受けてトランジスタ特性に応じた遅延量の異なる複数の遅延信号を出力する遅延回路と、
上記検出パルスを基準信号として上記遅延回路の遅延信号をサンプリングするサンプリング回路と、
上記サンプリング回路でサンプリングされた複数の遅延信号の差に応じたヒステリシス特性を有する制御信号を生成するヒステリシス性回路と、を含み、
上記遅延回路は、
充電または放電を2段階で行い、信号を遅延させる遅延回路であって、
遅延信号を出力する出力部と、
2つの電源と、
遅延インバータと、を有し、
上記遅延インバータは、
上記出力部と片側電源との間に、第1回目の充電または放電用の同一チャネル型の第1および第2トランジスタが直列に接続され、当該第1トランジスタまたは第2トランジスタに並列に、第2回目の充電または放電用の上記第1および第2トランジスタと異なるチャネル型の第3トランジスタが接続され、
上記遅延インバータの入力の前の逆相パルスが上記第1および第2トランジスタのゲートに供給され、第1回目の充電または放電は上記遅延インバータの入力の前の逆相パルスで行い、
上記遅延インバータの入力パルスが上記第3トランジスタのゲートに供給され、第2回目の充電または放電は上記遅延インバータの入力パルスで行う
電子機器。 - 表示装置を有する電子機器であって、
上記表示装置は、
有効表示部と、
上記有効表示部の動作にかかわる処理を行う少なくとも一つの周辺回路と、
上記周辺回路を制御対象回路として制御信号を出力する半導体制御回路と、が絶縁基板上に一体形成され、
上記半導体制御回路は、
検出パルスを受けてトランジスタ特性に応じた遅延量の異なる複数の遅延信号を出力する遅延回路と、
上記検出パルスを基準信号として上記遅延回路の遅延信号をサンプリングするサンプリング回路と、
上記サンプリング回路でサンプリングされた複数の遅延信号の差に応じたヒステリシス特性を有する制御信号を生成するヒステリシス性回路と、を含み、
上記遅延回路は、
充電または放電を2段階で行い、信号を遅延させる遅延回路であって、
遅延信号を出力する出力部と、
2つの電源と、
遅延インバータと、を有し、
上記出力部と片側電源との間に、第1回目の充電または放電用の同一チャネル型の第1および第2トランジスタが直列に接続され、当該第1トランジスタまたは第2トランジスタに並列に、第2回目の充電または放電用の上記第1および第2トランジスタと異なるチャネル型の第3トランジスタが接続され、
上記出力部と他側との間に、第1回目の放電または充電用の上記第3トランジスタと同一チャネル型の第4および第5トランジスタが直列に接続され、当該第4トランジスタまたは第5トランジスタに並列に、第2回目の放電または充電用の上記第1および第2トランジスタと同じチャネル型の第6トランジスタが接続され、
上記遅延インバータの入力の前の逆相パルスが上記第1および第2トランジスタのゲート、並びに、上記第4および第5トランジスタに供給され、第1回目の充電または放電は上記遅延インバータの入力の前の逆相パルスで行い、
上記遅延インバータの入力パルスが上記第3トランジスタおよび第6トランジスタのゲートに供給され、第2回目の充電または放電は上記遅延インバータの入力パルスで行う
電子機器。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007224925A JP5008032B2 (ja) | 2007-08-30 | 2007-08-30 | 遅延回路、半導体制御回路、表示装置、および電子機器 |
TW097129095A TWI396172B (zh) | 2007-08-30 | 2008-07-31 | 延遲電路,半導體控制電路,顯示裝置及電子裝置 |
US12/222,860 US7956663B2 (en) | 2007-08-30 | 2008-08-18 | Delay circuit, semiconductor control circuit, display device, and electronic device |
CN2008102151068A CN101378252B (zh) | 2007-08-30 | 2008-09-01 | 延迟电路、半导体控制电路、显示设备和电子装置 |
US13/064,219 US8054104B2 (en) | 2007-08-30 | 2011-03-11 | Delay circuit, semiconductor control circuit, display device and electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007224925A JP5008032B2 (ja) | 2007-08-30 | 2007-08-30 | 遅延回路、半導体制御回路、表示装置、および電子機器 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009058693A JP2009058693A (ja) | 2009-03-19 |
JP2009058693A5 JP2009058693A5 (ja) | 2009-11-05 |
JP5008032B2 true JP5008032B2 (ja) | 2012-08-22 |
Family
ID=40406479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007224925A Active JP5008032B2 (ja) | 2007-08-30 | 2007-08-30 | 遅延回路、半導体制御回路、表示装置、および電子機器 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7956663B2 (ja) |
JP (1) | JP5008032B2 (ja) |
CN (1) | CN101378252B (ja) |
TW (1) | TWI396172B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5532301B2 (ja) * | 2009-12-25 | 2014-06-25 | ソニー株式会社 | 駆動回路および表示装置 |
JP2012080523A (ja) * | 2010-09-10 | 2012-04-19 | Renesas Electronics Corp | 制御電圧生成回路、定電流源回路及びそれらを有する遅延回路、論理回路 |
US9159277B2 (en) * | 2011-09-20 | 2015-10-13 | Pixtronix, Inc. | Circuits for controlling an array of light modulators of a display apparatus to generate display images |
TWI512703B (zh) | 2014-03-06 | 2015-12-11 | Au Optronics Corp | 移位暫存電路及移位暫存器 |
US9966953B2 (en) * | 2016-06-02 | 2018-05-08 | Qualcomm Incorporated | Low clock power data-gated flip-flop |
CN111210766B (zh) * | 2020-02-24 | 2021-04-06 | 厦门天马微电子有限公司 | 反相器及其驱动方法、栅极驱动电路、显示装置 |
CN112419994B (zh) * | 2020-11-30 | 2022-07-12 | 厦门天马微电子有限公司 | 显示面板和显示装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4698526A (en) * | 1985-10-17 | 1987-10-06 | Inmos Corporation | Source follower CMOS input buffer |
JP2685203B2 (ja) * | 1988-02-22 | 1997-12-03 | 富士通株式会社 | 遅延回路 |
ES2101214T3 (es) * | 1993-06-15 | 1997-07-01 | Alcatel Bell Nv | Circuito de conversion de nivel. |
JP2885177B2 (ja) * | 1996-03-22 | 1999-04-19 | 日本電気株式会社 | 電源モニタ回路 |
TW538400B (en) * | 1999-11-01 | 2003-06-21 | Sharp Kk | Shift register and image display device |
JP2003051741A (ja) * | 2001-08-07 | 2003-02-21 | Sony Corp | バッファ回路 |
JP3958271B2 (ja) * | 2003-09-19 | 2007-08-15 | シャープ株式会社 | レベルシフタ及びそれを用いた表示装置 |
JP4321266B2 (ja) | 2003-10-16 | 2009-08-26 | ソニー株式会社 | インバータ回路および表示装置 |
US7567097B2 (en) * | 2007-09-29 | 2009-07-28 | Hewlett-Packard Development Company, L.P. | Pre-driver circuit and appparatus using same |
-
2007
- 2007-08-30 JP JP2007224925A patent/JP5008032B2/ja active Active
-
2008
- 2008-07-31 TW TW097129095A patent/TWI396172B/zh active
- 2008-08-18 US US12/222,860 patent/US7956663B2/en active Active
- 2008-09-01 CN CN2008102151068A patent/CN101378252B/zh active Active
-
2011
- 2011-03-11 US US13/064,219 patent/US8054104B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8054104B2 (en) | 2011-11-08 |
TWI396172B (zh) | 2013-05-11 |
CN101378252A (zh) | 2009-03-04 |
CN101378252B (zh) | 2012-08-22 |
US20090058488A1 (en) | 2009-03-05 |
US7956663B2 (en) | 2011-06-07 |
US20110164007A1 (en) | 2011-07-07 |
TW200912879A (en) | 2009-03-16 |
JP2009058693A (ja) | 2009-03-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090918 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090918 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111227 |
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