DE69304378T2 - Verfahren und Vorrichtung zur Regelung einer Verzögerung über mehrere Verzögerungsbereiche - Google Patents
Verfahren und Vorrichtung zur Regelung einer Verzögerung über mehrere VerzögerungsbereicheInfo
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Description
- Die Erfindung betrifft die Vorrichtungen mit in Abhängigkeit von einem Verzögerungssollwert einstellbarer Verzögerung, wobei der Verzögerungssollwert in Form einer digitalen Größe vorliegen kann.
- Die Schaltungen mit einstellbarer Verzögerung besitzen zahlreiche Anwendungen und werden insbesondere verwendet, wenn die Phase zwischen zwei logischen Signalen eingestellt werden soll. In diesem Fall wird das erste dieser Signale an den Eingang einer Verzögerungsschaltung angelegt, wobei das Ausmaß der Phasenverschiebung zwischen dem Ausgangssignal und dem Eingangssignal dazu dient, die Einstellung der Verzögerungsschaltung zu steuern.
- Die Phasenregelung kann mittels eines analogen oder digitalen Einstellsignals erfolgen, wobei die digitale Lösung oftmals bevorzugt wird, weil sie gegenüber Störungen und Dämpfungen aufgrund der Signalübertragung weniger empfindlich ist. Außerdem ist sie im Fall einer Verwirklichung in Form einer integrierten Schaltung gegenüber Herstellungsstreuungen weniger empfindlich.
- Eine erste bekannte Lösung zum Verwirklichen einer Verzögerungsschaltung mit digitaler Steuerung besteht darin, mehrere elementare Glieder beispielsweise des Invertierertyps zu verwenden, die einem digital gesteuerten Verbindungssystem zugeordnet sind, das die Anschaltung in Kaskade einer veränderlichen Anzahl von elementaren Gliedern ermöglicht. Die Anwendung dieses Schaltungstyps ist indessen auf den Fall eingeschränkt, in dem es nicht notwendig ist, eine Präzision der Verzögerungseinstellung zu erhalten, die unter der intrinsischen Verzögerung des elementaren Glieds liegt.
- Eine weitere bekannte Lösung besteht darin, eine Schaltung des Widerstands-/Kapazitäts-Typs zu verwenden, bei der der Widerstand aus mehreren elementaren Widerständen gebildet ist, die in Abhängigkeit von der digitalen Steuerung wahlweise parallel angeschaltet werden. In diesem Fall ist die Verzögerung durch die Zeitkonstante der Schaltung festgelegt. Wenn sämtliche elementaren Widerstände denselben Wert besitzen, ist die erhaltene Verzögerung dann zur Anzahl der gewählten Widerstände umgekehrt proportional. Um nun eine konstante Einstellpräzision im gesamten Einstellbereich zu erhalten, ist es notwendig, daß die die Verzögerung mit der digitalen Einstellgröße verbindende Funktion sich soweit wie möglich einer linearen Funktion nähert. Die durch die vorangehende Lösung erhaltene Antwort ist daher von der linearen Beziehung sehr weit entfernt. Um sich ihr anzunähern, ist es daher notwendig, die elementaren Widerstände auf sehr präzise Werte zu dimensionieren, die sämtlich voneinander verschieden sind. Dieses Ergebnis ist indessen im Fall einer integrierten Verwirklichung sehr schwer zu erhalten. Andererseits muß eine solche Schaltung für jedes Signal vorgesehen sein, dessen Phase eingestellt werden soll.
- Wenn beispielsweise die Verzögerungsschaltung dazu bestimmt ist, in einer Phasenverriegelungsschaltung des Typs verwendet zu werden, der in der europäischen Patentanmeldung beschrieben ist, die unter der Nummer 441 684 veröffentlicht worden ist, am 30. Januar 1991 eingereicht worden ist und den Titel "Circuit verouillé en phase et multiplieur des fréquence en résultant" trägt, ist die vorangehende Lösung wegen ihres Platzbedarfs und wegen ihrer Empfindlichkeit gegenüber Herstellungsstreuungen nicht zufriedenstellend.
- Ein Verfahren, das darin besteht, eine Überlagerung mit Gewichtung und Integralwirkung des Eingangssignals und eines Signals, das in bezug auf das Eingangssignal um einen festen Wert verzögert ist, auszuführen, ermöglicht eine präzise Einstellung mit der Möglichkeit, eine minimale Verzögerung zu erhalten, die kleiner als die intrinsische Verzögerung der elementaren Glieder für die gewählte Technologie ist. Indem der Wert der festen Verzögerung beschränkt wird, stellt diese Lösung außerdem in guter Näherung eine lineare Antwort der Verzögerung in Abhängigkeit von der Sollverzögerung dar. Der Einstellbereich der Verzögerung ist dann gleich dem Wert der festen Verzögerung. Nun ist es bei bestimmten Anwendungen wünschenswert, daß die Verzögerung in einem großen Bereich eingestellt werden kann. Wenn jedoch der Wert der festen Verzögerung über einen bestimmten Wert erhöht wird, der von der Dimensionierung der Kombinationsschaltung abhängt, wird die Antwort der Verzögerung in Abhängigkeit vom Sollwert zunehmend weniger linear und weist am Ende eine Unstetigkeit auf.
- Die Erfindung hat zum Ziel, die vorangehenden Nachteile zu beseitigen, indem sie eine Lösung vorschlägt, die zugleich eine präzise und lineare Einstellung und eine gute Annäherung an die Möglichkeit, eine minimale Verzögerung mit kleinem Wert zu erhalten, ermöglicht, wobei dennoch ein weiter Einstellbereich möglich ist.
- Hierzu hat die Erfindung ein Verfahren zum Liefern eines Ausgangssignals zum Gegenstand, wobei das Ausgangssignal eine Verzögerung in bezug auf ein logisches Eingangssignal aufweist, wobei die Verzögerung in Abhängigkeit von einem Sollverzögerungswert einstellbar ist, dadurch gekennzeichnet, daß es darin besteht, eine Folge von in bezug auf das Eingangssignal verzögerten Signalen in der Weise zu erzeugen, daß die Verzögerung zwischen einem verzögerten Signal und dem vorhergehenden Signal einen vorgegebenen Wert besitzt, eines der verzögerten Signale und das vorhergehende Signal zu wählen und eine Überlagerung mit Gewichtung und Integralwirkung der gewählten Signale auszuführen, wobei die Auswahl und die Gewichtung in Abhängigkeit vom Verzögerungssollwert bestimmt werden.
- Das Verfahren gemäß der Erfindung definiert daher mehrere Einstellbereiche, wobei die Wahl eines bestimmten Bereichs dadurch erfolgt, daß eines der verzögerten Signale und das vorhergehende Signal gewählt werden.
- Um eine Verzögerung zu erhalten, die sich in Abhängigkeit vom Sollwert trotz des Übergangs von einem Bereich zu einem anderen kontinuierlich verändert, ist das Verfahren gemäß der Erfindung außerdem dadurch gekennzeichnet, daß die Gewichtung darin besteht, den zwei gewählten Signalen entsprechend zwei komplementäre Gewichtungskoeffizienten zuzuweisen, die vom Verzögerungssollwert abhängen und im Bereich zwischen 0 und einem Maximalwert enthalten sind.
- Die Erfindung hat außerdem eine Verzögerungsschaltung zur Ausführung des Verfahrens gemäß der Erfindung zum Gegenstand. Diese Schaltung ist dadurch gekennzeichnet, daß sie Wählmittel zum Wählen eines der verzögerten Signale und des vorhergehenden Signals sowie Kombinationsmittel zum Liefern eines sich aus der Überlagerung mit Gewichtung und Integralwirkung der gewählten Signale ergebenden Kombinationssignals enthält, wobei die Wählmittel und Kombinationsmittel durch eine Steuerschaltung in Abhängigkeit vom Verzögerungssollwert gesteuert werden.
- Die Erfindung hat außerdem mehrere spezielle Ausführungsformen zum Gegenstand, die so beschaffen sind, daß die ECL- und CMOS- Technologien verwendet werden können.
- Diese Ausführungen sowie weitere Aspekte und Vorteile der Erfindung werden in der folgenden Beschreibung unter Bezugnahme auf die Figuren deutlich.
- - Fig. 1 zeigt das Prinzipschaltbild der Verzögerungsschaltung gemäß der Erfindung.
- - Fig. 2 zeigt eine erste Variante der Ausführung der Schaltung von Fig. 1.
- - Fig. 3 zeigt Zeitablaufdiagramme, die die Erläuterung der Funktionsweise der Schaltung von Fig. 2 ermöglichen.
- - Fig. 4 zeigt das Prinzipschaltbild einer ECL-Ausführung der Verzögerungsschaltung gemäß der Erfindung.
- - Die Fig. 5 und 6 zeigen eine detaillierte Ausführung in ECL-Technologie.
- - Fig. 7 zeigt das Prinzipschaltbild einer CMOS-Ausführung.
- - Fig. 8 zeigt eine detaillierte Ausführung in CMOS-Technologie.
- - Fig. 9 zeigt eine Steuerschaltung der Verzögerungsschaltung gemäß der Erfindung.
- - Fig. 10 zeigt Diagramme zur Erläuterung der Funktionsweise der Steuerschaltung gemäß Fig. 9.
- Die Verzögerungsschaltung gemäß der Erfindung ist schematisch in Fig. 1 gezeigt. Es sind mehrere Schaltungen mit fester Verzögerung D1, D2, ..., Dn in Kaskade geschaltet, wobei die erste Schaltung mit fester Verzögerung D1 am Eingang ein Eingangssignal e&sub0; empfängt. Die Schaltungen mit fester Verzögerung D1, D2, ..., Dn liefern am Ausgang verzögerte Signale e&sub1;, e&sub2;, ..., en.
- Das Eingangssignal e&sub0; sowie die verzögerten Signale e&sub1; bis en werden an den Eingang der Wählmittel 1 und der Kombinationsmittel 2 angelegt, die in Abhängigkeit von Wählsignalen A bzw. von Gewichtungssignalen NK gesteuert werden, welche von einer Steuerschaltung 3 geliefert werden. Die Steuerschaltung 3 empfängt am Eingang den Verzögerungssollwert CN, der die Form einer binären digitalen Größe annehmen kann.
- Die Kombinationsmittel 2 liefern am Ausgang ein Kombinationssignal fK, das an den Eingang einer Impulsformungsschaltung F angelegt wird, deren Ausgang das logische Ausgangssignal sK liefert.
- Die Schaltung von Fig. 1 arbeitet in folgender Weise. Abhängig vom Verzögerungssollwert CN liefert die Steuerschaltung 3 die Signale A, um eines der verzögerten Signale sowie das Signal, das ihm in der Kette der Schaltungen mit fester Verzögerung D1, ..., Dn vorhergeht, zu wählen. Die Wählsignale A definieren daher den für den Verzögerungssollwert CN notwendigen Einstellbereich. Die Steuerschaltung 3 liefert andererseits die Gewichtungssignale NK in Abhängigkeit von den niedrigwertigen Stellen des Verzögerungssollwerts CN. Diese Signale NK definieren die Gewichtungskoeffizienten, die an die Kombinationsmittel 2 angelegt werden.
- Fig. 2 zeigt eine erste Möglichkeit der Anordnung der Wählmittel 1 in bezug auf die Kombinationsmittel 2. Um die folgende Darlegung zu vereinfachen, ist die Anzahl der verzögerten Signale und der zugeordneten Schaltungen mit fester Verzögerung auf 4 begrenzt, wobei die Erfindung selbstverständlich nicht auf diesen besonderen Fall eingeschränkt ist und einfach auf eine beliebige Anzahl von verzögerten Signalen verallgemeinert werden kann. Andererseits wird die positive Logik verwendet, wobei angenommen wird, daß die Ein/Aus-Schalter geöffnet oder geschlossen werden, je nachdem, ob die sie steuernden Signale den Wert 0 oder den Wert 1 besitzen.
- Gemäß der in Fig. 2 gezeigten Ausführung sind die Kombinationsmittel aus einer einzigen Kombinationsschaltung 2 gebildet, die zwei Eingänge X und Y enthält, welche dazu bestimmt sind, zwei aufeinanderfolgende Signale der Signale e0, ..., e4 zu empfangen. Die Kombinationsschaltung 2 empfängt die Gewichtungssignale NK und liefert am Ausgang das Kombinationssignal fK. Der Eingang X der Kombinationsschaltung 2 ist mit dem Eingangssignal e&sub0; sowie mit den verzögerten Signalen geraden Rangs e&sub2;, e&sub4; über Ein/Aus-Schalter SW0, SW2, SW4 verbunden, die durch Wählsignale a&sub0;, a&sub2; bzw. a&sub4; gesteuert werden. Der Eingang Y der Schaltung 2 ist mit den verzögerten Signalen ungeraden Rangs e&sub1;, e&sub3; über Ein/Aus-Schalter SW1, SW3 verbunden, die durch die Wählsignale a&sub1; bzw. a&sub3; gesteuert werden.
- Im Betrieb aktiviert die Steuerschaltung 3 für einen in Abhängigkeit vom Verzögerungssollwert CN bestimmten Einstellbereich zwei aufeinanderfolgende Ein/Aus-Schalter, beispielsweise SW0 und SW1, so daß der Kombinationsschaltung 2 ermöglicht wird, die Überlagerung mit Integralwirkung und Gewichtung der zwei gewählten Signale e&sub0;, e&sub1; vorzunehmen.
- Um die folgenden Erläuterungen zu erleichtern, werden die Überlegungen an normierten Größen der betroffenen Signale vorgenommen, außerdem wird angenommen, daß die den ausgewählten Signalen zugewiesenen Gewichtungskoeffizienten komplementär sind und im Bereich von 0 bis 1 liegen. Somit hat der Koeffizient, der an das vom Eingang X der Schaltung 2 empfangene Signal angelegt wird, einen Wert K, der zwischen 0 und 1 veränderlich ist, während derjenige, der an das vom Eingang Y empfangene Signal angelegt wird, den Wert 1 - K besitzt.
- Unter diesen Bedingungen ist die Schaltung 2 so beschaffen, daß sie die Kombination KX + (1 - K)Y mit Integration über die Zeit verwirklicht.
- Die in Fig. 3 gezeigten Zeitablaufdiagramme ermöglichen die Erläuterung der Funktionsweise der Kombinationsschaltung 2:
- Das Zeitablaufdiagramm (a) zeigt die aus den Signalen e&sub0; bis e&sub4; ausgewählten Signale eX und eY, die an die Eingänge X bzw. Y der Schaltung 2 angelegt werden. Die Signale eX, eY besitzen normalerweise eine steile Übergangsflanke zwischen einem ersten und einem zweiten Pegel, dem eine weitere (nicht gezeigte) Flanke folgt, die das Signal wieder auf seinen ersten Pegel zurückstellt. In der Praxis ist diese Flanke durch den Zeitpunkt definiert, in dem das Signal einen Schwellenwert erreicht, der im allgemeinen dem Zwischenpegel zwischen dem minimalen Pegel und dem maximalen Pegel des Signals entspricht.
- Wenn beispielsweise angenommen wird, daß die Wählsignale a&sub0; und a&sub1; aktiv sind, sind die Signale eX und eY die Signale e&sub0; bzw. e&sub1;. Das Signal eY stimmt dann mit dem Signal e&sub0; überein, es ist jedoch um die Verzögerung T verzögert, die durch die Verzögerungsschaltung D&sub1; definiert ist.
- Das Zeitablaufdiagramm (b) zeigt das Kombinationssignal fK für verschiedene Werte des Gewichtungskoeffizienten K. Selbstverständlich ist die Form der gezeigten Signale eine vereinfachte Darstellung derjenigen Signale, die mit den wirklichen Schaltungen erhalten werden können. Es empfiehlt sich indessen anzumerken, daß diese Darstellung nicht wirklichkeitsfern ist. Insbesondere wird stets eine Sättigungsstufe beobachtet, weil das Integral eines Impulses in jedem Fall dadurch endet, daß es auf die Werte der Versorgungspotentiale begrenzt ist.
- Das Signal f&sub1; entspricht dem Fall, in dem K = 1 ist, d. h. dem Fall, in dem der an das Signal e&sub1; angelegte Gewichtungskoeffizient Null ist. Dieses Signal besitzt die Form eines Trapezes, dessen Anstiegsflanke im Zeitpunkt 0, der dem Zeitpunkt entspricht, in dem das Signal e&sub0; den Schwellenwert erreicht, beginnt. Das Signal f&sub1; steigt bis zum Zeitpunkt tm, in dem es eine Sättigungsstufe erreicht, linear an.
- Das Signal f&sub0; entspricht dem Fall, in dem der an das Signal e&sub0; angelegte Gewichtungskoeffizient Null ist. Dieses Signal gibt das Signal f&sub1; mit der Verzögerung T wieder.
- Für die verschiedenen Gewichtungskoeffizienten dieser zwei Extremfälle besitzt das Kombinationssignal den durch die Kurve fK gezeigten Verlauf.
- Die Signale f&sub1; und f&sub0; erreichen den Schwellenwert in den Zeitpunkten t1 bzw. t0, während das Signal fK diese Schwelle im Zeitpunkt θ erreicht. Der Abstand zwischen t1 und t0 ist gleich der Verzögerung T. Somit sind die minimalen bzw. maximalen Verzögerungen des Kombinationssignals fK in bezug auf das Eingangssignal e&sub0; zwischen t1 und t0 enthalten. Folglich ist die im allgemeinen Fall erhaltene Verzögerung ein Wert θ, der im Bereich von t1 bis t1 + T liegt.
- Das Zeitablaufdiagramm (c) zeigt das Ausgangssignal der Impulsformungsschaltung F in jedem der drei im Zeitablaufdiagramm (b) gezeigten Fälle. So besitzen die Signale s&sub1; und s&sub0; in den Zeitpunkten t1 bzw. t0 eine Flanke. Für einen gegebenen Koeffizienten K besitzt das Ausgangssignal sK eine Flanke, die in bezug auf das Signal s&sub1; um einen Wert TK verzögert ist, wobei der Wert TK zwischen 0 und T liegt.
- Die Weise, in der sich die Verzögerung 0 in Abhängigkeit vom Gewichtungskoeffizienten K verändert, hängt wesentlich von der oben definierten Übergangszeit tm und von der festen Verzögerung ab. Die Übergangszeit tm definiert die minimale Verzögerung t1 des Ausgangssignals sK in bezug auf das Eingangssignal e&sub0;. Im vollständig linearen Fall, der gezeigt ist, ist diese minimale Verzögerung gleich der Hälfte der Übergangszeit.
- Wenn die Veränderungen der Verzögerung TK in Abhängigkeit vom Koeffizienten K für verschiedene Werte der Übergangszeit tm und der festen Verzögerung T untersucht werden, wird festgestellt, daß T kleiner als tm sein muß, um jede Unstetigkeit der Verzögerung TK in Abhängigkeit vom Gewichtungskoeffizienten K und daher vom Verzögerungssollwert zu vermeiden. Andererseits wird eine vollkommen lineare Antwort der Verzögerung TK in Abhängigkeit von K erhalten, sobald T kleiner oder gleich tm/2 ist. Somit wird für festes tm eine lineare Antwort erhalten, und dies im größtmöglichen Einstellbereich, wenn T = tm/2 ist.
- Für eine gegebene Wahl eines verzögerten Signals und des vorhergehenden Signals bestimmt die feste Verzögerung T den Einstellbereich der Verzögerung. Außerdem ist es für einen bestimmten Bereich möglich, eine lineare Antwort zu erhalten, indem tm gleich 2T gewählt wird. Es kann jedoch auch eine kürzere Übergangszeit gewählt werden, um die minimale Verzögerung t1 zu reduzieren, die direkt von der Übergangszeit tm abhängt.
- Im allgemeinen hat die Wahl von T und von tm einen Kompromiß zwischen der minimalen Verzögerung, dem Einstellbereich für einen gewählten Bereich und der Linearität der Verzögerung in bezug auf den Verzögerungssollwert zur Folge.
- Kraft der in Fig. 2 gezeigten Anordnung hat der Übergang von einem Bereich zu einem anderen keinerlei Unstetigkeit der Einstellung der Verzögerung in Abhängigkeit vom Sollwert zur Folge, wenn dafür gesorgt wird, daß sich der Koeffizient K in Abhängigkeit vom Sollwert CN gemäß einer fallenden oder wachsenden Funktion verändert, je nachdem, ob das gewählte verzögerte Signal ungeraden oder geraden Rang besitzt. Später wird mit Bezug auf die Fig. 9 und 10 ersichtlich, wie dieses Ergebnis in der Praxis erhalten wird.
- Fig. 4 zeigt ein weiteres Prinzipschaltbild der Wähl- und Kombinationsmittel im Hinblick auf eine Ausführung in ECL- Technologie.
- Die gezeigte Schaltung wird durch zwei Versorgungspotentiale Vdd und Vss gespeist, die einem positiven Potential bzw. der Masse entsprechen. Eine aus einem Widerstand R und einer hierzu parallelen Kapazität gebildete Impedanz Z ist mit einem ersten Anschluß an das positive Potential Vdd und mit einem zweiten Anschluß über Ein/Aus-Schalter Q0, SW0, Q2, SW2, Q4, SW4 bzw. Q1, SW1, Q3, SW3 mit zwei Stromquellen Sx bzw. Sy verbunden. Die Ein/Aus-Schalter mit gleichem geraden Index sind in Serie geschaltet und mit der ersten Stromquelle Sx verbunden, während die Ein/Aus-Schalter mit demselben ungeraden Index in Serie geschaltet und mit der zweiten Stromquelle Sy verbunden sind. Die Ein/Aus-Schalter Q0 bis Q4 werden von den Signalen e&sub0; bis e&sub4; gesteuert, während die Ein/Aus-Schalter SW0 bis SW4 durch die Wählsignale a0 bis a4 gesteuert werden. Die Stromquellen Sx und Sy sind einstellbare Stromquellen, die durch die Gewichtungskoeffizienten K bzw. 1 - K gesteuert werden und Ströme Ix bzw. Iy liefern, die komplementär und zu den entsprechenden Gewichtungskoeffizienten proportional sind.
- Dieser Aufbau verwirklicht daher eine Überlagerung der Ströme Ix und Iy in der Impedanz Z, deren Kapazität für die Integrationswirkung verantwortlich ist.
- Das Potential V des zweiten Anschlusses bildet das Ausmaß des Kombinationssignals fK, wobei die Zeitkonstante der Impedanz Z die Definition der Übergangszeit tm ermöglicht.
- Die Funktionsweise der Schaltung von Fig. 4 kann mit Hilfe der Zeitablaufdiagramme der Fig. 3 erläutert werden, indem beispielsweise angenommen wird, daß die Signale e&sub0; und e&sub1; gewählt sind.
- Anfangs bis zum Zeitpunkt 0, wenn die Signale e&sub0; und e&sub1; den Wert 0 besitzen, ist das Potential V gleich Vdd. Wenn e&sub0; auf 1 übergeht, schließt der Ein/Aus-Schalter Q0, so daß durch die Impedanz Z ein Strom I0 = KI fließt. Dann nimmt das Potential V während einer Dauer, die gleich der festen Verzögerung T ist, mit der Zeitkonstante der Impedanz Z auf den Wert Vdd - KRI ab. Dann geht e&sub1; auf 1 über, Q1 schließt und dem Strom KI wird in der Impedanz Z ein Strom (1 - KI) hinzugefügt. Das Potential V nimmt daher fortgesetzt mit der gleichen Zeitkonstanten bis zum Wert Vdd - RI ab.
- Anschließend geht e&sub0; auf 0 über und Q0 öffnet sich. Das Potential V steigt dann während der Dauer T mit der gleichen Zeitkonstanten wieder auf Vdd - (1 - K)RI an. Schließlich geht e&sub1; wieder auf 0 über, Q1 öffnet sich und das Potential V steigt fortgesetzt auf Vdd an.
- Die Schaltung bewirkt daher die Überlagerung mit Integralwirkung der Größen Ke&sub0; und (1 - K)e&sub1;. Selbstverständlich weisen die Signale f&sub1;, f&sub0; und fK in Wirklichkeit stärker zunehmende Veränderungen als in Fig. 3(b) gezeigt auf, insbesondere in der Umgebung der Sättigungsstufe. Diese Abweichung verändert jedoch das erhaltene Ergebnis nicht wesentlich, falls die Übergangszeit tm als Zeitintervall definiert ist, in dem die Signale f&sub1; und f&sub0; sich praktisch in Abhängigkeit von der Zeit linear verändern.
- Fig. 5 zeigt eine ECL-Ausführung der Kombinationsschaltung 2. Diese Schaltung enthält zwei Widerstände R, R* mit gleichem Wert, die beispielsweise durch MOS-Transistoren verwirklicht sind, wovon jeder mit einem ersten Anschluß an das Versorgungspotential Vdd angeschlossen ist. Eine erste differentielle Anordnung M0 ist aus zwei Bipolartransistoren Q0, Q0* gebildet, deren Kollektoren mit dem zweiten Anschluß der Widerstände R bzw. R* verbunden sind und deren Emitter mit einem Strom 10 gespeist werden. Eine zweite differentielle Anordnung M1, die mit M0 völlig übereinstimmt, ist aus Bipolartransistoren Q1 und Q1* gebildet, deren Kollektoren mit dem zweiten Anschluß der Widerstände R bzw. R* verbunden sind und deren Emitter durch einen Strom I1 gespeist werden.
- Das Eingangssignal ist ein differentielles Signal e&sub0;, e&sub0;*, das die Basen der Transistoren Q0 und Q0* steuert. Das differentielle Signal e&sub0;, e&sub0;* wird andererseits an den Eingang eines Differenzverstärkers D1 angelegt, der die Rolle der Schaltung mit fester Verzögerung spielt. Der Verstärker D1 liefert ein verzögertes differentielles Signal e&sub1;, e&sub1;*, das die Basen der Transistoren Q1 und Q1* steuert. Das verzögerte differentielle Signal e&sub1;, e&sub1;* wird an den Eingang eines zweiten Differenzverstärkers D2 angelegt, der ebenfalls als Schaltung mit fester Verzögerung dient. Der Verstärker D2 liefert ein zweites verzögertes differentielles Signal e&sub2;, e&sub2;*, das die Basen der Transistoren Q2 und Q2* einer dritten differentiellen Anordnung M2 steuert, die mit M0 und M1 völlig übereinstimmt und in der gleichen Weise angeschaltet ist. Die Emitter der Transistoren Q2 und Q2* werden durch einen Strom I2 gespeist.
- Die differentielle Spannung V, V* zwischen den zwei Anschlüssen der Widerstände R und R* bildet das Ausmaß des Kombinationssignals. Zwei Emitterfolger-Anordnungen F, F*, werden durch das differentielle Kombinationssignal V, V*, gesteuert und liefern am Ausgang ein differentielles Ausgangssignal sK bzw. sK*.
- Es können selbstverständlich weitere Differenzverstärker und differentielle Anordnungen vorgesehen sein, die nachfolgend angeordnet sind, um die Anzahl der Einstellbereiche zu erhöhen.
- In Abhängigkeit vom gewählten Einstellbereich werden nur zwei bestimmte benachbarte differentielle Anordnungen mit Strom gespeist, wobei der Strom der Module mit geradem bzw. ungeradem Rang zu K bzw. 1 - K proportional ist.
- Die Funktionsweise der Schaltung von Fig. 5 ergibt sich einfach aus derjenigen von Fig. 4, bis auf den Unterschied, daß die Signale vom differentiellen Typ sind. Es empfiehlt sich anzumerken, daß die Impedanz Z von Fig. 4 für jeden Pfad aus dem Widerstand R oder R* und aus der Gruppe der Kapazitäten gebildet ist, die mit dem Widerstand wie die Kollektor-Basis- Kapazitäten von Bipolartransistoren verbunden sind. In dem Fall, in dem die Widerstände R und R* aus MOS-Transistoren gebildet sind, ist es ebenfalls günstig, die Drain-Gate- Kapazitäten dieser Transistoren zu berücksichtigen.
- Im Gegensatz zur Ausführungsform von Fig. 2 vermeiden diejenigen der Fig. 4 und 5 die Durchführung einer direkten Wahl der verzögerten Signale. Diese Besonderheit ermöglicht die Reduzierung der minimalen Verzögerung, vorausgesetzt, daß die Anzahl der Bereiche nicht zu groß ist, weil die Kapazität und daher die Zeitkonstante mit der Anzahl der differentiellen Anordnungen ansteigt. Die Wahl zwischen den Anordnungen der Fig. 2 oder 4 und 5 hängt daher von der relativen Wichtigkeit ab, die der minimalen Verzögerung und dem Einstellbereich beigemessen werden. Wenn die Wahl sich auf die Anordnung von Fig. 2 stützt, kann die Kombinationsschaltung 2 selbstverständlich die ECL-Lösung der Fig. 5 mit lediglich zwei differentiellen Anordnungen M0 und M1 sowie die Wählschaltungen der differentiellen Signale e&sub0;, e&sub0;*, ... e&sub4;, e&sub4;*, die an die Eingänge der Anordnungen M0 und M1 anzulegen sind, verwenden.
- Fig. 6 zeigt eine Schaltung, die die Verwirklichung der variablen Ströme I0, I1, I2 sowie der Wählmittel in dem besonderen Fall ermöglicht, in dem nur zwei Einstellbereiche vorgesehen sind.
- Gemäß dieser Ausführung liegt der Koeffizient K in Form einer binären Zahl NK mit fünf Bits vor, welche durch die fünf Signale k0 bis k4 repräsentiert werden, wobei k0 dem Bit der niedrigsten Stelle entspricht. In diesem Fall kann K daher 32 verschiedene Werte annehmen, die gleichmäßig zwischen 0 und 1 verteilt sind (bis auf einen Multiplikationskoeffizienten). Selbstverständlich können aus diesem besonderen Fall einfach die Ausführungen für eine beliebige Anzahl von Bits abgeleitet werden.
- Die Schaltung enthält eine erste und eine zweite Gruppe von Widerständen mit Wert r bzw. 2r. Die Widerstände r sind hier mittels MOS-Transistoren mit n-Kanal verwirklicht, während die Widerstände 2r aus zwei MOS-Transistoren und n-Kanal mit der gleichen Dimension gebildet sind, die in Serie angeschaltet sind. Die Gates sämtlicher dieser MOS-Transistoren sind durch die Spannung EN vorgespannt, die sie in den gesättigten Zustand versetzt.
- Die Schaltung enthält eine erste Untergruppe SA, die einen Bipolartransistor enthält, dessen Kollektor mit dem Potential Vdd verbunden ist, dessen Emitter mit einem ersten Anschluß eines Widerstandes 2r verbunden ist und dessen Basis eine Vorspannung Vref empfängt.
- Eine zweite Untergruppe SEO enthält einen weiteren Bipolartransistor, dessen Basis die gleiche Vorspannung Vref empfängt und dessen Emitter mit einem ersten Anschluß eines weiteren Widerstandes 2r verbunden ist, dessen zweiter Anschluß mit dem zweiten Anschluß des Widerstandes 2r der Untergruppe SA sowie mit einem ersten Anschluß eines Widerstandes r verbunden ist. Der Kollektor des Bipolartransistors ist über einen MOS- Transistor mit n-Kanal bzw. einen MOS-Transistor mit p-Kanal, deren Gates das Signal k0 empfangen, mit zwei Leitungen L0 bzw. L1 verbunden.
- Die Schaltung enthält vier weitere Untergruppen (nicht bezeichnet), die mit SEO völlig übereinstimmen und deren MOS- Transistoren an ihren Gates entsprechende Signale k1 bis k4 empfangen. Diese vier Untergruppen sind in der in Fig. 6 gezeigten Weise angeordnet.
- Die Leitung L0 ist mit den Modulen M0 und M2 über MOS- Transistoren verbunden, die die Rolle von Ein/Aus-Schaltern SW0 bzw. SW2 spielen. Die Leitung L1 ist mit dem Modul M1 über einen Ein/Aus-Schalter SW1 verbunden, der aus einem MOS- Transistor verwirklicht ist, der vorgespannt ist, um im gesättigten Zustand zu arbeiten.
- Es kann leicht nachvollzogen werden, daß die Schaltung von Fig. 6 Ströme Ix und Iy liefert, die zu K bzw. 1 - K proportional sind. Andererseits wird der Einstellbereich in Abhängigkeit von einem Wähl-Schwellensignal a0 gewählt, falls die MOS-Transistoren SW1 und SW2, die den Modulen M0 bzw. M2 zugeordnet sind, komplementär sind, wie in der Figur dargestellt ist.
- Die Fig. 7 und 8 betreffen eine andere Ausführung in CMOS- Technologie der Kombinationsschaltung 2.
- Fig. 7 ist die schematische Darstellung einer CMOS-Ausführung, die die Erleichterung ihres Verständnisses ermöglicht. Die Schaltung enthält mehrere Module U0 bis U4, die den Signalen e&sub0; bis e&sub4; zugeordnet sind, um das Laden und Entladen einer gemeinsamen Leitung L auszuführen. Jedes Modul wird durch eines der Wählsignale a0 bis a4 gesteuert und enthält eine Ladeschaltung PC sowie eine Entladeschaltung DC, die durch das zugeordnete Signal gesteuert werden. Beispielsweise ist das Modul U0, das dem Wählsignal a0 und dem Signal e&sub0; zugeordnet ist, eine Ladeschaltung PC und eine Entladeschaltung DC, die aus einem variablen Widerstand R0* oder R0 und aus zwei Ein/Aus-Schaltern P0, SW0* oder N0, SW0, die die Verbindung zwischen diesem Widerstand der Leitung L und dem Versorgungspotential Vdd für die Ladeschaltung bzw. Vss für die Entladeschaltung steuern, gebildet sind. Die Ein/Aus-Schalter SW0 und SW0* werden durch das Wählsignal a0 des Moduls U0 gesteuert. Der Ein/Aus-Schalter M0 der Entladeschaltung wird durch das Signal e&sub0; gesteuert, während der Ein/Aus-Schalter P0 durch das Komplement e&sub0;* dieses Signals gesteuert wird.
- Die anderen Module U1 bis U4 stimmen mit dem Modul U0 völlig überein, ihre Ein/Aus-Schalter werden jedoch durch die zugeordneten Wählsignale und verzögerten Signale gesteuert. Andererseits werden die variablen Widerstände R0, R0*, R2, R2*, R4, R4* der Module mit geradem Rang in der Weise gesteuert, daß sie einen zum Koeffizienten K umgekehrt proportionalen Wert annehmen, während die Widerstände mit ungeradem Rang R1, R1*, R3, R3* in der Weise gesteuert werden, daß sie einen zu 1 - K umgekehrt proportionalen Wert annehmen. Das Potential der Leitung L bildet das Ausmaß des Kombinationssignals fK.
- Um die Funktionsweise der Schaltung von Fig. 7 zu erläutern, wird angenommen, daß die zwei ersten Module U0 und U1 gewählt sind und daß die Leitung L anfangs auf das Potential Vdd geladen ist, wobei e&sub0; und e&sub1; auf 0 liegen. Die Ein/Aus- Schalter P0 und P1 sind dann geschlossen, während die Ein/Aus- Schalter N0 und N1 geöffnet sind.
- Wenn das Signal e&sub0; aktiv wird, schließt sich der Ein/Aus- Schalter N0, während sich der Ein/Aus-Schalter P0 öffnet. Die Schaltung weist dann eine Zeitkonstante auf, die durch die Kapazität der Struktur auf Höhe der Leitung L und durch einen Widerstand definiert ist, der zu den parallelgeschalteten Widerständen R0 und R1* äquivalent ist. Da R0 und R1* zu K bzw. 1 - K umgekehrt proportional sind, ist die Zeitkonstante unabhängig von K. Die Leitung L entlädt sich dann mit dieser Zeitkonstante vom Wert Vdd bis zum Wert (1 - K)Vdd.
- Die Entladung wird in dieser Weise bis zu dem Zeitpunkt fortgesetzt, in dem das Signal e&sub1; aktiv wird. Infolgedessen schließt sich der Ein/Aus-Schalter M1, während sich der Ein/Aus-Schalter P1 öffnet. Die Leitung L setzt dann ihre Entladung bis auf 0 mit der gleichen Zeitkonstanten wie vorher fort.
- Wenn das Signal e&sub0; wieder inaktiv wird, schließt sich der Ein/Aus-Schalter P0, während sich der Ein/Aus-Schalter N0 öffnet, wodurch eine Ladeschaltung für die Leitung L bis zur Spannung K Vdd wiederhergestellt wird. Wenn e&sub1; wieder inaktiv wird, liegt wieder die Anfangssituation vor.
- Es kann nachvollzogen werden, daß das Verhalten der Schaltung von Fig. 7 hinsichtlich der Verzögerung mit demjenigen der ECL-Ausführung völlig übereinstimmt.
- Fig. 8 zeigt die detaillierte CMOS-Ausführung eines der Ladungs- und Entladungsmodule Ug der Schaltung von Fig. 7. Die Lade- und Entladeschaltungen sind aus MOS-Transistoren mit p- Kanal bzw. mit n-Kanal gebildet. Die variablen Widerstände sind mittels MOS-Transistoren verwirklicht, die parallel angeschaltet sind, und durch die Signale k0 bis k4 und k0* bis k4* gesteuert werden, wobei die zugeordneten Ein/Aus-Schalter P0 oder N0 durch die Drain-Source-Pfade der MOS-Transistoren mit p-Kanal bzw. n-Kanal, deren Gates das zugeordnete Signal eg empfangen, gebildet sind. Ebenso sind die Ein/Aus-Schalter SW0 und SW0* aus den Drain-Source-Pfaden der MOS-Transistoren mit n-Kanal bzw. p-Kanal, deren Gates das Wählsignal ag bzw. dessen Komplement ag* empfangen, gebildet.
- Das in Fig. 8 gezeigte Modul ist ein Modul mit geradem Rang, wobei die Befehle k0 bis k4, k0* bis k4* an die komplementären MOS-Transistoren in der Weise angelegt werden, daß ihr äquivalenter Widerstand zum Koeffizienten K umgekehrt proportional ist. Die Module mit ungeradem Rang stimmen bis auf den Unterschied, daß die Signale k0 bis k4 durch k0* bis k4* ersetzt sind und umgekehrt, völlig überein.
- Die Schaltungen mit fester Verzögerung D1 bis D4 sind jeweils mittels zweier in Kaskade geschalteter CMOS-Invertierer verwirklicht.
- Die Kapazität des Aufbaus, die die Zeitkonstante definiert, ist durch die Drain-Gate-Kapazitäten der aktiven MOS- Transistoren gegeben, die mit der Leitung L verbunden sind. Aufgrund der Konzeption der Schaltung bleibt die resultierende Kapazität unabhängig vom Wert von K konstant.
- Andererseits können die MOS-Transistoren, die die variablen Widerstände jeder Lade- oder Entladeschaltung bilden, in der Weise dimensioniert sein, daß sich ihre Widerstände gemäß einer Zweierpotenz entsprechend den Gewichten der Steuersignale k0, ..., k4, ..., k0*, ..., k4* verändern.
- Eine weitere Möglichkeit besteht darin, die Transistoren mit variabler Dimensionierung durch parallele und serielle Anordnung völlig gleicher Transistoren zu ersetzen.
- Die Funktionsweise der Schaltung von Fig. 8 stimmt im Prinzip mit derjenigen von Fig. 7 überein und bedarf daher keiner zusätzlichen Erläuterungen.
- Fig. 9 zeigt eine Ausführungsform der Steuerschaltung 3 sowie der Mittel zum Erzeugen des Verzögerungssollwerts CN.
- Gemäß dieser Ausführung ist der Sollwert CN eine binäre digitale Größe, die durch den Zustand eines Aufwärts/Abwärtszählers 4 definiert ist, der beispielsweise eine Kapazität von 8 Bits c0 bis c7 besitzt. Die hochwertigen Stellen c5 und c6 definieren den Einstellbereich, während die niederwertigen Stellen c0 bis c4 den Gewichtungskoeffizienten K repräsentieren. Der Zustand des Zählers 4 kann als Antwort auf die Signale INC oder DEC inkrementiert bzw. dekrementiert werden. Die Signale INC und DEC werden an die Eingänge zum Setzen auf 1 bzw. auf 0 einer Kippschaltung 6 angelegt, deren Ausgang an den Inkrementierungs/Dekrementierungs-Steuereingang des Zählers 4 angelegt wird. Die Signale INC und DEC werden andererseits an die Eingänge eines ODER-Glieds 7 angelegt, dessen Ausgang mit dem Eingang eines UND-Glieds 8 verbunden ist, dessen zweiter Eingang ein Taktsignal CK empfängt. Der Ausgang des UND-Glieds 8 ist mit dem Takteingang H des Zählers 4 verbunden.
- Die Steuersignale k0 bis k4, die den Gewichtungskoeffizienten K repräsentieren, werden von Exklusiv-ODER-Gliedern, wovon ein erster Eingang das Bit c5 des Zählers 4 empfängt und wovon der zweite Eingang eines der Komplemente c0* bis c4* der Bits niederwertiger Stellen c0 bis c4 des Zählers 4 empfängt, geliefert.
- Die Wählsignale a0 bis a4 werden von einem Decodierer 5 für die Bits mit hochwertigen Stellen c5, c6 geliefert. Der Decodierer 5 ist beispielsweise mittels einer logischen Kombinatorikschaltung verwirklicht, die so beschaffen ist, daß sie die folgende Wahrheitstabelle verifiziert:
- Die Funktionsweise der Schaltung von Fig. 9 wird nun mit Hilfe der Diagramme von Fig. 10 beschrieben.
- Die Befehle zur Modifikation des Zustands des Zählers 4 treten in Form zweier Signale INC und DEC auf, die die Inkrementierung bzw. die Dekrementierung des Zählers steuern. Der Ausgang des ODER-Glieds 7 repräsentiert daher eine Modifikationsanforderung. Diese Anforderung ist mittels des UND-Glieds 8, dessen Ausgang das Synchronisationssignal des Zählers 4 liefert, durch ein Taktsignal CK synchronisiert.
- Wenn das Signal INC den Wert 1 besitzt, nimmt der Ausgang Q der Kippschaltung 6 den Wert 1 an, wodurch der Zähler 4 auf Inkrementierung eingestellt wird, die bei Auftreten des Taktsignals CK erfolgt. Wenn umgekehrt DEC den Wert 1 besitzt, wird der Ausgang Q auf 0 gezwungen, wodurch der Zähler 4 auf Dekrementierung eingestellt wird.
- Fig. 10(a) zeigt die Veränderungen der digitalen Größe NK, die den Gewichtungskoeffizienten K repräsentiert und durch die Signale k0 bis k4 gegeben ist, die vom Ausgang der Steuerschaltung 3 geliefert werden. Kraft dieser Anordnung wechselt die Veränderung von NK in Abhängigkeit von CN ihren Richtungssinn, wenn c5 den Binärwert ändert. Jede dieser Änderungen entspricht dem Übergang von einem Bereich in einen weiteren, wie in Fig. 10(b) dargestellt ist, die die Veränderungen der Bereichsnummer NA in Abhängigkeit vorn Sollwert CN zeigt.
- Fig. 10(c) zeigt die Veränderungen der globalen Verzögerung TKA (gemessen ab dem oben definierten Zeitpunkt t1) in Abhängigkeit vom Sollwert CN. Für jeden Bereich ist der Einstellbereich gleich dem entsprechenden Wert der festen Verzögerung. Dies bietet die Möglichkeit der Veränderung der Steigung der die Verzögerung TKA darstellenden Kurve in Abhängigkeit von CN je nach Wert von CN, wie in der Figur dargestellt ist. Diese Möglichkeit kann genutzt werden, wenn gewünscht ist, die Genauigkeit der Einstellung in Abhängigkeit vom Sollwert CN zu verändern. Dies ist beispielsweise der Fall, wenn die Schaltung, die die Verzögerungsschaltung gemäß der Erfindung verwendet, so beschaffen sein muß, daß sie mit sehr unterschiedlichen Frequenzen arbeitet.
Claims (9)
1. Verfahren zum Liefern eines Ausgangssignals (sK), das
eine Verzögerung (Θ) in bezug auf ein logisches
Eingangssignal (e&sub0;) aufweist, wobei die Verzögerung (Θ) in
Abhängigkeit von einem digitalen Sollverzögerungswert (CN) einstellbar
ist, wobei eine Folge von in bezug auf das Eingangssignal (e&sub0;)
verzögerten Signalen (e&sub1;, e&sub2;, ... en) in der Weise erzeugt
wird, daß die Verzögerung zwischen einem verzögerten Signal
(e&sub2;) und dem vorhergehenden Signal (e&sub1;) einen vorgegebenen
Wert besitzt, wobei das Verfahren dadurch gekennzeichnet ist,
daß es darin besteht, durch die hochwertigen Stellen des
digitalen Sollwerts (CN) direkt eines der verzögerten Signale
(e&sub2;) und das vorhergehende Signal (e&sub1;) zu wählen und eine
Überlagerung mit Gewichtung und Integralwirkung der gewählten
Signale (e&sub1;, e&sub2;) auszuführen, wobei die Gewichtung in
Abhängigkeit von den niederwertigen Stellen des digitalen Sollwerts
(CN) bestimmt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die Gewichtung darin besteht, den zwei gewählten Signalen
(e&sub1;, e&sub2;) entsprechend zwei komplementäre
Gewichtungskoeffizienten (K, 1 - K) zuzuweisen, die vom Verzögerungssollwert (CN)
abhängen und im Bereich zwischen Null und einem Maximalwert
enthalten sind.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
für eine gegebene anfängliche Wahl eines verzögerten Signals
(e&sub2;) und des vorhergehenden Signals (e&sub1;) dann, wenn der
Gewichtungskoeffizient des verzögerten Signals (e&sub2;) den
Maximalwert besitzt und der Verzögerungssollwert ansteigt, die Wahl
in der Weise modifiziert wird, daß das vorhergehende Signal
(e&sub1;)
durch das dem verzögerten Signal (e&sub2;) folgende Signal
(e&sub3;) ersetzt wird und daß dann, wenn der
Gewichtungskoeffizient des verzögerten Signals (e&sub2;) Null ist und der
Verzögerungssollwert abnimmt, die Wahl in der Weise modifiziert
wird, daß das verzögerte Signal (e&sub2;) durch das dem
vorhergehenden Signal (e&sub1;) vorhergehende Signal (e&sub0;) ersetzt wird.
4. Verzögerungsschaltung zum Liefern eines
Ausgangssignals (sK), das eine Verzögerung (Θ) in bezug auf ein
logisches Eingangssignal (e&sub0;) aufweist, wobei die Verzögerung (Θ)
in Abhängigkeit von einem digitalen Verzögerungssollwert (CN)
einstellbar ist, wobei die Schaltung mehrere Schaltungen mit
fester Verzögerung (D1, D2, ..., Dn) enthält, die in Kaskade
geschaltet sind, wobei die erste dieser Schaltungen mit fester
Verzögerung (D1) am Eingang das Eingangssignal (e&sub0;) empfängt,
wobei die Schaltungen mit fester Verzögerung (D1, D2, ..., Dn)
am Ausgang eine Folge von verzögerten Signalen (e&sub1;, e&sub2;, ...,
en) liefern, wobei Wählmittel (1) zum Wählen eines der
verzögerten Signale (e&sub2;) und des vorhergehenden Signals (e&sub1;) sowie
Kombinationsmittel (2) zum Liefern eines sich aus der
Überlagerung mit Gewichtung und Integralwirkung der gewählten
Signale (e&sub1;, e&sub2;) ergebenden Kombinationssignals (fK) vorgesehen
sind wobei die Schaltung dadurch gekennzeichnet ist, daß die
Wählmittel (1) und die Kombinationsmittel (2) durch eine
Steuerschaltung (3) in Abhängigkeit von den hochwertigen
Stellen bzw. von den niederwertigen Stellen des digitalen
Sollwerts (CN) gesteuert werden.
5. Verzögerungsschaltung nach Anspruch 4, dadurch
gekennzeichnet, daß die Gewichtung darin besteht, den zwei gewählten
Signalen (e&sub1;, e&sub2;) entsprechend zwei komplementäre
Gewichtungskoeffizienten (K, 1 - K) zuzuweisen, die vom digitalen
Sollwert (CN) abhängen und im Bereich zwischen Null und einem
Maximalwert enthalten sind.
6. Verzögerungsschaltung nach Anspruch 5, dadurch
gekennzeichnet, daß die Steuerschaltung (3) Wählsignale (a0, a1, ...
a4), die an die Wählmittel (1) angelegt werden,0 sowie den
ersten und den zweiten Gewichtungskoeffizienten (K, 1 - K)
erzeugt, und daß die Steuerschaltung für ein gewähltes
Verzögerungssignal (e&sub2;) und ein gewähltes vorhergehendes Signal
(e&sub1;) dem verzögerten Signal (e&sub2;) einen
Gewichtungskoeffizienten (K, 1 - K) zuweist, der sich gemäß einer mit dem
Verzögerungssollwert (CN) wachsenden Funktion verändert.
7. Verzögerungsschaltung nach Anspruch 6, dadurch
gekennzeichnet, daß die Kombinationsmittel (2) eine gemeinsame
Impedanz (Z) sowie eine erste und eine zweite Stromquelle (Sx,
Sy) enthalten, die Ströme (Ix, Iy) liefern, die zum ersten
bzw. zum zweiten Gewichtungskoeffizienten (K, 1 - K)
proportional sind, daß die Kombinationsmittel (2) mehrere Einschalt-
/Ausschaltmittel (Q0, Q1, ... Q4) enthalten, die vom
Eingangssignal (e&sub0;) bzw. von den verzögerten Signalen (e&sub1;, ..., e&sub4;)
gesteuert werden, daß die Einschalt-/Ausschaltmittel, die dem
Eingangssignal (e&sub0;) und den verzögerten Signalen mit gerader
Ordnungszahl (e&sub2;, ..., e&sub4;) zugeordnet sind, zwischen einem
Anschluß der gemeinsamen Impedanz (Z) und der ersten
Stromquelle (Sx) über die Wählmittel (1) angeordnet sind, daß die
Einschalt-/Ausschaltmittel, die den Signalen mit ungerader
Ordnungszahl (e&sub1;, e&sub3;) zugeordnet sind, zwischen einem Anschluß
der gemeinsamen Impedanz (Z) und der zweiten Stromquelle (Sy)
über die Wählmittel (1) angeordnet sind und daß sich der erste
Gewichtungskoeffizient (K) gemäß einer fallenden bzw.
wachsenden Funktion des Verzögerungssollwerts (CN) verändert, je
nachdem, ob das gewählte verzögerte Signal eine ungerade oder
eine gerade Ordnungszahl besitzt.
8. Verzögerungsschaltung nach Anspruch 6, dadurch
gekennzeichnet, daß das Eingangssignal (e&sub0;, e&sub0;*) und die verzögerten
Signale (e&sub1;, e&sub1;*, ..., en, en*) differentielle Signale sind,
daß die Kombinationsmittel (2) einen ersten und einen zweiten
Widerstand (R, R*) enthalten, wovon jeder mit einem ersten
Anschluß an ein Versorgungspotential (Vdd) angeschlossen ist,
daß die Kombinationsmittel (2) eine erste und eine zweite
Stromquelle, die Ströme (Ix, Iy) liefern, die zum ersten bzw.
zum zweiten Gewichtungskoeffizienten (K, 1 - K) proportional
sind, sowie mehrere differentielle Schaltungen enthalten, die
dem Eingangssignal (e&sub0;, e&sub0;*) bzw. den verzögerten Signalen
(e&sub1;, e&sub1;*, ..., en, en*) zugeordnet sind, wobei jede
differentielle Schaltung (M0, M1, M2) aus zwei Bipolartransistoren
(Q0, Q0*, ..., Q2, Q2*) gebildet ist, deren Kollektoren mit
dem zweiten Anschluß des ersten bzw. des zweiten Widerstandes
(R, R*) verbunden sind und deren Basen die zugeordneten
differentiellen Signale (e&sub0;, e&sub0;*, ..., e&sub2;, e&sub2;*) empfangen, daß die
Emitter der Transistoren (Q0, Q0*, ..., Q2, Q2*) der
differentiellen Schaltungen (M0, M2), die dem Eingangssignal (e&sub0;, e&sub0;*)
und den verzögerten Signalen mit gerader Ordnungszahl (e&sub2;,
e&sub2;*) zugeordnet sind, mit der ersten Stromquelle verbunden
sind, daß die Emitter der Transistoren (Q1, Q1*) der
differentiellen Schaltungen (M1), die den verzögerten Signalen mit
ungerader Ordnungszahl (e&sub1;, e&sub1;*) zugeordnet sind, mit der
zweiten Stromquelle verbunden sind und daß sich der erste
Gewichtungskoeffizient (K) gemäß einer fallenden bzw.
wachsenden Funktion des Verzögerungssollwerts (CN) verändert, je
nachdem, ob das gewählte verzögerte Signal eine ungerade oder
eine gerade Ordnungszahl besitzt.
9. Verzögerungsschaltung nach Anspruch 6, dadurch
gekennzeichnet, daß die Kombinationsmittel (2) mehrere Module zum
Laden und Entladen (U0, U1, ..., U4) einer gemeinsamen
Leitung, (L) besitzen, die vom Eingangssignal (e&sub0;) bzw. von den
verzögerten Signalen (e&sub1;, ..., e&sub4;) gesteuert werden, wobei das
Potential der gemeinsamen Leitung (L) das Maß für das
Kombinationssignal (fK) bildet, daß jedes Modul (U0, U1, ..., U4)
eine Entladeschaltung (DC) bzw. eine Ladeschaltung (PC)
enthält, die jeweils erste und zweite Einschalt-/Ausschaltmittel
(P0, N0, SW0, ..., P4, N4, SW4) enthalten, die die Verbindung
zwischen der gemeinsamen Leitung (L) und einem ersten bzw.
einem zweiten Versorgungspotential (Vss, Vdd) über einen
veränderlichen Widerstand steuern, wobei der veränderliche
Widerstand der Entladeschaltungen (DC) und der Ladeschaltungen
(PC) der Module (U0, ..., U4), die dem Eingangssignal (e&sub0;) und
den verzögerten Signalen (e&sub2;, ..., e&sub4;) mit gerader
Ordnungszahl zugeordnet sind, in der Weise gesteuert wird, daß er
einen zum ersten Gewichtungskoeffizient (K) umgekehrt
proportionalen Wert annimmt, wobei der veränderliche Widerstand der
Entladeschaltungen (DC) und der Ladeschaltungen (PC) der
Module (U1, ..., U3), die den verzögerten Signalen (e&sub1;, e&sub3;)
mit ungerader Ordnungszahl zugeordnet sind, in der Weise
gesteuert wird, daß er einen zum zweiten
Gewichtungskoeffizienten (1 - K) umgekehrt proportionalen Wert annimmt, daß die
ersten Einschalt-/Ausschaltmittel (P0, N0, ..., P4, N4) der
Entladeschaltung (DC) und der Ladeschaltung (PC) jedes Moduls
(U0, ..., U4) durch einen ersten bzw. einen zweiten
Spannungspegel des zugeordneten Signals (e&sub0;, ..., e&sub4;) aktiviert werden,
daß die Gesamtheit der zweiten Einschalt-/Ausschaltmittel
(SW0, ..., SW4) die Wählmittel (1) bildet und daß sich der
erste Gewichtungskoeffizient (K) gemäß einer fallenden bzw.
wachsenden Funktion des Verzögerungssollwerts (CN) verändert,
je nachdem, ob das gewählte verzögerte Signal eine ungerade
oder eine gerade Ordnungszahl besitzt.
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