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Die vorliegende Erfindung bezieht sich auf eine
Zählerschaltung, insbesondere auf eine Zählerschaltung, die einen
Johnson-Typ-Zähler verwendet, und ihre Anwendungen.
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Die Zählerschaltung und ihre angewandten oder zugehörigen
Schaltungen gemäß der vorliegenden Erfindung können in
verschiedenen zugehörigen digitalen Schaltungen verwendet
werden, die häufig Operationen zum Umwandeln einer Kette
serieller Daten in parallele Daten einer Mehrzahl von Bit oder
Umwandeln paralleler Daten einer Mehrzahl von Bit in eine Kette
serieller Daten benötigen.
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Mit einer jüngsten Forderung nach einer
Hochgeschwindigkeitsoperation in verschiedenen zugehörigen digitalen
Schaltungen oder Systemen wurde eine Entwicklung integrierter
Schaltungen (IC) gefordert, die eine Signalverarbeitung mit
hoher Geschwindigkeit ausführen können. Zu diesem Zweck ist
es notwendig, jeweilige Operationen von Schaltungen innerhalb
der IC mit hoher Geschwindigkeit auszuführen.
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Als ein Beispiel einer Zählerschaltung, die einen
Johnson-Typ-Zähler verwendet, ist eine 1/N-frequenzteilende
Schaltung bekannt, die eine Mehrzahl von Flipflops enthält,
die in einer Kaskadenschaltung verbunden sind. In diesem
Aufbau empfängt das Flipflop der ersten Stufe ein Taktsignal,
und das Flipflop der letzten Stufe gibt ein 1/N-geteiltes
Signal aus. Dementsprechend kann das 1/N-geteilte Signal nicht
erhalten werden, bis das Taktsignal angelegt und dann durch
die Flipflops der Mehrzahl von Stufen durchgegangen ist. Es
nimmt nämlich eine beträchtliche, einer
Operationszeitverzögerung der Flipflops entsprechende Zeit in Anspruch, um das
1/N-geteilte Signal zu erhalten. Dies ist vom Standpunkt der
Operationsgeschwindigkeit aus nachteilig.
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Da die Flipflops in der Kaskadenschaltung verbunden sind,
ergibt sich ein Nachteil auch dadurch, daß das Verhältnis
einer Frequenzteilung in Abhängigkeit von der Anzahl einer
Verwendung der Flipflops festgelegt ist.
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Als ein anderes Beispiel einer einen Johnson-Typ-Zähler
verwendenden Zählerschaltung ist eine ein geteiltes Signal
erzeugende Schaltung bekannt, die eine Logisches-ODER-
Operation ausführt. In diesem Fall benötigt jedes in den
ODER-Logik-Abschnitt eingegebene Signal eine
Eingangsamplitude mit einem vorbestimmten Pegel. Wo die Eingangsamplitude
erhöht wird, tritt jedoch ein Problem dadurch auf, daß die
Operationszeitverzögerung jedes Flipflop verlängert wird.
Dies führt zu einem Verringern der maximalen
Operationsfrequenz des Johnson-Typ-Zählers und ist somit nicht
vorzuziehen.
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Man beachte, daß die Probleme im Stand der Technik später
im Vergleich zu den bevorzugten Ausführungsformen der
vorliegenden Erfindung ausführlich erklärt werden.
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Gemäß der vorliegenden Erfindung wird eine
Zählerschaltung geschaffen, umfassend: einen Johnson-Typ-Zähler, der
eine Mehrzahl von Flipflops enthält, die in einer
Kaskadenschaltung verbunden sind, wobei jedes Flipflop gleichzeitig
ein Taktsignal an einem jeweiligen Takteingangsende empfängt;
und ein Gattermittel zum Erzeugen einer logischen Summe des
Taktsignals und von Signalen an jeweiligen Ausgangsenden der
Flipflops in dem Zähler, welcher Johnson-Typ-Zähler ein
Puffermittel enthält, das Eingänge aufweist, die gekoppelt sind,
um das Taktsignal und die Signale an jeweiligen Ausgangsenden
der Flipflops zu empfangen, und Ausgänge aufweist, die mit
jeweiligen Eingängen des Gattermittels verbunden sind,
welches Puffermittel vorgesehen ist zum Regeln jeweiliger
Zeitsteuerungen, an denen das Taktsignal und die Signale an
den jeweiligen Ausgangsenden jedes Flipflop in das
Gattermittel eingegeben werden, wobei nicht invertierende und
invertierende Ausgaben eines Flipflop der letzten Stufe in Daten
invertierende bzw. Daten nicht invertierende Eingangsenden
eines Flipflop der ersten Stufe eingegeben werden und
Operationsamplitudenpegel jeweiliger differentieller
Signalausgaben der Flipflops so eingestellt werden, daß sie kleiner als
diejenigen der Ausgaben des Puffermittels sind.
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Die vorliegende Erfindung liefert eine Zählerschaltung,
die ein Signal mit einem beliebigen Verhältnis einer
Frequenzteilung mit hoher Geschwindigkeit erhalten kann, während
der Schaltungsaufbau relativ vereinfacht ist.
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Die vorliegende Erfindung liefert auch eine
Zählerschaltung, die einen Johnson-Typ-Zähler verwendet, der deren
maximale Operationsfrequenz erhöhen und folglich deren
Hochgeschwindigkeitsbetrieb realisieren kann.
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Einige Beispiele der vorliegenden Erfindung werden im
folgenden ausführlich durch bevorzugte Ausführungsformen und
im Gegensatz zu bekannten Schaltungen mit Bezugnahme auf die
beiliegenden Zeichnungen ausführlich beschrieben, in denen:
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Fig. 1 ein Schaltungsdiagramm ist, das einen Aufbau einer
1/16-frequenzteilenden Schaltung nach dem Stand der Technik
zeigt;
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Fig. 2 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 1 darstellt;
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Fig. 3 ein Schaltungsdiagramm ist, das einen Aufbau einer
anderen 1/16-frequenzteilenden Schaltung nach dem Stand der
Technik zeigt;
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Fig. 4 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 3 darstellt;
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Fig. 5 ein Schaltungsdiagramm ist, das einen Aufbau einer
ein geteiltes Signal erzeugenden Schaltung nach dem Stand der
Technik zeigt;
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Fig. 6 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 5 darstellt;
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Fig. 7 ein Schaltungsdiagramm ist, das einen Aufbau einer
16-Bit-Daten-Demultiplexerschaltung nach dem Stand der
Technik zeigt;
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Fig. 8 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 7 darstellt;
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Fig. 9 ein Schaltungsdiagramm ist, das einen Aufbau einer
16-Bit-Daten-Multiplexerschaltung nach dem Stand der Technik
zeigt;
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Fig. 10 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 9 darstellt;
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Fig. 11 ein Schaltungsdiagramm ist, das einen Grundaufbau
der Zählerschaltung gemäß einem ersten Vergleichsbeispiel
zeigt;
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Fig. 12 ein Schaltungsdiagramm ist, das einen Grundaufbau
der ein geteiltes Signal erzeugenden Schaltung gemäß einem
zweiten Vergleichsbeispiel zeigt;
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Fig. 13 ein Schaltungsdiagramm ist, das einen Grundaufbau
der Zählerschaltung gemäß einem dritten Vergleichsbeispiel
zeigt;
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Fig. 14 ein Schaltungsdiagramm ist, das einen Grundaufbau
der ein geteiltes Signal erzeugenden Schaltung gemäß einem
vierten Vergleichsbeispiel zeigt;
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Fig. 15 ein Blockdiagramm ist, das einen Grundaufbau der
Datenumwandlungsschaltung gemäß einem fünften
Vergleichsbeispiel zeigt;
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Fig. 16 ein Blockdiagramm ist, das einen Grundaufbau der
Datenumwandlungsschaltung gemäß einem sechsten
Vergleichsbeispiel zeigt;
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Fig. 17 ein Schaltungsdiagramm ist, das einen Grundaufbau
eines Beispiels einer Zählerschaltung gemäß der Erfindung
zeigt;
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Fig. 18 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 17 darstellt;
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Fig. 19 ein Schaltungsdiagramm ist, das einen Aufbau der
1/16-frequenzteilenden Schaltung gemäß einer Ausführungsform
entsprechend dem ersten Vergleichsbeispiel zeigt;
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Fig. 20 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 19 darstellt;
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Fig. 21 ein Schaltungsdiagramm ist, das einen Aufbau der
ein geteiltes Signal erzeugenden Schaltung gemäß einer
Ausführungsform entsprechend dem zweiten Vergleichsbeispiel
zeigt;
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Fig. 22 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 21 darstellt;
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Fig. 23 ein Schaltungsdiagramm ist, das einen Aufbau der
1/16-frequenzteilenden Schaltung gemäß einer Ausführungsform
entsprechend dem dritten Vergleichsbeispiel zeigt;
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Fig. 24 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 23 darstellt;
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Fig. 25 ein Schaltungsdiagramm ist, das einen Aufbau der
ein geteiltes Signal erzeugenden Schaltung gemäß einer
Ausführungsform entsprechend dem vierten Vergleichsbeispiel
zeigt;
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Fig. 26 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 25 darstellt;
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Fig. 27 ein Schaltungsdiagramm ist, das einen Aufbau der
16-Bit-Daten-Demultiplexerschaltung gemäß einer
Ausführungsform entsprechend dem fünften Vergleichsbeispiel zeigt;
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Fig. 28 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 27 darstellt;
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Fig. 29 ein Schaltungsdiagramm ist, das einen Aufbau der
16-Bit-Daten-Multiplexerschaltung gemäß einer Ausführungsform
entsprechend dem sechsten Vergleichsbeispiel zeigt;
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Fig. 30 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 29 darstellt;
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Fig. 31 ein Schaltungsdiagramm ist, das einen Aufbau der
ein geteiltes Signal erzeugenden Schaltung gemäß einer
Ausführungsform der vorliegenden Erfindung zeigt, die die
Zählerschaltung von Fig. 17 nutzt;
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Fig. 32 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 31 darstellt;
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Fig. 33 ein Schaltungsdiagramm ist, das einen Aufbau der
ein geteiltes Signal erzeugenden Schaltung gemäß einer
anderen Ausführungsform der vorliegenden Erfindung zeigt, die die
Zählerschaltung von Fig. 17 nutzt;
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Fig. 34 ein Zeitdiagramm ist, das die Operation der
Schaltung von Fig. 33 darstellt;
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Fig. 35 ein Schaltungsdiagramm ist, das einen Aufbau der
16-Bit-Daten-Demultiplexerschaltung als ein
Anwendungsbeispiel der Schaltung von Fig. 31 zeigt; und
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Fig. 36 ein Schaltungsdiagramm ist, das einen Aufbau der
16-Bit-Daten-Multiplexerschaltung als ein anderes
Anwendungsbeispiel der Schaltung von Fig. 31 zeigt.
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Die Beschreibung hindurch zeigen identische
Hinweiszeichen, die in Verbindung mit den Zeichnungen verwendet werden,
gleiche Bestandteile an, und folglich wird eine Wiederholung
ihrer Erklärung weggelassen.
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Für ein besseres Verständnis der bevorzugten
Ausführungsformen der vorliegenden Erfindung wird zuerst der verwandte
Stand der Technik mit Verweis auf Fig. 1 bis 10 erklärt.
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Fig. 1 veranschaulicht einen Aufbau einer
1/16-frequenzteilenden Schaltung nach dem Stand der Technik, und Fig. 2
zeigt ein deren Operation darstellendes Zeitdiagramm.
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Die Schaltung von Fig. 1 enthält vier Flipflops FF1 bis
FF4. Das Flipflop FF1 der ersten Stufe empfängt an einem
Takteingangsende C ein Taktsignal CLK, und im folgenden
empfängt in der gleichen Weise das Flipflop der folgenden Stufe
am Takteingangsende C ein Signal von einem Ausgangsende Q des
Flipflop der vorhergehenden Stufe. Schließlich gibt das
Flipflop FF4 der letzten Stufe ein 1/16-geteiltes Signal vom
Aus
gangsende Q aus. Dementsprechend ist, wie im Zeitdiagramm von
Fig. 2 gezeigt ist, eine Zeit, die von einem Zeitpunkt des
Anlegens des Taktsignals CLK an in Anspruch genommen wird,
bis das 1/16-geteilte Signal erhalten, t4f entsprechend einer
Operationsverzögerungszeit der Flipflops von vier Stufen.
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Fig. 3 veranschaulicht einen Aufbau einer anderen 1/16-
frequenzteilenden Schaltung nach dem Stand der Technik, und
Fig. 4 zeigt ein deren Operation darstellendes Zeitdiagramm.
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Die Schaltung von Fig. 3 weist eine Form eines Johnson-
Typ-Zählers auf, der acht Flipflops FF1 bis FF8 enthält, die
in einer Kaskadenschaltung verbunden sind. Jedes Flipflop
empfängt an einem jeweiligen Takteingangsende C gleichzeitig
ein Taktsignal CLK, und das Flipflop FF8 der letzten Stufe
gibt vom Ausgangsende Q ein 1/16-geteiltes Signal aus. Gemäß
dem Aufbau ist die Zeit, die von einem Zeitpunkt des Anlegens
des Taktsignals CLK an in Anspruch genommen wird, bis das
1/16-geteilte Signal erhalten wird, nicht mehr als tF
entsprechend einer Operationszeitverzögerung des Flipflop einer
Stufe. Andererseits ist die Zahl von Flipflops, die in dem
Aufbau verwendet werden, nicht kleiner als acht.
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Fig. 5 veranschaulicht einen Aufbau einer ein geteiltes
Signal erzeugenden Schaltung nach dem Stand der Technik, und
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Fig. 6 zeigt ein deren Operation darstellendes Zeitdiagramm.
Die veranschaulichte Schaltung 10b enthält zusätzlich zu
der 1/16-frequenzteilenden Schaltung von Fig. 3 ein logisches
ODER-Gatter LG. Das ODER-Gatter LG erzeugt eine logische
Summe des Taktsignals CLK und von Signalen an jeweiligen
Ausgangsenden Q aller Flipflops FF1 bis FF8 und gibt ein
Ergebnis davon als Datenladepuls DLP aus. Gemäß dem Aufbau
beträgt, wie im Zeitdiagramm von Fig. 6 gezeigt ist, die Zeit,
die von einem Zeitpunkt des Anlegens des Taktsignals CLK an
in Anspruch genommen wird, bis der Datenladepuls DLP erhalten
wird, nicht mehr als tG entsprechend einer
Operationszeitverzögerung des Gatters einer Stufe. Andererseits beträgt die
Anzahl von im Aufbau verwendeten Flipflops nicht weniger als
acht.
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Fig. 7 veranschaulicht einen Aufbau einer 16-Bit-Daten-
Demultiplexerschaltung nach dem Stand der Technik, und Fig. 8
zeigt ein deren Operation darstellendes Zeitdiagramm.
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Die veranschaulichte Schaltung enthält die ein geteiltes
Signal erzeugende Schaltung 10b von Fig. 5, eine
Verzögerungsschaltung DLY zum Erzeugen eines verzögerten Taktsignals
DCLK als Antwort auf das Taktsignal CLK, eine
Seriell/Parallel-Umwandlungsschaltung mit sechzehn Flipflops FF&sub1;&sub0;&sub1; bis
FF&sub1;&sub1;&sub6;, die in einer Kaskadenschaltung verbunden sind, und eine
Verriegelungsschaltung mit sechzehn Flipflops FF&sub2;&sub0;&sub1; bis FF&sub2;&sub1;&sub6;,
wobei jedes Flipflop auf den Datenladepuls DLP anspricht, der
von der ein geteiltes Signal erzeugenden Schaltung 10b
abgegeben wird, jeweilige Ausgaben der
Seriell/Parallel-Umwandlungsschaltung verriegelt und die verriegelten Daten als
Paralleldaten OUT16 bis OUT1 ausgibt. Die Verzögerungsschaltung
DLY hat die Funktion eines Verzögerns des Taktsignals CLK um
eine vorbestimmte Verzögerungszeit entsprechend der Zahl
einer Stufe von Gattern und Ausgebens des verzögerten
Taktsignals DCLK. Die ein geteiltes Signal erzeugende Schaltung 10b
hat ferner die Funktion eines Ausgebens des Datenladepulses
DLP bei einer geeigneten Zeitsteuerung, nachdem Daten in den
Flipflops FF&sub2;&sub0;&sub1; bis FF&sub2;&sub1;&sub6; der Verriegelungsschaltung
eingestellt sind. Die Seriell/Parallel-Umwandlungsschaltung gibt
nämlich als Antwort auf das verzögerte Taktsignal DCLK
sequentiell eine Kette serieller Daten D ein und gibt als
Antwort auf den Datenladepuls DLP die parallelen Daten OUT16 bis
OUT1 aus und hält die parallelen Daten, bis nächste 16-Bit-
Daten darin eingegeben werden. Ein Beispiel der Technik ist
z. B. in der ungeprüften japanischen Patentveröffentlichung
Nr. 3-22712 offenbart.
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Fig. 9 veranschaulicht einen Aufbau einer 16-Bit-Daten-
Multiplexerschaltung nach dem Stand der Technik, und Fig. 10
zeigt ein deren Operation darstellendes Zeitdiagramm.
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Die veranschaulichte Schaltung enthält die ein geteiltes
Signal erzeugende Schaltung 10b von Fig. 5, eine
Verzögerungsschaltung DLY zum Erzeugen eines verzögerten Taktsignals
DCLK als Antwort auf das Taktsignal CLK und eine
Parallel/Seriell-Umwandlungsschaltung mit sechzehn Selektoren
SEL&sub0;&sub1; bis SEL&sub1;&sub6; und sechzehn Flipflops FF&sub3;&sub0;&sub1; bis FF&sub3;&sub1;&sub6;, die
sequentiell und einander abwechselnd verbunden sind. Die
Verzögerungsschaltung DLY hat die Funktion eines Verzögerns des
Taktsignals CLK um eine vorbestimmte Verzögerungszeit
entsprechend der Zahl einer Stufe von Gattern und Ausgebens des
verzögerten Taktsignals DCLK. Die ein geteiltes Signal
erzeugende Schaltung 10b hat auch die Funktion eines Abgebens des
Datenladepulses DLP, wenn durch die Selektoren SEL&sub0;&sub1; bis SEL&sub1;&sub6;
neue 16-Bit-Daten in die
Parallel/Seriell-Umwandlungsschaltung genommen werden. Die
Parallel/Seriell-Umwandlungsschaltung gibt nämlich als Antwort auf den Datenladepuls DLP 16-
Bit-Daten durch die Selektoren SEL&sub0;&sub1; bis SEL&sub1;&sub6; ein und gibt
dann als Antwort auf das verzögerte Taktsignal DCLK die
parallelen 16-Bit-Daten als eine Kette serieller Daten OUT Bit
für Bit aus.
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Gemäß dem Aufbau nach dem Stand der Technik von Fig. 1
kann das 1/16-geteilte Signal nicht erhalten werden, bis das
Taktsignal CLK an das Flipflop FF1 der ersten Stufe angelegt
und dann durch die Flipflops von vier Stufen durchgegangen
ist (FF1 bis FF4). Es nimmt nämlich die der
Operationsverzögerungszeit der Flipflops von vier Stufen entsprechende Zeit
t4F in Anspruch, das 1/16-geteilte Signal zu erhalten. Dies
ist von einem Standpunkt der Operationsgeschwindigkeit aus
nachteilig.
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Da die Flipflops in der Kaskadenschaltung verbunden sind,
tritt auch ein Problem dadurch auf, daß das Verhältnis einer
Frequenzteilung in Abhängigkeit von der Zahl einer Verwendung
der Flipflops festgelegt ist. Dies legt aufgrund der
Tatsache, daß die Frequenz festgelegt ist, der Nutzung oder
Anwendung der frequenzteilenden Schaltung eine Beschränkung auf,
und ist folglich nicht vorzuziehen.
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Obwohl der Aufbau nach dem Stand der Technik von Fig. 3
insofern einen Vorteil aufweist, als es möglich ist, das
1/16-geteilte Signal mit höherer Geschwindigkeit als in dem
Schaltungsaufbau von Fig. 1 zu erhalten, wirft er ein Problem
dadurch auf, daß der Schaltungsaufbau relativ kompliziert
wird, weil die Zahl einer Verwendung der Flipflops größer als
die in Fig. 1 ist.
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Überdies liegen die gleichen Probleme in der ein
geteiltes Signal erzeugenden Schaltung 10b nach dem Stand der
Technik von Fig. 5 vor, die die Zählerschaltung
(1/16-frequenzteilende Schaltung) verwendet, die die obigen Probleme
enthält, der Daten-Demultiplexerschaltung nach dem Stand der
Technik von Fig. 7, die die ein geteiltes Signal erzeugende
Schaltung 10b verwendet, und der Daten-Multiplexerschaltung
nach dem Stand der Technik von Fig. 9, die die ein geteiltes
Signal erzeugende Schaltung 10b verwendet.
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Gemäß dem Aufbau nach dem Stand der Technik unter
Verwendung eines Johnson-Typ-Zählers, der eine Logisches-ODER-
Operation ausführt, wie in Fig. 5 gezeigt ist, benötigen
jeweilige Signale, die in den ODER-Logik-Abschnitt (ODER-Gatter
LG) eingegeben werden, d. h. das Taktsignal CLK und die
Signale an den jeweiligen Ausgangsenden Q der Flipflops FF1 bis
FF10, eine Eingangsamplitude mit einem Pegel, der so
ausreichend ist, um mit einem Referenzpegel innerhalb des ODER-
Gatters LG verglichen zu werden. In diesem Fall hängt die
Operationsverzögerungszeit jedes Flipflop von einer Größe der
Eingangsamplitude ab. Deshalb tritt dadurch ein Problem auf,
daß die Operationsverzögerungszeit jedes Flipflop verlängert
wird, wo die Eingangsamplitude erhöht wird. Folglich wird
eine maximale Operationsfrequenz des Johnson-Typ-Zählers
reduziert, und somit wird eine Operationsgeschwindigkeit der
gesamten Schaltung verringert.
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Fig. 11 veranschaulicht einen Grundaufbau der
Zählerschaltung gemäß einem ersten Vergleichsbeispiel.
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Die veranschaulichte Schaltung enthält Johnson-Typ-Zähler
JC&sub1; ~ JCm von m Stufen, wobei jeder Zähler eine Mehrzahl von
Flipflops FF&sub1;&sub1; ~ FF1N1, FF&sub2;&sub1; ~ FF2N2, ..., FFm1 ~ FFmNm enthält,
die in einer Kaskadenschaltung verbunden sind, wobei jedes
Flipflop ein Taktsignal an einem jeweiligen Takteingangsende
C empfängt, worin Signale an jeweiligen Ausgangsenden Q von
Flipflops in einem Zähler der (k-1)-ten Stufe gleichzeitig in
jeweilige Takteingangsenden C von Flipflops in jedem Zähler
einer k-ten Stufe und mehr eingegeben werden.
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Fig. 12 veranschaulicht einen Grundaufbau der ein
geteiltes Signal erzeugenden Schaltung gemäß einem zweiten
Vergleichsbeispiel.
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Die veranschaulichte Schaltung enthält die in Fig. 11
gezeigte Zählerschaltung und ein logisches Gatter LG, das eine
logische Summe des Taktsignals und von Signalen an jeweiligen
Ausgangsenden aller Flipflops in der Zählerschaltung erzeugt
und ein Ergebnis davon als ein m-tes Signal ausgibt.
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Fig. 13 veranschaulicht einen Grundaufbau der
Zählerschaltung gemäß einem dritten Vergleichsbeispiel.
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Die veranschaulichte Schaltung enthält Johnson-Typ-Zähler
JCC&sub1; ~ JCCm von m Stufen, wobei jeder Zähler eine Mehrzahl
von Flipflops FF&sub1;&sub1; ~ FF1N1, FF&sub2;&sub1; ~ FF2N2, ... , FFm1 ~ FFmNm
enthält, die in einer Kaskadenschaltung verbunden sind, und (m-
1) logische Gatter LG&sub1; ~ LGm-1, die zwischen jeder Stufe der
Johnson-Typ-Zähler geschaltet sind, worin ein Taktsignal CLK
gleichzeitig in jeweilige Takteingangsenden C von Flipflops
in einem Zähler JCC&sub1; der ersten Stufe eingegeben wird; eine
logische Summe des Taktsignals und von Signalen an jeweiligen
Ausgangsenden Q von Flipflops im Zähler der ersten Stufe
durch ein erstes logisches Gatter LG&sub1; erzeugt und als erstes
Signal S&sub1; ausgegeben wird; das erste Signal gleichzeitig in
jeweilige Takteingangsenden C von Flipflops in einem Zähler
JCC&sub2; der zweiten Stufe eingegeben wird; eine logische Summe
des ersten Signals und von Signalen an jeweiligen
Ausgangsenden Q von Flipflops im Zähler der zweiten Stufe durch ein
zweites logisches Gatter LG&sub2; erzeugt und als ein zweites
Signal S&sub2; ausgegeben wird; und im folgenden wird in gleicher
Weise ein (m-1)-tes Signal Sm-1 gleichzeitig in jeweilige
Takteingangsenden C von Flipflops in einem Zähler JCCm der m-ten
Stufe eingegeben.
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Fig. 14 veranschaulicht einen Grundaufbau der ein
geteiltes Signal erzeugenden Schaltung gemäß einem vierten
Vergleichsbeispiel.
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Die veranschaulichte Schaltung enthält die in Fig. 13
gezeigte Zählerschaltung und ein logisches Gatter LGm, das eine
logische Summe des (m-1)-ten Signals und von Signalen an
jeweiligen Ausgangsenden von Flipflops in dem Zähler der m-ten
Stufe erzeugt und ein Ergebnis davon als ein m-tes Signal Sm
(DLP) ausgibt.
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Fig. 15 veranschaulicht einen Grundaufbau der
Datenumwandlungsschaltung gemäß einem fünften Vergleichsbeispiel.
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Die veranschaulichte Schaltung enthält die ein geteiltes
Signal erzeugende Schaltung 10 (20), die in Fig. 12 oder Fig.
14 gezeigt ist, eine Einheit 11 zum Eingeben serieller Daten
SD als Antwort auf das Taktsignal CLK und Umwandeln der
seriellen Daten in parallele Daten PD einer Mehrzahl von Bit und
eine Einheit 12 zum Verriegeln und Ausgeben der parallelen
Daten als Antwort auf das von der ein geteiltes Signal
erzeugenden Schaltung ausgegebene m-te Signal DLP.
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Fig. 16 veranschaulicht einen Grundaufbau der
Datenumwandlungsschaltung gemäß einem sechsten Vergleichsbeispiel.
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Die veranschaulichte Schaltung enthält die in Fig. 12
oder Fig. 14 gezeigte, ein geteiltes Signal erzeugende
Schaltung 10 (20) und eine Einheit 13 zum Eingeben paralleler
Daten PD einer Mehrzahl von Bit als Antwort auf das m-te Signal
DLP, das von der ein geteiltes Signal erzeugenden Schaltung
ausgegeben wurde, und Umwandeln der parallelen Daten in
serielle Daten SD als Antwort auf das Taktsignal CLK, um dadurch
die umgewandelten seriellen Daten auszugeben.
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Fig. 17 veranschaulicht einen Grundaufbau eines
Beispiels einer Zählerschaltung gemäß der Erfindung.
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Die veranschaulichte Schaltung enthält einen Johnson-Typ-
Zähler JC, der eine Mehrzahl von Flipflops FF&sub1; ~ FFn enthält,
die in einer Kaskadenschaltung verbunden sind, wobei jedes
Flipflop gleichzeitig ein Taktsignal CLK an einem jeweiligen
Takteingangsende C empfängt, und eine Gattereinheit GT zum
Erzeugen einer logischen Summe des Taktsignals und von
Signalen an jeweiligen Ausgangsenden Q, QX der Flipflops in dem
Zähler. Der Johnson-Typ-Zähler enthält eine Puffereinheit G&sub0;,
G&sub1; ~ Gm zum Regeln jeweiliger Zeitsteuerungen, an denen das
Taktsignal und die Signale an den jeweiligen Ausgangsenden
jedes Flipflop in die Gattereinheit eingegeben werden, wobei
nicht invertierende und invertierende Ausgaben eines Flipflop
FFn der letzten Stufe in Daten invertierende bzw. Daten nicht
invertierende Eingangsenden eines Flipflop FF&sub1; der ersten
Stufe eingegeben werden und Operationsamplitudenpegel
jeweiliger differentieller Signalausgaben der Flipflops kleiner
als diejenigen von anderen Schaltungen eingestellt werden.
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Gemäß dem ersten (Fig. 11) und dem dritten (Fig. 13)
Vergleichsbeispiel wird das Verhältnis einer Frequenzteilung wie
folgt ausgedrückt:
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1 / {2 · (N&sub1;)} · 1 / {2 · (N&sub2;)} · 1 / {2 · (N&sub3;)}
· ......... · 1 /{2 · (Nm)} ..... (1)
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Man beachte, daß das Hinweiszeichen Nm die Zahl von Flipflops
in dem Zähler JCm (JCCm) der m-ten Stufe bezeichnet, wo m
eine ganze Zahl größer Zwei (m ≥ 2) angibt. Wie aus der Formel
(1) offensichtlich ist, ist es möglich, das
Teilungsverhältnis willkürlich einzustellen, indem die Zahlen N&sub1;, N&sub2;, ...,
Nm von Flipflops in den Zählern der jeweiligen Stufe geeignet
ausgewählt werden.
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Ein Beispiel einer Auswahl des Teilungsverhältnisses ist
in einer unten stehenden Tabelle angegeben.
Tabelle
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Gemäß dem zweiten (Fig. 12) und dem vierten (Fig. 14)
Vergleichsbeispiel ist es auch möglich, ein Taktsignal (Puls)
einmal in einer Periode oder einem Zyklus eines
Ausgangssignals mit dem durch die Formel (1) ausgedrückten
Teilungsverhältnis auszugeben.
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Gemäß dem fünften (Fig. 15) und dem sechsten (Fig. 16)
Vergleichsbeispiel ist es ebenfalls möglich, die von dem
zweiten oder dem vierten Vergleichsbeispiel abhängigen
Effekte zu erhalten.
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Da der Operationsamplitudenpegel jeweiliger
differentieller Signalausgaben der Flipflops FF&sub1; bis FFn, die den
Johnson-Typ-Zähler JC bilden, kleiner als der anderer Schaltungen
eingestellt ist, ist es in der Zählschaltung von Fig. 17
möglich, einen Pegel der Ausgabe jedes Flipflop von einem
"L"-Pegel zu einem "H"-Pegel oder von einem "H"-Pegel zu
einem "L"-Pegel zu ändern. Es ist nämlich möglich, die
Operationsverzögerungszeit jedes Flipflop zu reduzieren und somit
eine maximale Operationsfrequenz des Johnson-Typ-Zählers JC
zu erhöhen. Dies trägt zu einer Hochgeschwindigkeitsoperation
der gesamten Zählerschaltung bei.
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In diesem Zusammenhang sind Puffergatter G&sub0; und G&sub1; ~ Gn
zum Regeln jeweiliger Zeitsteuerungen vorgesehen, an denen
das Taktsignal CLK und die Signale an den jeweiligen
Ausgangsenden jedes Flipflop in das Gattermittel (ODER-Gatter
GT) eingegeben werden. Jedes Puffergatter G&sub1;, G&sub2;, ..., Gn
empfängt von dem entsprechenden Flipflop ein differentielles
Signal mit kleiner Amplitude und verstärkt das differentielle
Signal bis zu einem Amplitudenpegel, der für die logische
Operation in dem ODER-Gatter GT notwendig und ausreichend
ist. Andererseits arbeitet das Puffergatter G&sub0; als ein Gatter
für eine Phasenregelung.
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Die Operation der Zählerschaltung von Fig. 17 wird nun
mit Verweis auf das Zeitdiagramm von Fig. 18 erklärt.
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In Fig. 18 bezeichnet ein Hinweiszeichen T eine Periode
des Taktsignals CLK, ein Hinweiszeichen tF eine
Operationsverzögerungszeit des Flipflop einer Stufe; ein Hinweiszeichen
tG1 eine Operationsverzögerungszeit jedes Puffergatters G&sub0; ~
Gn; und ein Hinweiszeichen TG2 eine
Operationsverzögerungszeit des ODER-Gatters GT.
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Zunächst wird angenommen, daß im Anfangszustand die
jeweiligen nicht invertierenden Ausgaben "Q" (invertierende
Ausgaben "QX") jedes Flipflop FF&sub1; bis FFn alle im "L"-Pegel
("H"-Pegel) sind. In diesem Zustand wird, wenn das erste
Taktsignal CLK(1) angelegt wird, die nicht invertierende
Ausgabe Q des Flipflop FF&sub1; der ersten Stufe durch die
invertierende Ausgabe QX des Flipflop FFn der letzten Stufe auf den
"H"-Pegel gesetzt. Die Änderung des Pegels wird durch das
Puffergatter G&sub1; übertragen. Dementsprechend ist der Zeitpunkt
oder die Zeitsteuerung, an der die Ausgabe P&sub1; des Gatters G&sub1;
auf den "H"-Pegel gesetzt wird, nach Verstreichen der
Verzögerungszeit (tF + tG1) von der Anstiegsflanke des
Eingangstaktsignals CLK. Wenn die nicht invertierende Ausgabe Q
des Flipflop FF&sub1; auf den "L"-Pegel gesetzt wird, wird in
gleicher Weise die Ausgabe P&sub1; des Gatters G&sub1; nach
Verstreichen der Verzögerungszeit (tF + tG1) von der Anstiegsflanke
des (n+1)-ten Taktsignals CLK(n+1) auf den "L"-Pegel gesetzt.
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Zu dem Zeitpunkt des Anlegens des ersten Taktsignals
CLK(1) bleiben jeweilige nicht invertierende Ausgaben Q
anderer Flipflops FF&sub2; bis FFn beim "L"-Pegel. Zum Zeitpunkt nach
dem Anlegen des ersten Taktsignals CLK(1) wird jedoch die
nicht invertierende Ausgabe Q des Flipflop FF&sub2; der zweiten
Stufe bei Empfang des zweiten Taktsignals CLK(2) auf den "H"-
Pegel gesetzt. In gleicher Weise bleibt im folgenden bis zum
Anlegen des (n-1)-ten Taktsignals CLK(n-1) die nicht
invertierende Ausgabe Q des Flipflop FFn der letzten Stufe beim
"L"-Pegel, und, wenn das n-te Taktsignal CLK(n) angelegt
wird, wird die Ausgabe Q des Flipflop FFn nach Verstreichen
der Verzögerungszeit (tF + tG1) auf den "H"-Pegel gesetzt.
Wenn das 2n-te Taktsignal CLK(2n) angelegt wird, wird
ebenfalls die Ausgabe Q des Flipflop FFn nach Verstreichen der
Verzögerungszeit (tF + tG1) auf den "L"-Pegel gesetzt.
Folglich werden die Ausgaben Q jedes Flipflop FF&sub1; bis FFn alle
auf einen "L"-Pegel (Anfangszustand) gebracht.
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Die Ausgaben Q aller Flipflops werden folglich jedesmal
auf einen "L"-Pegel gebracht, wenn das Taktsignal CLK 2n-mal
eingegeben wird. Zu dieser Zeit wird die Flanke des
Taktsignals CLK, das durch das Puffergatter G&sub0; durchgeht, wirksam,
und folglich gibt das ODER-Gatter GT einen Puls aus, wie
durch ein Hinweiszeichen tx in Fig. 18 gezeigt ist.
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In diesem Fall ist es als eine Bedingung, auf der
basierend das ODER-Gatter GT einen Puls mit Anstiegs- und
Abfallflanken ausgeben kann, notwendig, daß die Pulsbreite tx eine
Toleranz aufweist. Zu diesem Zweck ist es notwendig, die
Abfall-Zeitsteuerung der Ausgabe des ODER-Gatters GT (d. h. die
Abfall-Zeitsteuerung von dessen Eingangssignal) schneller zu
machen. Die Abfall-Zeitsteuerung ist durch eine Bedingung
nach Verstreichen der Operationsverzögerungszeit tG1 des
Puffergatters G&sub0; von der Abfallflanke des durch das Gatter G&sub0;
fergatters G&sub0; von der Abfallflanke des durch das Gatter G&sub0;
durchgehenden Taktsignals CLK oder eine Bedingung nach
Verstreichen der Operationsverzögerungszeiten tF und tG1 des
Flipflop FFn und des Puffergatters Gn von der Anstiegsflanke
des Taktsignals CLK an bestimmt. Mit einer Zunahme in der
Frequenz des Taktsignals CLK ist jedoch die Abfallflanke der
Ausgabe des ODER-Gatters GT durch die Bedingung bestimmt.
Die Pulsbreite tx der Ausgabe des ODER-Gatters GT wird wie
folgt ausgedrückt:
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tx = (T + tG1 + tG2) - (tF + tG1 + tG2)
= T - tF ....................................... (2)
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Unter der Annahme, daß die Operationsverzögerungszeit tF des
Flipflop ein spezifischer Wert ist, wird die Periode T des
Taktsignals CLK kürzer, je geringer die Spanne der Pulsbreite
tx wird. Wo die Zeit tx eine kleine Spanne aufweist, tritt
ein Problem dadurch auf, daß die Flanke des Taktsignals CLK
unwirksam wird, und folglich wird es unmöglich, am Ausgang
des ODER-Gatters GT ein gewünschtes Pulssignal auszugeben.
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Aus dem obigen erkennt man, daß es möglich ist, durch
Reduzieren der Operationsverzögerungszeit tF jedes Flipflop FF&sub1;
bis FFn der Pulsbreite tx eine ausreichende Spanne zu geben.
Selbst wenn die Frequenz des Taktsignals CLK erhöht wird,
kann die Ausgabe des ODER-Gatters GT ohne Fehler ausgegeben
werden. Um die Operationsverzögerungszeit jedes Flipflop zu
reduzieren, wird der Operationsamplitudenpegel der von
differentiellen Signalausgabe jedes Flipflop so ausgewählt, daß er
kleiner als der anderer Schaltungen ist. Durch dieses Merkmal
ist es möglich, die Operationsgeschwindigkeit jedes Flipflop
zu erhöhen und somit die maximale Operationsfrequenz des
Zählers zu steigern.
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Fig. 19 veranschaulicht einen Aufbau der
1/16-frequenzteilenden Schaltung gemäß einer Ausführungsform entsprechend
dem ersten Vergleichsbeispiel, und Fig. 20 zeigt ein
Zeitdiagramm, das deren Operation darstellt.
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Die Schaltung von Fig. 19 enthält Johnson-Typ-Zähler JC&sub1;
und JC&sub2; zweier Stufen. Die Zahl einer Stufe der Verbindung
von Flipflops im Zähler JC&sub1; der ersten Stufe beträgt Zwei
(FF&sub1;&sub1;, FF&sub1;&sub2;), und die im Zähler JC&sub2; der zweiten Stufe beträgt
ebenfalls Zwei (FF&sub2;&sub1;, FF&sub2;&sub2;). Dies entspricht in der oben
er
wähnten Tabelle N&sub1; = N&sub2; = 2. Signale an jeweiligen
Ausgangsenden Q der Flipflops FF&sub1;&sub1;, FF&sub1;&sub2; im Zähler JC&sub1; der ersten Stufe
werden über ODER-Gatter G&sub2;&sub1; und G&sub2;&sub2; im Zähler JC&sub2; der zweiten
Stufe in jeweilige Takteingangsenden C der Flipflops FF&sub2;&sub1;,
FF&sub2;&sub2; im Zähler JC&sub2; eingegeben. Ein Taktsignal CLK wird
ebenfalls in die jeweiligen Takteingangsenden C der Flipflops
FF&sub1;&sub1;, FF&sub1;&sub2; im Zähler JC&sub1; der ersten Stufe eingegeben und über
die ODER-Gatter G&sub2;&sub1;, G&sub2;&sub2; im Zähler JC&sub2; der zweiten Stufe in die
jeweiligen Takteingangsenden C der Flipflops FF&sub2;&sub1;, FF&sub2;&sub2;
eingegeben. Schließlich geben die Flipflops FF&sub2;&sub1;, FF&sub2;&sub2; im Zähler JC&sub2;
der zweiten Stufe von den jeweiligen Ausgangsenden Q ein
1/16-geteiltes Signal aus.
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In Fig. 20 bezeichnet ein Hinweiszeichen t, eine
Operationsverzögerungszeit des Flipflop einer Stufe.
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Gemäß dem Aufbau der vorliegenden Ausführungsform
beträgt, wie im Zeitdiagramm von Fig. 20 gezeigt ist, die Zeit,
die von einem Zeitpunkt des Anlegens des Taktsignals CLK an
in Anspruch genommen wird, bis das 1/16-geteilte Signal
enthalten wird, nicht mehr als ein der
Operationsverzögerungszeit des Flipflop einer Stufe (FF&sub1;&sub1; oder FF&sub1;&sub2;) entsprechendes
tF. Im Gegensatz dazu kann gemäß dem Stand der Technik (siehe
Fig. 1 und 2) das 1/16-geteilte Signal nicht erhalten werden,
bis das Taktsignal CLK an das Flipflop FF&sub1; der ersten Stufe
angelegt und dann durch die Flipflops von vier Stufen (FF&sub1;
bis FF&sub4;) durchgegangen ist. Es ist nämlich möglich, die
gesamte Operationsverzögerungszeit zu reduzieren, die notwendig
ist, um das 1/16-geteilte Signal zu erhalten, während
Flipflops derselben Zahl (d. h. Vier) wie die in dem Stand der
Technik (siehe Fig. 1) verwendet werden. Dies trägt zu einer
Hochgeschwindigkeitsoperation der gesamten Schaltung bei.
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Da die Zahl von Flipflops, die zum Erhalten des 1/16-
geteilten Signals verwendet werden, nicht mehr als Vier
beträgt, ist es ebenfalls möglich, den Schaltungsaufbau im
Vergleich zum Stand der Technik relativ zu vereinfachen.
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Fig. 21 veranschaulicht einen Aufbau der ein geteiltes
Signal erzeugenden Schaltung gemäß einer dem zweiten
Vergleichsbeispiel entsprechenden Ausführungsform, und Fig. 22
zeigt ein deren Operation darstellendes Zeitdiagramm.
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Die ein geteiltes Signal erzeugende Schaltung 10a der
vorliegenden Ausführungsform nutzt die Ausgabe der 1/16-
frequenzteilenden Schaltung von Fig. 19. Die Schaltung 10a
enthält nämlich ein ODER-Gatter LG, das eine logische Summe
des Taktsignals CLK und der Signale an den jeweiligen
Ausgangsenden Q aller Flipflops FF&sub1;&sub1;, FF&sub1;&sub2;, FF&sub2;&sub1; und FF&sub2;&sub2; erzeugt
und ein Ergebnis davon als ein Datenladepulssignal DLP
ausgibt.
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In Fig. 22 bezeichnet ein Hinweiszeichen tF die
Operationsverzögerungszeit des Flipflop einer Stufe, und ein
Hinweiszeichen tG bezeichnet eine Operationsverzögerungszeit des
Gatters einer Stufe.
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Gemäß dem Aufbau der vorliegenden Ausführungsform ist es,
wie im Zeitdiagramm von Fig. 22 gezeigt ist, möglich, ein
Taktsignal (Datenladepuls DLP) einmal in einer Periode oder
einem Zyklus des von der 1/16-frequenzteilenden Schaltung von
Fig. 19 erhaltenen 1/16-geteilten Signals auszugeben.
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Fig. 23 veranschaulicht einen Aufbau der
1/16-frequenzteilenden Schaltung gemäß einer Ausführungsform entsprechend
den dritten Vergleichsbeispiel, und Fig. 23 zeigt ein
Zeitdiagramm, das deren Operation darstellt.
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Die Schaltung von Fig. 23 enthält Johnson-Typ-Zähler JCC&sub1;
und JCC&sub2; zweier Stufen und ein zwischen jeden Zähler
geschaltetes ODER-Gatter LG&sub1;. Die Zahl einer Stufe der Verbindung
von Flipflops im Zähler JCC&sub1; der ersten Stufe ist Zwei (FF&sub1;&sub1;,
FF&sub1;&sub2;), und die in dem Zähler JCC&sub2; der zweiten Stufe ist
ebenfalls Zwei (FF&sub2;&sub1;, FF&sub2;&sub2;). Signale an jeweiligen Ausgangsenden
der Flipflops FF&sub1;&sub1;, FF&sub1;&sub2; in dem Zähler JCC&sub1; der ersten Stufe
werden in das ODER-Gatter LG&sub1; eingegeben. Ein Taktsignal CLK
wird ebenfalls in das ODER-Gatter LG&sub1; und jeweilige
Takteingangsenden C der Flipflops FF&sub1;&sub1;, FF&sub1;&sub2; im Zähler JCC&sub1; der ersten
Stufe eingegeben. Eine Ausgabe des ODER-Gatters LG&sub1; (erstes
Signal S&sub1;) wird ebenfalls in jeweilige Takteingangsenden C
der Flipflops FF&sub2;&sub1;, FF&sub2;&sub2; im Zähler JCC&sub2; der zweiten Stufe
eingegeben. Schließlich geben die Flipflops FF&sub2;&sub1;, FF&sub2;&sub2; im Zähler
JCC&sub2; der zweiten Stufe von den jeweiligen Ausgangsenden Q ein
1/16-geteiltes Signal aus.
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In Fig. 24 bezeichnet ein Hinweiszeichen t, die
Operationsverzögerungszeit des Flipflop einer Stufe, und ein
Hinweiszeichen tG bezeichnet die Operationsverzögerungszeit des
Gatters einer Stufe.
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Gemäß dem Aufbau der vorliegenden Ausführungsform ist,
wie im Zeitdiagramm von Fig. 24 gezeigt ist, die Zeit, die
von einem Zeitpunkt des Anlegens des Taktsignals CLK an in
Anspruch genommen wird, bis das 1/16-geteilte Signal erhalten
wird, nicht mehr als (tF + tG) entsprechend den
Operationsverzögerungszeiten des Flipflop einer Stufe und des Gatters
einer Stufe (LG&sub1;). Im Gegensatz dazu kann gemäß dem Stand der
Technik (siehe Fig. 1 und 2) das 1/16-geteilte Signal nicht
erhalten werden, bis das Taktsignal CLK durch die Flipflops
von vier Stufen durchgegangen ist. Es ist nämlich möglich,
die gesamte Operationsverzögerungszeit relativ zu reduzieren,
die zum Erhalten des 1/16-geteilten Signals benötigt wird,
während Flipflops der gleichen Zahl (d. h. Vier) wie der im
Stand der Technik verwendet werden (siehe Fig. 1).
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Da das 1/16-geteilte Signal unter Verwendung von nicht
mehr als vier Flipflops und eines logischen Gatters erhalten
werden kann, ist es auch möglich, den Schaltungsaufbau im
Vergleich zum Stand der Technik relativ zu vereinfachen.
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Fig. 25 veranschaulicht einen Aufbau der ein geteiltes
Signal erzeugenden Schaltung gemäß einer Ausführungsform
entsprechend dem vierten Vergleichsbeispiel, und Fig. 26 zeigt
ein deren Operation darstellendes Zeitdiagramm.
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Die ein geteiltes Signal erzeugende Schaltung 20a der
vorliegenden Ausführungsform nutzt die Ausgabe der 1/16-
frequenzteilenden Schaltung von Fig. 23. Die Schaltung 20a
enthält nämlich ein ODER-Gatter LG&sub2;, das eine logische Summe
des ersten Signals S1 (Ausgabe des ODER-Gatters LG&sub1;) und der
Signale an den jeweiligen Ausgangsenden Q der Flipflops FF&sub2;&sub1;,
FF&sub2;&sub2; in dem Zähler JCC&sub2; der zweiten Stufe erzeugt und ein
Ergebnis davon als ein zweites Signal S&sub2; (Datenladepuls DLP)
ausgibt.
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In Fig. 26 bezeichnet ein Hinweiszeichen tF die
Operationsverzögerungszeit des Flipflop einer Stufe, und ein
Hinweiszeichen tG bezeichnet die Operationsverzögerungszeit des
Gatters einer Stufe.
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Gemäß dem Aufbau der vorliegenden Ausführungsform ist es,
wie im Zeitdiagramm von Fig. 26 gezeigt ist, möglich, ein
Taktsignal (Datenladepuls DLP) einmal in einer Periode oder
einem Zyklus des von der 1/16-frequenzteilenden Schaltung von
Fig. 23 erhaltenen 1/16-geteilten Signals auszugeben.
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Fig. 27 veranschaulicht einen Aufbau der 16-Bit-Daten-
Demultiplexerschaltung gemäß einer dem fünften
Vergleichsbeispiel entsprechenden Ausführungsform, und Fig. 28 zeigt ein
deren Operation darstellendes Zeitdiagramm.
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Der Schaltungsaufbau von Fig. 27 ist von dem von Fig. 7
(Stand der Technik) insofern verschieden, als die ein
geteiltes Signal erzeugende Schaltung 10a (siehe Fig. 21) anstelle
der ein geteiltes Signal erzeugenden Schaltung 10b nach dem
Stand der Technik (siehe Fig. 5) vorgesehen ist. Der weitere
Aufbau ist der gleiche wie der von Fig. 7, und somit ist
dessen Erklärung weggelassen. Die Schaltung der vorliegenden
Ausführungsform kann von den Ausführungsformen der Fig. 19
und 21 abhängige Effekte erzeugen.
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Fig. 29 veranschaulicht einen Aufbau der 16-Bit-Daten-
Multiplexerschaltung gemäß einer dem sechsten
Vergleichsbeispiel entsprechenden Ausführungsform, und Fig. 30 zeigt ein
deren Operation darstellendes Zeitdiagramm.
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Der Schaltungsaufbau von Fig. 29 ist von dem von Fig. 9
(Stand der Technik) insofern verschieden, als die ein
geteiltes Signal erzeugende Schaltung 10a (siehe Fig. 21) anstelle
der ein geteiltes Signal erzeugenden Schaltung 10b nach dem
Stand der Technik (siehe Fig. 5) vorgesehen ist. Der weitere
Aufbau ist der gleiche wie der von Fig. 9, und somit ist
dessen Erklärung weggelassen. Auch in dieser Ausführungsform ist
es möglich, von den Ausführungsformen der Fig. 19 und 21
abhängige Effekte zu erhalten.
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Obwohl in jeder Ausführungsform das 1/16-geteilte Signal
unter Verwendung der Johnson-Typ-Zähler JC&sub1;, JC&sub2; (JCC&sub1;, JCC&sub2;)
von zwei Stufen erhalten wird, die jeweils zwei Flipflops
aufweisen, ist das Verhältnis einer Frequenzteilung nicht auf
1/16 beschränkt. Wie aus dem Kern der vorliegenden Erfindung
offensichtlich ist, ist es möglich, das Teilungsverhältnis
willkürlich auszuwählen, indem die Zahl von Stufen des
Johnson-Typ-Zählers oder die Zahl von Flipflops in jedem Zähler
geeignet ausgewählt wird.
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Fig. 31 veranschaulicht einen Aufbau der ein geteiltes
Signal erzeugenden Schaltung gemäß einer Ausführungsform der
vorliegenden Erfindung, die die Zählschaltung von Fig. 17
nutzt, und Fig. 32 zeigt ein deren Operation darstellendes
Zeitdiagramm.
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Die ein geteiltes Signal erzeugende Schaltung 10a' der
vorliegenden Ausführungsform ist von der in Fig. 21
gezeigten, ein geteiltes Signal erzeugenden Schaltung 10a insofern
verschieden, als der Johnson-Typ-Zähler JC (siehe Fig. 17)
anstelle des Johnson-Typ-Zählers JC&sub1; vorgesehen ist. Der
weitere Aufbau ist der gleiche wie der von Fig. 21, und folglich
ist dessen Erklärung weggelassen.
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Gemäß der vorliegenden Ausführungsform ist es möglich,
die Operationsgeschwindigkeit jedes Flipflop FF&sub1;&sub1;, FF&sub1;&sub2; in dem
Zähler JC der ersten Stufe zu erhöhen, wie in Verbindung mit
Fig. 17 und 18 erklärt wurde. Folglich ist es mögliche die
Operationsverzögerungszeit jedes Flipflop FF&sub1;&sub1;, FF&sub1;&sub2; zu
reduzieren und somit eine maximale Operationsfrequenz des
Johnson-Typ-Zählers JC zu erhöhen. Dies trägt zu einer
Hochgeschwindigkeitsoperation der gesamten Schaltung bei.
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In Fig. 32 bezeichnet ein Hinweiszeichen tG eine
Operationsverzögerungszeit jedes Gatters einer Stufe, bezeichnet ein
Hinweiszeichen tF1 eine Operationsverzögerungszeit jedes
Flipflop einer Stufe in dem Zähler JC der ersten Stufe, und
ein Hinweiszeichen tF2 bezeichnet eine
Operationsverzögerungszeit jedes Flipflop einer Stufe in dem Zähler JC&sub2; der
zweiten Stufe. Die Operation der vorliegenden Schaltung wird
aus der in Verbindung mit Fig. 18 beschriebenen Erklärung
einfach abgeleitet, und folglich ist deren Erklärung
weggelassen.
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Fig. 33 veranschaulicht einen Aufbau der ein geteiltes
Signal erzeugenden Schaltung gemäß einer anderen
Ausführungsform der vorliegenden Erfindung, die die Zählerschaltung von
Fig. 17 nutzt, und Fig. 34 zeigt ein deren Operation
darstellendes Zeitdiagramm.
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Die ein geteiltes Signal erzeugende Schaltung 20a' der
vorliegenden Ausführungsform ist von der in Fig. 25
gezeigten, ein geteiltes Signal erzeugenden Schaltung 20a insofern
verschieden, als der Johnson-Typ-Zähler JC (siehe Fig. 17)
anstelle des Johnson-Typ-Zählers JCC&sub1; vorgesehen ist. Der
weitere Aufbau ist der gleiche wie der von Fig. 25, und die
Operation und Effekte der gesamten Schaltung werden aus der
in Verbindung mit Fig. 17 und 18 beschriebenen Erklärung
leicht abgeleitet, und folglich sind deren Erklärungen
weggelassen.
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Fig. 35 und 36 veranschaulichen den Aufbau der 16-Bit-
Daten-Demultiplexerschaltung bzw. der
16-Bit-Daten-Multiplexerschaltung als Anwendungsbeispiele der ein geteiltes
Signal erzeugenden Schaltung 10a' von Fig. 31.
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Jeweilige Schaltungen sind von den in Fig. 27 und 29
gezeigten entsprechenden Schaltungen insofern verschieden, als
die ein geteiltes Signal erzeugende Schaltung 10a' (siehe
Fig. 31) anstelle der ein geteiltes Signal erzeugenden
Schaltung 10a vorgesehen ist. Der weitere Aufbau ist der gleiche
wie in Fig. 27 und 29, und die Operation und Effekte der
gesamten Schaltung werden aus der in Verbindung mit Fig. 17 und
18 beschriebenen Erklärung leicht abgeleitet, und folglich
sind deren Erklärungen weggelassen.