DE69225650T2 - Verfahren zur Herstellung eines Halbleitersubstrates - Google Patents

Verfahren zur Herstellung eines Halbleitersubstrates

Info

Publication number
DE69225650T2
DE69225650T2 DE69225650T DE69225650T DE69225650T2 DE 69225650 T2 DE69225650 T2 DE 69225650T2 DE 69225650 T DE69225650 T DE 69225650T DE 69225650 T DE69225650 T DE 69225650T DE 69225650 T2 DE69225650 T2 DE 69225650T2
Authority
DE
Germany
Prior art keywords
porous
layer
temperature
substrate
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69225650T
Other languages
English (en)
Other versions
DE69225650D1 (de
Inventor
Takeshi C/O Canon Kabushiki Kaisha Ohta-Ku Tokyo 146 Ichikawa
Kiyofumi C/O Canon Kabushiki Kaish Ohta-Ku Tokyo 146 Sakaguchi
Takao C/O Canon Kabushiki Kaisha Ohta-Ku Tokyo 146 Yonehara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP03213149A external-priority patent/JP3112100B2/ja
Priority claimed from JP03213150A external-priority patent/JP3112101B2/ja
Application filed by Canon Inc filed Critical Canon Inc
Publication of DE69225650D1 publication Critical patent/DE69225650D1/de
Application granted granted Critical
Publication of DE69225650T2 publication Critical patent/DE69225650T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/0203—Making porous regions on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1892—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof methods involving the use of temporary, removable substrates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electromagnetism (AREA)
  • Recrystallisation Techniques (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Element Separation (AREA)
  • Photovoltaic Devices (AREA)
  • Weting (AREA)

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterelementes und insbesondere auf ein Verfahren zur Herstellung eines Halbleiterelementes, das geeignet ist für die dielektrische Isolation, oder auf eine elektronische Vorrichtung oder eine integrierte Schaltung, die auf einer einkristallinen Halbleiterschicht oder einem isolierenden Material erzeugt wird.
  • Die Bildung einer Halbleiterschicht aus einkristallinem Si auf einem isolierenden Material ist weithin bekannt als die Silicium-auf-Isolator-Technologie (SOI), und da es eine große Anzahl von Vorteilen gibt, die mit ganz aus Si bestehenden Trägern zur Herstellung konventioneller integrierter Schaltungen auf Si-B asis nicht erhalten werden können, die aber von einer Vorrichtung, die die SOI- Struktur einsetzt, gezeigt werden, wurden viele Forschungsarbeiten durchgeführt. Insbesondere können durch Einsatz der SOI-Struktur die folgenden Vorteile ehialten werden;
  • 1) Eine dielektrische Isolation kann leicht durchgeführt werden, was einen hohen Integrationsgrad ermöglicht.
  • 2) Die Strahlungsbeständigkeit (radiation hardness) ist hervorragend.
  • 3) Die Streukapazitäten werden verringert, wodurch eine hohe Geschwindigkeit erhalten wird.
  • 4) Der Schritt zum Bilden von Vertiefungen (well formation step) kann weggelassen werden.
  • 5) Das Signalspeich erphanomen (latch-up) kann verhindert werden.
  • 6) Ein Feldeffekttransistor vom vollständigen Verarmungstyp (fully depleted FET) kann durch Dünnfilmbildung hergestellt werden.
  • Um die vielen Vorteile in den Eigenschaften der Vorrichtung zu verwirklichen, wie vorstehend beschneben, wurden während dieser einigen zig Jahre Untersuchungen über das Verfahren zur Bildung der SOI-Struktur durchgeführt. Die Inhalte sind zum Beispiel in der im folgenden erwähnten Literatur zusammengefaßt:
  • Sonderausgabe: "Einkristallines Silicium auf nicht einkristallinen Isolatoren" (Single-crystal silicon on non-single-crystal insulators), herausgegeben von G. W. Cullen, "Zeitschrift für Kristallwachstum" (Journal of Crystal Growth), Band 63, Nr. 3, S. 429-590 (1983).
  • Es ist auch seit langem bekannt, daß eine SOS-Struktur (Silicium auf Saphir) durch Heteroepitaxie von Si auf einem einkristallinen Saphirträger durch das CVD-Verfahren (chemische Dampfabscheidung, Chemical Vapor Deposition) gebildet werden kann. Dies ist bis zu einem gewissen Grad erfolgreich wie das besonders ausgereifte SOI-Verfahren, aber aus solchen Gründen, wie zum Beispiel dem Auftreten einer großen Anzahl von Kristallfehlern wegen mangelnder Übereinstimmung der Gitter an der Schnittfläche zwischen der Si-Schicht und dem darunterliegenden Saphirträger, dem Eintragen von Aluminium aus dem Saphirträger in die Si-Schicht, und vor allem dem hohen Preis des Trägers und der Tatsache, daß sich die Vergrößerung der Größe des Trägerwafers verzögert, ist seine breitere Anwendung gehemmt.
  • Seit relativ wenigen Jahren werden Versuche unternommen, die SOI-Struktur ohne Verwendung eines Saphirträgers zu verwirkhchen. Solche Versuche können grob in zwei Technologien eingeteilt werden. die im folgenden dargestellt sind:
  • 1. Nach Oberflächenoxidation eines Trägers aus einkristallinem Si wird ein Fenster gebildet, so daß der Si-Träger teilweise freiliegt, und epitaxiales Wachstum schreitet in seitlicher Richtung fort, wobei der freiliegende Bereich als Keim zur Bildung einer Schicht aus einkristallinem Si auf SiO&sub2; dient. (In diesem Fall tritt begleitend die Äbscheidung der Si-Schicht auf SiO&sub2; auf).
  • 2. Durch Verwendung eines Trägers aus einkristallinem Si selbst als aktive Schicht wird SiO&sub2; darunter gebildet. (Dieses Verfahren ist nicht von der Abscheidung einer Si-Schicht begleitet.)
  • Als Mittel zum Verwirklichen des vorstehend genannten Punktes 1 sind Verfahren bekannt, bei denen
  • eine Schicht aus einkristallinem Si direkt durch seitliches, epitaxiales Wachstum mit Hilfe von CVD gebildet wird,
  • amorphes Si abgeschieden wird und einem seitlichen, epitaxialen Wachstum in fester Phase durch Wärmebehandlung unterworfen wird,
  • eine Schicht aus amorphem oder polykristallinem Si mit einem gebündelten Energiestrahl, wie zum Beispiel einem Elektronenstrahl, einem Laserstrahl und dergleichen, bestrahlt wird und eine einkristalline Schicht auf SiO&sub2; durch Schmelzen und erneutes Knstallisieren gezüchtet wird und
  • ein Schmelzbereich zonenweise durch eine drahtförmige Heizvorrichtung abgetastet wird (Umkristallisation durch Zonenschmelzen).
  • Diese Verfahren besitzen sowohl Vorteile als auch Nachteile, sie haben immer noch viele Probleme bezüglich der Steuerbarkeit, der Produktivität, der Einheitlichkeit und der Qualität und keines von ihnen wurde bisher industriell eingesetzt.
  • Zum Beispiel erfordert das CVD-Verfahren die opfernde Oxidation bei der flachen Dünnfilmbildung, während beim Züchtungsverfahren aus der festen Phase die Kristallinität schlecht ist.
  • Auf der anderen Seite treten beim Strahltemperverfahren Probleme auf bezüglich der Steuerbarkeit auf, wie zum Beispiel die Behandlungszeit beim Abtasten mit einem gebündelten Strahl, die Art des Überlappens der Strahlen, die Einstellung des Brennpunktes und dergleichen.
  • Unter diesen ist das Verfahren zur Umkristallisation durch Zonenschmelzen das ausgereifteste, und eine integrierte Schaltung mit relativ höheren Integrationsgrad wurde versuchsweise hergestellt, aber es bleibt immer noch eine große Anzahl von Kristallfehlern, wie zum Beispiel Untergienzen, und es wurde bisher keine Vorrichtung hergestellt, die von Minoritätsträgern angesteuert wird. Was das Verfahren betrifft, das keinen Si-Träger als Keim für das epitaxiale Wachstum verwendet und dem vorstehend genannten Verfahren 2 entspricht, können zum Beispiel die folgenden drei Verfahren eingeschlossen werden.
  • 1. Ein Oxidfilm wird auf einem Träger aus einkristallinem Silicium gebildet, der V-förmige Kerben aufweist, die anisotrop in die Oberfläche eingeätzt sind, eine Schicht aus polykristallinem Si wird auf dem Oxidfilm in einer Dicke abgeschieden, die der des Si-Trägers entspricht, und danach werden durch Polieren von der rückseitigen Oberfläche des Si-Trägers her einkristalline Si-Bereiche, die dadurch, daß sie von den V-förmigen Kerben umgeben sind, dielektrisch getrennt sind, auf der dicken Schicht aus polykristallinem Si gebildet.
  • Bei diesem Verfahren gibt es, obwohl die Kristallinität gut ist, Probleme im Hinblick auf die Steuerbarkeit und die Produktivität, weil es einen Prozeß, bei dem polykristallines Si im einer Dicke von einigen 100 um abgeschieden werden muß, und einen Prozeß, bei dem der Träger aus einkristallinem Si von der Rückseite her poliert wird, so daß nur die aktive Si-Schicht abgetrennt zurückbleibt, erfordert.
  • 2. Dies ist das Verfahren, das SIMOX (Separation by Ion Implanted Oxygen, Trennung durch ionenimplantierten Sauerstoff) genannt wird, bei dem eine SiO&sub2;-Schicht durch Ionenimplantation von Sauerstoff in einen Träger aus einkristallinem Si gebildet wird, was eines der zur Zeit ausgereiftesten Verfahren darstellt wegen der guten Abgleichung mit dem Si-Prozeß.
  • Allerdings müssen für die Bildung der SiO)-Schicht 10¹&sup8; Ionen/cm² oder mehr Sauerstoffionen implantiert werden, und die Zeit für die Implantation ist sehr lang, was keine hohe Produktivität bedeutet, und auch die Waferkosten sind hoch. Weiter bleiben viele Kristallfehler zurück, und vom industriellen Standpunkt aus gesehen wurde bisher kein ausreichendes Qualitätsniveau erreicht, das in der Lage ist, eine Vorrichtung herzustellen, die durch Minoritätsträger angetrieben wird.
  • 3. Dies ist das Verfahren zur Bildung einer SOI-Struktur durch dielektrische Isolation mit Hilfe der Oxidation von porösem Si. Dies ist ein Verfahren, bei dem eine Si-Schicht vom n-Typ auf der Oberfläche eines Trägers aus einkristallinem Si vom p-Typ in der Gestalt von Inseln mit Hilfe der Protonenionenimplantation (Imai et al., J. Crystal Growih, Band 63, 547 (1983)) oder durch epitaxiales Wachstum und Musterbildung gebildet wird, nur der Träger aus Si vom p-Typ porös gemacht wird durch Anodisierung in der HF-Lösung, um so die Si-Inseln von der Oberfläche her zu umgeben, und dann die Si-Inseln vom n-Typ dielektrisch isoliert werden durch beschleunigte Oxidation.
  • Bei diesem Verfahren wird der getrennte Si-Bereich vor den Vorrichtungsschritten bestimmt, wodurch das Problem auftritt, daß der Freiheitsgrad bei der Auslegung der Vorrichtung in einigen Fällen begrenzt sein kann.
  • Im allgemeinen wird auf einem lichtdurchlässigen Träger, wie er durch Glas repräsentiert ist, die abgeschiedene Dünnfilmschicht aus Si nur als eine amorphe Schicht oder im besten Fall als eine polykristalline Schicht gebildet, weil sie die Unordnung der Kristallstruktur des Trägers wiedergibt, und es ist deshalb schwierig, eine Vorrichtung mit hoher Qualität herzustellen. Das liegt daran, daß der Träger eine amorphen Kristallstruktur besitzt, und so eine einkristalline Schicht mit hoher Qualität nicht leicht erhalten werden kann, indem einfach die Si-Schicht abgeschieden wird.
  • Übrigens ist der lichtdurchlässige Träger, der einen der isolierenden Träger darstellt, wichtig zum Aufbau eines Kontaktsensors, der als Lichtempfangsvorrichtung und als Flüssigkristallbildanzeige vom Projektionstyp dient, und eine hochqualitative Ansteuervorrichtung ist erforderlich, um die Dichte, die Auflösung und die Definition der Pixel (Bildelemente) eines solchen Sensors oder einer solchen Anzeige weiter zu erhöhen. Es ist infolgedessen notwendig, eine Vorrichtung herzustellen, die auf einem lichtempfindlichen Träger bereitgestellt ist, unter Verwendung einer ein kristallinen Schicht mit hervorragen der Kristallinität.
  • Es ist deshalb schwierig, eine Ansteuervorrichtung herzustellen, die die Eigenschaften besitzt, die ausreichend sind flir die zur Zeit gestellten Anforderungen oder zukünftige Anforderungen, weil die Kristallstruktur eines amorphen Si oder eines polykristallinen Si viele Fehler besitzt.
  • Deshalb gibt es ein Problem, das darin besteht, daß es mit jedem der vorstehend genannten Verfahren schwierig ist, eine SOI-Schicht, die eine hervorragende Kristallinität besitzt, die der des Si-Wafers entspricht, auf einem lichtdurchlässigen Glasträger bereitzustellen, der einen der isolierenden Träger darstellt.
  • Das Entfernen der porösen Si-Schicht durch chemisches Ätzen, was einen notwendigen Prozeß für das erfindungsgemäße Verfahren darstellt, wird im folgenden beschrieben.
  • Im allgemeinen wird
  • P = (2,33 - A)/2,33 (1)
  • die Porosität genannt. Dieser Wert kann durch Anodisierung geändert und wie folgt ausgedrückt werden:
  • P = (m1 - m2)/(m1 - m3) (2)
  • oder
  • P = (m1 - m2)/ A t (2)
  • mit
  • m1: Gesamtgewicht vor der Anodisierung
  • m2: Gesamtgewicht nach der Anodisierung
  • m3: Gesamtgewicht nach der Entfernung von porösem Si
  • : Dichte des einkristallinen Si
  • A: Fläche des porösen Bereiches
  • t: Dicke des porösen Si
  • Allerdings kann die Fläche des porösem Bereiches im einigen Fällen nicht genau berechnet werden. In einem solchen Fall muß, obwohl die Gleichung (2) gilt, das poröse Si weggeätzt werden, um den Wert von m3 zu messen.
  • Zusätzlich ist während der epitaxialen Züchtung auf dem porösen Si das poröse Si in der Lage, Verzerrungen auszugleichen, die während des heteroepitaxialen Züchtens aufgetreten sind, und das Auftreten von Fehlern aufgrund seiner strukturellen Eigenschaften zu unterdrücken. Allerdings ist klar, daß die Porosität des porösen Si in diesem Fall ein sehr wichtiger Parameter ist. Deshalb ist die vorstehend genannte Messung der Porosität in diesem Fall notwendig und unverzichtbar.
  • Bekannte Verfahren zum Wegätzen von porösem Si sind die folgenden Verfahren (1) und (2):
  • 1. Das Verfahren zum Ätzen von porösem Si mit wäßriger NaOH-Lösung (G. Bonchil, R. Herino, K. Barla und J. C. Pfister, J. Eleetrochem. Soc., Band 130, Nr. 7,1611 (1983)),
  • 2. Das Verfahren zum Ätzen von porösem Si mit einer Ätzlösung, die in der Lage ist, einkristallines Si zu ätzen
  • Im vorstehend genannten Verfahren 2 wird im allgemeinen eine Ätzlösung vom Fluorsalpetersäuretyp verwendet, und das Ätzen des Si verläuft wie folgt:
  • Si + 2O T SiO&sub2; (4)
  • SiO&sub2; + 4HF T SiF&sub4; (5)
  • Wie dargestellt wird das Si durch die Salpetersäure zu SiO&sub2; oxidiert und das er zeugte SiO&sub2; wird durch die Flußsäure geätzt.
  • Beispiele der Ätzlösungen für kristallines Si schließen die vorstehend genannte Ätzlösung vom Fluorsalpetersäuretyp, sowie Ätzlösungen vom Ethylendiamintyp, vom KOH-Typ und vom Hydrazintyp und dergleichen ein.
  • Im Hinblick darauf ist es erforderlich, beim selektiven Ätzen von porösem Si eine Ätzlösung auszuwählen, die anders als (he vorstehend genannten Si-Ätzlösungen in der Lage ist, poröses Si zu ätzen.
  • Wie vorstehend erwähnt, werden sowohl poröses Si als auch einkristallines Si mit der Ätzlösung vom Fluorsalpetersäuretyp geätzt.
  • Auf der anderen Seite werden beim konventionellen Verfahren zum selektiven Ätzen von porösem Si mit einer wäßrigen NaOH-Lösung Na-Ionen unausweichlich an der abgeätzten Oberfläche adsorbiert.
  • Da diese Na-Ionen Verunreinigung mit Fremdstoffen verursachen, beweglich sind und nachteilige Wirkungen haben, wie zum Beispiel die Bildung von Grenzflächenzuständen, dürfen die Ionen nicht in den Halbleiterprozeß eingebracht werden.
  • JP-A 55 016 464 offenbart, daß ein Siliciumträger vom p-Typ, auf dem eine Schicht aus einkristallinem Silicium vom n-Typ, ein Siliciumoxidfilm und eine Phosphatglasschicht in der erwähnten Reihenfolge aufgebracht sind, und ein anderer Siliciumträger, auf dem ein Siliciumoxidfilm und eine Phosphatglasschicht in der erwähnten Reihenfolge aufgebracht sind, miteinander verklebt werden, indem die jeweiligen Phosphatglasschichten in Kontakt miteinander gebracht werden, worauf mit Wärme behandelt wird.
  • Der Artikel in "Material Letters", Band 7, Nr. 3, S. 94-98 (1988) erwähnt, das Silicium durch Niederdruckdampfphasenepitaxie auf porösem Silicium bei viel ge ringeren Temperaturen als durch konventionelle CVD-Epitaxie abgeschieden werden kann. Nach der Voroxidation zur Stabilisierung der porösen Struktur wurde die Oberfläche des voroxidierten, porösen Siliciums direkt vor dem epitaxialen Schritt bei Temperaturen unterhalb von 860ºC chemisch gereinigt und schließlich thermisch gereinigt. Vollständige Oxidation der überdeckten Schicht aus porösem Silicium war darauffolgend möglich.
  • EP-A 0 418 737 offenbart ein Herstellungsverfahren für einen Halbleiterträger mit dielektrischer Isolationsstruktur, worin die auf Spiegelglanz polierten Oberflächen eines ersten und eines zweiten Halbleiterträgers einander gegenüber an geordnet und miteinander verklebt sind, so daß sie ein Dielektrikum mit festgelegter Dicke zwischen sich einschließen, und der erste Halbleiterträger wird von der Oberfläche, die der Klebeoberfläche gegenüberliegt, her abgeschliffen, so daß er eine festgelegte Dicke im Bezug auf das Dielektrikum besitzt. Dann wird eine Schicht mit hoher Konzentration an Verunreinigungen und eine Schicht mit niedriger Konzentraüon an Verunreinigungen in der genannten Reihenfolge im ersten Halbleiterträger gebildet durch Eindotieren von Verunreinigungen.
  • EP-A 0 499 488, die einen Stand der Technik gemäß Art. 54(3) EPÜ darstellt, of fenbart ein Verfahren zur Herstellung eines Haibleiterelementes, das es umfaßt, daß ein Träger gebildet wird, der eine nichtporöse Schicht aus einkristallinem Silicium und eine poröse Schicht aus Silicium besitzt, daß ein anderer Träger, der eine Oberfläche aus einem isolierenden Material besitzt, an die Oberfläche der einkristallinen Schicht gebunden wird und daß schließlich durch Eintauchen in eine Ätzlösung geätzt wird, um die poröse Siliciumschicht zu entfernen. Eine Aufgabe der Erfindung besteht darin, ein Verfahren zur Herstellung eines Halbleiterelementes bereitzustellen, das die vorstehend genannten Probleme lösen kann und die vorstehend genannten Anforderungen erfüllt, indem ein Klebeverfahren verwendet wird.
  • Eine andere Aufgabe der Erfindung besteht darin, ein Verfahren zur Herstellung eines Halbleiterelementes bereitzustellen, das überlegen ist im Hinblick auf die Produktivität, die Einheitlichkeit, die Steuerbarkeit und die Kosten, wodurch eine Schicht aus kristallinem Si mit hervorragender Kristallinität, die der eines einkristallinen Wafers entspricht, auf isolieren den Trägern, die repräsentiert sind durch einen transparenten Glasträger (lichtdurchlässigen Träger), erhalten wird.
  • Weiter besteht eine andere Aufgabe der Erfindung darin, ein Verfahren zur Herstellung eines Halbleiterelementes bereitzustellen, das in der Lage ist, die Vorteile konventioneller SOI-Vorrichtungen zu verwirklichen, und in verschiedenen Gebieten angewendet werden kann.
  • Weiter besteht noch eine andere Aufgabe der Erfindung darin, ein Verfahren zur Herstellung eines Halbleiterelementes bereitzustellen, das auch anstelle des teuren SOS oder SIMOX. die zur Herstellung von hochintegrierten Schaltungen mit SOI-Struktur verwendet werden, eingesetzt werden kann.
  • Die Aufgaben der Erfindung werden gelöst durch ein Verfahren zur Herstellung eines Halbleiterelementes, wie es in Anspruch 1 offenbart ist.
  • Figg. 1A bis 1F sind schematische Ansichten, die ein Beispiel flir das erfindungsgemäße Verfahren zeigen.
  • Figg. 2A bis 2F sind schematische Ansichten, die ein anderes Beispiel für das erfindungsgemäße Verfahren zeigen.
  • Fig. 3 ist eine grafische Darstellung, die die Ätzeigenschaften einer Ätzlösung zeigt, die für die Erfindung verwendbar ist.
  • Fig. 4 ist eine grafische Darstellung, die die Ätzeigenschaften einer Ätzlösung zeigt, die für die Erfindung verwendbar ist.
  • Fig. 5 ist eine grafische Darstellung, die die Ätzeigenschaften einer Ätzlösung zeigt, die für die Erfindung verwendbar ist.
  • Fig. 6 ist eine grafische Darstellung, die die Ätzeigenschaften einer Ätzlösung zeigt, die für die Erfindung verwendbar ist.
  • Fig. 7 ist eine grafische Darstellung, die die Ätzeigenschaften einer Ätzlösung zeigt, die für die Erfindung verwendbar ist.
  • Fig. 8 ist eine grafische Darstellung, die die Ätzeigenschaften einer Ätzlösung zeigt, die für die Erfindung verwendbar ist.
  • Fig. 9 ist eine grafische Darstellung, die die Ätzeigenschaften einer Atzlösung zeigt, die für die Erfindung verwendbar ist.
  • Fig. 10 ist eine grafische Darstellung, die die Ätzeigenschaften einer Ätzlösung zeigt, die für die Erfindung verwendbar ist.
  • Die bevorzugte Ausführungsform für das Verfahren zur Herstellung eines erfindungsgemäßen Halbleiterelementes wird wie folgt durchgeführt.
  • Daß heißt, das Verfahren zur Herstellung eines erfindungsgemäße Halbleiterelementes ist dadurch gekennzeichnet, daß es die folgenden Schritte einschließt:
  • Herstellen eines einkristallinen Siliciumträgers und Porösmachen des Trä gers,
  • Bilden einer nichtporösen Schicht aus einkristallinem Silicium auf dem porösen Siliciumträger durch epitaxiales Wachstum bei einer ersten Temperatur,
  • Bilden eines verklebten Trägers durch Verkleben einer Oberfläche der nichtporösen Schicht aus einkristallinem Silicium mit einem isolierenden Träger oder mit einem Siliciumträger, der an seiner Oberfläche ein isolierendes Material trägt,
  • Entfernen des Trägers aus porösem Silicium des verklebten Trägers durch selektives, chemisches Ätzen und
  • Bilden einer Schicht aus einkristallinem Silicium auf der nichtporösen Schicht aus einkristallinem Silicium durch epitaxiales Wachstum bei einer zweiten Temperatur, die höher ist als die erste Temperatur,
  • wobei die erste Temperatur festgelegt ist durch einen Bereich mit einer oberen Grenze, bis zu der sich der Träger aus porösem Silicium nicht wesentlich ändert, und einer unteren Grenze, bis zu der im wesentlichen keine Fehler an der nichtporösen Schicht aus einkristallinem Silicium, die auf dem Träger aus porösem Silicium gebildet wurde, auftreten.
  • Die Erfindung macht es möglich, ein Verfahren zur Herstellung eines Halbleiterelementes bereitzustellen, das hervorragend ist im Bezug auf Produktivität, Einheitlichkeit, Steuerbarkeit und Sparsamkeit, zur Bildung einer Schicht aus kristallinem Si mit hervorragender Kristallinität, die der eines einkristallinen Wafers entspricht, auf isolieren den Trägern.
  • Weiter macht die Erfindung es möglich, ein Verfahren zur Herstellung eines Halbleiterelementes bereitzustellen, das in der Lage ist, die Vorteile konventioneller SOI-Vorrichtungen zu verwirklichen, und in verschiedenen Gebieten angewendet werden kann.
  • Weiter macht die Erfindung es möglich, ein Verfahren zur Herstellung eines Halbleiterelementes bereitzustellen, das auch anstelle des teuren SOS oder SIMOX verwendet werden kann, die zur Herstellung einer hochintegrierten Schaltung mit SOI-Struktur verwendet werden.
  • Auch macht die Erfindung es möglich, ein Verfahren zur Herstellung eines Halbleiterelementes bereitzustellen, das eine nasse, chemische Ätzlösung verwendet, die keine ungünstigen Wirkungen auf den Halbleiterprozeß beim Ätzen von porösem Si zeigt und ein fünfstelliges oder größeres Selektionsverhältnis beim Ätzen des porösen Si zum nichtporösen Si aufweist und hervorragend ist im Bezug auf Steuerbarkeit und Produktivität.
  • Gemäß der Erfindung ist es möglich, eine Siliciumschicht, die eine gute einkristalline Struktur besitzt, auf einem isolieren den Material zu bilden durch Ändern der Züchtungstemperatur für das nichtporöse Silicium (erste Temperatur) auf einem porösen Träger vor dem selektiven Ätzen und durch Ändern der Züchtungstemperatur für das einkristalline Silicium (zweite Temperatur) auf dem nichtporösen Silicium nach dem selektiven Ätzen.
  • Unter Bezug auf Figg. 1A bis 1F wird jetzt im folgenden das Verfahren zur Herstellung eines erfindungs gemäßen Halbleiterelementes beschrieben.
  • Zuerst wird ein einkristalliner Si-Träger 11 hergestellt und der ganze Träger porös gemacht, wie in Fig. 1A dargestellt. Der Si-Träger wird porös gemacht durch Anodisierung unter Verwendung einer HF-Lösung. Die Dichte der porösen Si- Schicht kann im Bereich von 1,1 bis 0,6 g/cm³ geändert werden, indem die Konzentration der HF-Lösung von 50 bis 20% geändert wird, im Vergleich zur Dichte von 2,33 g/cm³ des einkristallinen Si.
  • Der poröse Träger zur Verwendung in der Erfindung kann leicht in einen Si- Träger vom p-Typ umwandelt werden aufgrund der folgenden Gründe.
  • Poröses Si als poröser Halbleiter zur Verwendung in der Erfindung wurde entdeckt im Rahmen von Forschungen über das elektrolytische Polieren eines Halbleiters, das 1956 von Uhlir et al. durchgeführt wurde (A. Uhlir, Bell Syst. Tech. J., Band 35, S. 333 (1956)).
  • Unagami et al. untersuchten die Auflösungsreaktion von Si während der Anodisierung und berichteten, daß die anodische Reaktion von Si in einer HF-Lösung positive Löcher verlangt, und daß die Reaktion wie folgt ausgedrückt wird (T. Unagami, J. Electrochem. Soc., Band 127, S 476 (1980)):
  • Si + 2HF + (2-n)e&spplus; T SiF&sub2; + 2H&spplus; + ne&supmin;
  • SiF&sub2; + 2HF T SiK:+ Hz)
  • SiF&sub4; + 2HF T H&sub2;SiF&sub6;
  • oder
  • Si + 4HF + (4-λ)e&spplus; T SiF&sub4; + 4H&spplus; + λe&supmin;
  • SiF&sub4; + 2HF T H&sub2;SiF&sub6;
  • worin e&spplus; und e&supmin; ein positives Loch beziehungsweise ein Elektron bedeuten und n beziehungsweise λ die Zahl der positiven Löcher bedeuten, die für das Auflösen von einem Si-Atom erforderlich sind. Poröses Si kann gebildet werden, wenn die Bedingung n > 2 oder λ > 4 erfüllt ist.
  • Aus dem vorstehend genannten Grund wird im allgemeinen gefunden, daß Si vom p-Typ porös gemacht werden kann wegen der Existenz positiver Löcher, aber Si vom n-Typ nicht porös gemacht wird. Diese Selektivität beim Herstellen einer porösen Struktur wurden von Nagano et al. und Imai bestätigt (Nagano, Nakajima, Yasuno, Ohnaka, Kajiwara, Electronic Communication Institute Technical Studies Report (Bericht über technische Untersuchungen des Institutes für elektronische Kommunikation), Band 79, SSD 79-9549 (1979)), (K. Imai, Solid State Electronics (Festkörperelektronik), Band 24, 159 (1981)).
  • Auch wird, weil der poröse Träger eine große Menge von in seinem Inneren gebildeten Hohlräumen enthält, wie Dichte auf die Hälfte oder weniger verringert. Als Ergebnis wächst die Oberfläche im Vergleich zum Volumen stark an und die Geschwindigkeit des chemischen Atzens wird im Vergleich zur Ätzgeschwindigkeit für eine gewöhnliche einkristalline Schicht bemerkenswert beschleunigt.
  • Dann wird das epitaxiale Wachstum auf der Oberfläche des porösen Trägers durchgeführt mit einem beliebigen Verfahren aus einer Vielzahl von Niedertemperaturzüchtungsverfahren zur Bildung eines dünnen Filmes einer nichtporösen Schicht aus einkristallinem Silicium 12 bei einer erstem Temperatur, wie in Fig. 1B dargestellt.
  • Diese erste Temperatur darf das poröse Si nicht ändern, so daß ein ausreichendes Selektionsverhältnis von Träger aus porösem Si zu nichtporöser Schicht aus einkristallinem Silicium bei einem späteren, selektiven Ätzen erhalten werden kann, und sie kann so niedrig sein wie möglich, solange keine Kristallfehler auf der nichtporösen Schicht aus einkristallinem Silicium auftreten, die auf dem porösen Si gebildet wurde.
  • Dann wird ein lichtdurchlässiger Träger 13 als ein Beispiel eines isolierenden Trägers hergestellt und auf die nichtporöse Schicht aus einkristallinem Silicium 12 auf dem Träger aus porösem Si 11 aufgeklebt, wie in Fig. 1C dargestellt.
  • Danach wird der Träger aus porösem Si 11 vollständig in eine selektive Ätzlösung eingetaucht, die aus Flußsäure (oder gepufferter Flußsäure, die im folgenden als BHF abgekürzt ist), einer Mischung aus Flußsäure (oder BHF) und Wasserstoffperoxid, einer Mischung aus Flußsäure (oder BHF) und Alkohol oder einer Mischung aus Flußsäure (oder BHF), Wasserstoffperoxid und Alkohol bestehen kann, wobei nicht gerührt wird, wenn Alkohol anwesend ist, oder ansonsten gerührt wird, so daß nur der Träger aus porösem Si 11 durch das nichtelektrische, nasse, chemische Ätzen angeätzt wird, wodurch eine verdünnte, nichtporöse Schicht aus einkristallinem Silicium 12 auf dem lichtdurchlässigen Träger 13 zurückbleibt (Fig. 1D).
  • Dann wird eine hoch qualitative Schicht aus einkristallinem Silicium 14 auf der nichtporösen Schicht aus einkristallinem Silicium 12 durch epitaxiales Wachstum bei einer zweiten Temperatur gebildet, wie in Fig. 1E dargestellt. Die Trägertemperatur ist zu diesem Zeitpunkt nicht notwendigerweise niedrig, sondern sie ist höher als die erste Temperatur, und es ist bevorzugt, die Schicht aus einkristallinem Silicium 14 durch das CVD-Verfahren bei Temperaturen oberhalb von 900ºC zu bilden.
  • Fig. 1F zeigt einen Halbleiterträger, der mit dieser Erfindung erhalten werden kann. Daß heißt, die Schichten aus einkristallinem Si 12 und 14, die eine Kristallinität aufweisen. die der eines Siliciumwafers entspricht, werden auf dem lichtdurchlässigen Träger 13 mit einem hohen Grad von Glätte und Einheitlichkeit und mit einer kleinen Dicke über ein weites Gebiet gebildet, das die gesamte Oberfläche des Wafers bedeckt. Der so erhaltene Halbleiterträger ist vorteilhaft vom Gesichtspunkt der Herstellung einer durch eine Isolierung isolierten, elektronischen Vorrichtung her.
  • Als nächstes wird das selektive Ätzen zur Verwendung in der Erfindung im folgenden beschrieben, bei dem nur das poröse Si durch nichtelektrisches, nasses, chemisches Ätzen angeätzt wird.
  • Die Ätzlösung zur Verwendung in der Erfindung kann zum Beispiel aus Flußsäure (oder gepufferter Flußsäure, die im folgenden als BHF abgekürzt ist), einer Mischung aus Flußsäure (oder BHF) und Wasserstoffperoxid, einer Mischung aus Flußsäure (oder BHF) und Alkohol oder einer Mischung aus Flußsäure (oder BHF), Wasserstoffperoxid und Alkohol bestehen. In diesem Fall wird das selektive Ätzen bevorzugt ohne Rühren durchgeführt, wenn Alkohol anwesend ist, und ansonsten unter Rühren.
  • Fig. 3 zeigt die Abhängigkeit der Ätzzeit von der abgeätzten Dicke des porösen Si und des einkristallinen Si, wenn das poröse Si und das einkristalline Si abgeätzt werden, indem sie in eine Miscliung aus 49% Flußsäure, Alkohol und 30% Wasserstoffperoxid ohne Rühren eingetaucht werden.
  • Das poröse Si wurde durch Anodisieren von einkristallinem Si gebildet, und die Bedingungen dafür sind im folgenden als Beispiel angegeben.
  • Es sei angemerkt, daß das Aufzeichnungsmaterial zur Herstellung von porösem Si durch Anodisieren nicht auf einkristallines Si begrenzt ist und Si mit anderer kristallin er Struktur auch als Aufzeichnungsmaterial verwendet werden kann.
  • Angelegte Spannung: 2,6 (V)
  • Stromdichte: 30 (mA/cm²)
  • Anodisierlösung: HF:H&sub2;O:C&sub2;H&sub5;OH = 1:1:1
  • Zeit: 2,4 h
  • Dicke des porösen Si: 300 (um)
  • Porosität: 56 (%)
  • Das poröse Si, das so unter den vorstehend genannten Bedingungen hergestellt wurde, wurde in eine Mischung (10:6:50) aus 49% Flußsäure, Alkohol und 30% Wasserstoffperoxid (weiße Kreise) bei Raumtemperatur ohne Rühren eingetaucht. Die Verringerung der Dicke des porösen Si wurde dann gemessen.
  • Das poröse Si wurde schnell weggeätzt: Nämlich in einer Schichtdicke von 107 um in 40 min, und weiter einer Schichtdicke von 244 um in 80 min, mit einem hohen Grad von Oberflächenqualität und Einheitlichkeit. Die Ätzgeschwindigkeit hängt von der Konzentration der Ätzlösung und der Temperatur ab. Insbesondere dient die Zugabe von Wasserstoffperoxid dazu, die Oxidation des Siliciums zu beschleunigen, wodurch die Reaktionsgeschwindigkeit im Vergleich zu dem Fall, in dem Wasserstoffperoxid nicht zugegeben wurde, erhöht wird. Darüber hinaus kann die Reaktionsgeschwindigkeit gesteuert werden durch Änderung des Anteils des Wasserstoffperoxides.
  • Auch wurde das nichtporöse Si mit einer Dicke von 500 um in eine Mischung (10:6:50) aus 49% Flußsäure, Alkohol und 30% Wasserstoffperoxid (schwarze Kreise) bei Raumtemperatur ohne Rühren eingetaucht. Die Verringerung der Dicke des nichtporösen Si wurde dann gemessen.
  • Das nichtporöse Si wurde nur in einer Schichtdicke von 100 um oder weniger nach Verstreichen von 120 min weggeätzt.
  • Insbesondere dient die Zugabe von Alkohol dazu, um Blasen von gasförmigen Reaktionsprodukten, die als Ergebnis des Ätzens erzeugt werden, ohne Verzögerung von der Oberfläche, die abgeätzt wird, zu entfernen, ohne daß Rühren erforderlich wäre, wodurch eine hohe Wirksamkeit und Einheitlichkeit des Ätzens sichergestellt wird.
  • Das poröse Si und das nichtporöse Si wurden dann nach dem Ätzen mit Wasser gespült, und die Oberflächen wurden nach dem Spülen durch Mikroanalyse unter Verwendung sekundärer Ionen untersucht, aber es wurde keine Verunreinigung nachgewiesen.
  • Die Bedingungen flir die Lösungskonzentration und die Temperatur können so eingestellt werden, daß sie in die Bereiche fallen, in denen die Ätzgeschwindig keit des porösen Si und das Ätzselektionsverhältnis des porösen Si zum nichtporösen Si keine praktischen Unbequemlichkeiten bei der kommerziellen Produktion bewirken.
  • Figg. 4 bis 10 zeigen die Abhängigkeit der Ätzzeit von der abgeätzten Dicke des porösen Si und des einkristallinen Si jeweils in anderen Ätzlösungen, in denen:
  • Fig. 4 die Ätzeigenschaften des porösen Si und des nichtporösen Si darstellt, wenn die Ätzlösung eine Mischung aus gepufferter Flußsäure, Wasserstoffperoxid und Alkohol ist,
  • Fig. 5 die Ätzeigenschaften des porösen Si und des nichtporösen Si darstellt, wenn die Ätzlösung eine Mischung aus Flußsäure und Wasserstoffperoxid ist,
  • Fig. 6 die Ätzeigenschaften des porösen Si und des nichtporösen Si darstellt, wenn die Ätzlösung eine Mischung aus Flußsäure und Alkohol ist,
  • Fig. 7 die Ätzeigenschaften des porösen Si und des nichtporösen Si darstellt, wenn die Ätzlösung Flußsäure ist,
  • Fig. 8 die Ätzeigenschaften des porösen Si und des nichtporösen Si darstellt, wenn die Ätzlösung eine Mischung aus gepufferter Flußsäure und Alkohol ist,
  • Fig. 9 die Ätzeigenschaften des porösen Si und des nichtporösen Si darstellt, wenn die Ätzlösung eine Mischung aus gepufferter Flußsäure und Wasserstoffperoxid ist, und
  • Fig. 10 die Ätzeigenschaften des porösen Si und des nichtporösen Si darstellt, wenn die Ätzlösung gepufferte Flußsäure ist.
  • Unter Bezug auf Figg. 2A bis 2F wird jetzt im folgenden ein anderes Beispiel des Verfahrens zur Herstellung eines erfindungsgemäßen Halbleiterelementes beschrieben. Das Beispiel, wie es in Figg. 2A bis 2F dargestellt ist, unterscheidet sich von dem, das in Figg. 1A bis 1F dargestellt ist, darin, daß ein Si-Träger 23 mit einer Isolationsschicht 24, die auf seiner Oberfläche gebildet ist, als isolierender Träger verwendet wird.
  • Zuerst wird ein Träger aus einkristallinem Si 21 hergestellt und der gesamte Träger poröse gemacht, wie in Fig. 2A dargestellt.
  • Dann wird das epitaxiale Wachstum auf der Oberfläche des porösen Trägers durchgeführt mit einem beliebigen Verfahren aus einer Vielzahl von Niedertemperaturzüchtungsverfahren zur Bildung eines dünnen Filmes einer nich tp orösen Schicht aus einkristallinem Silicium 22 bei einer erstem Temperatur, wie in Fig. 28 dargestellt.
  • Diese erste Temperatur darf die Qualität des porösen Si nicht ändern, so daß ein ausreichendes Selektionsverhältnis von Träger aus porösem Si zu nichtporöser Schicht aus einkristallinem Silicium bei einem späteren, selektiven Ätzen erhalten werden kann, und sie kann so niedrig sein wie möglich, solange keine Kristallfehler auf der nichtporösen Schicht aus einkristallinem Silicium auftreten, die auf dem porösen Si gebildet wurde.
  • Dann wird ein anderer Si-Träger 23 hergestellt und das isolierenden Material 24 auf seiner Oberfläche gebildet, und danach wird der Si-Träger 23 mit dem isolierenden Material 24 auf seiner Oberfläche auf die nichtporöse Schicht aus einkristallinem Silicium 22 auf dem Träger aus porösem Si 21 aufgeklebt, wie in Fig. 2C dargestellt.
  • Danach wird der gesamte Träger aus porösem Si 21 in eine selektive Ätzlösung eingetaucht, die aus Flußsäure (oder gepufferter Flußsäure, die im folgenden als BHF abgekürzt ist), einer Mischung aus Flußsäure (oder BHF) und Wasserstoffperoxid, einer Mischung aus Flußsäure (oder BHF) und Alkohol oder einer Mischung aus Flußsäure (oder BHF), Wasserstoffperoxid und Alkohol bestehen kann, wobei nicht gerührt wird, wenn Alkohol anwesend ist, oder ansonsten gerührt wird, so daß nur der Träger aus porösem Si 21 durch das nichtelektrische, nasse, chemische Atzen angeätzt wird, wodurch eine verdünnte, nichtporöse Schicht aus einkristallinem Silicium 22 auf dem isolieren den Material 24 zurückbleibt (Fig. 2D).
  • Dann wird eine hochqualitative Schicht aus einkristallinem Silicium 25 auf der nichtporösen Schicht aus einkristallinem Silicium 22 durch epitaxiales Wachstum bei einer zweiten Temperatur gebildet, wie in Fig. 2E dargestellt. Die Trägertemperatur ist zu diesem Zeitpunkt nicht notwendigerweise niedrig, sondern sie ist höher als die erste Temperatur, und es ist bevorzugt, die Schicht aus einkristallinem Silicium 25 durch das CVD-Verfahren bei Temperaturen oberhalb von 900ºC zu bilden.
  • Fig. 2F zeigt einen Halbleiterträger, der mit dieser Erfindung erhalten werden kann. Daß heißt, die Schichten aus einkristallinem Si 22 und 25, die eine Kristallinität aufweisen, die der eines Siliciumwafrrs entspricht, werden auf den isolierenden Trägern 23 und 24 mit einem hohen Grad von Glätte und Einheit lichkeit und mit einer kleinen Dicke über ein weites Gebiet gebildet, das die gesamte Oberfläche des Wafers bedeckt. Der so erhaltene Halbleiterträger ist vorteilhaft vom Gesichtspunkt der Herstellung einer durch eine Isolierung isolierten, elektronischen Vorrichtung her.
  • In der Erfindung ist es wünschenswert, daß die Summe der Dicke der nichtporösen Schicht aus einkristallinem Silicium, die auf dem Träger aus porösen Silicium bei der ersten Temperatur gebildet wurde, und der Dicke der Schicht aus einkristallinem Silicium, die bei der zweiten Temperatur gebildet wurde, 100 um oder weniger beträgt.
  • Auch ist es wünschenswert, daß die nichtporöse Schicht aus einkristallinem Silicium, die bei der ersten Temperatur gebildet wird, epitaxial gezüchtet wird. Die nichtporöse Schicht aus einkristallinem Silicium, die bei der ersten Temperatur gebildet wird, wird mit einem Verfahren gebildet, das ausgewählt ist aus der Gruppe, bestehend aus Gegenfeldsputtern, Molekularstrahlepitaxie, Plasma- CVD, lichtgestützter CVD und Züchtung in flüssiger Phase.
  • Die zweite Temperatur beträgt in der Erfindung wünschenswerterweise 900ºC oder mehr.
  • Es ist auch möglich, das Ätzverfahren durchzuführen, nachdem der Träger außer auf der Oberfläche aus porösen Silicium mit einem Ätzschutzfilm überzogen wurde.
  • Die Temperatursteuerung der Erfindung wird im folgenden beschrieben.
  • Der Träger aus porösen Si besitzt Poren mit einer mittleren Größe von etwa 600 Å, was gemessen wurde durch Betrachtung durch ein Transmissionselektronenmikroskop. Obwohl der Träger aus porösem Si eine Dichte besitzt, die halb so groß wie oder kleiner als die des einkristallinen Si ist, wird Einkristallinität beibehalten, und eine Schicht aus einkristallinem Silicium kann auf dem porösen Träger durch epitaxiales Wachstum gebildet werden.
  • Es sei angemerkt, daß, wenn die Hochtemperaturbehandlung zu diesem Zeitpunkt durchgeführt wird, die Eigenschaften des porösen Si geändert werden können, so daß die Eigenschaften des beschleunigten Atzens sich ändern, und wenn die Temperaturen 1000ºC überschreiten, treten Neuanordnungen der inneren Poren auf, die die Eigenschaften des beschleunigten Ätzens verschlechtern können. Deshalb muß das epitaxiale Wachstum des nichtporösen Siliciums der Si-Schicht auf der Schicht aus porösem Silicium bei niedrigen Temperaturen durchgeführt werden.
  • Beispiele geeigueter Verfahren für ein solches Wachstum bei niedrigen Temperaturen schließen ein Plasma-CVD-Verfahren, ein lichtgestütztes CVD-Verfahren, ein Gegenfeldsputterverfahren und ein Züchtungsverfahren aus der flüssigen Phase ein, und insbesondere ist das Gegenfeldsputterverfahren besonders bevorzugt, weil das epitaxiale Wachstum ohne Kristallfehler bei niedrigen Temperatu ren unter 300ºC verwirklicht werden kann (T. Ohmi, T. Ichikawa, H. Iwabuchi und T. Shibata, J. Appl. Phys., Band 66, S.4756-4766, 1989).
  • Allerdings ist eine hochqualitative Schicht aus einkristallinem Silicium wünschenswert für die Bildung einer Vorrichtung, aber die Schicht aus einkristallinem Silicium mit der zur Zeit höchsten Qualität ist eine, die durch das CVD- Verfahren bei Trägertemperaturen von 900ºC oder mehr gebildet wird.
  • Daß heißt, der Vorrichtungsbereich ist bevorzugt eine Schicht aus einkristallinem Silicium, die bei höheren Temperaturen durch das CVD-Verfahren gezüchtet wurde, anstelle einer Schicht aus einkristallinem Silicium, die bei niedrigen Temperaturen gezüchtet wurde.
  • Entsprechend ist die Züchtung bei niedrigen Temperaturen bevorzugt für die Züchtung einer Schicht aus einkristallinem Si auf dem porösen Silicium, und die Züchtung bei hohen Temperaturen ist bevorzugt für die Bildung einer Schicht aus einkristallinem Silicium auf deni Vorrichtungsbereich, so daß es bevorzugt ist, daß die einkristalline Züchtung innerhalb zweier Bereiche bei einer ersten und bei einer zweiten Temperatur durchgeführt wird.
  • Gemäß der Erfindung kann poröses Si selektiv chemisch geätzt werden, ohne kristallines Si anzuätzen, indem eine Ätzlösung zum chemischen Naßätzen verwendet wird, die keine ungünstigen Einflüsse auf den Halbleiterprozeß zeigt.
  • Insbesondere das erfindungsgemäße selektive Ätzverfahren für poröses Si kann die Aufgaben der Erfindung erfüllen, indem es Flußsäure (oder gepufferte Flußsaure, die im folgenden als BHF abgekürzt ist), eine Mischung aus Flußsäure (oder BHF) und Wasserstoffperoxid, eine Mischung aus Flußsäure (oder BHF) und Alkohol oder eine Mischung aus Flußsäure (oder BHF), Wasserstoffperoxid und Alkohol als selektive Ätzlösung verwendet, die keine Ätzreaktion im Bezug auf das kristalline Si zeigt.
  • Das Wasserstoffperoxid in der Ätzlösung für das selektive, chemische Naßätzen, die auf das poröse Si angewendet wird, wirkt in dieser Erfindung als Oxidationsmittel, wodurch die Reaktionsgeschwindigkeit gesteuert werden kann durch Ändern des Anteils des Wasserstoffperoxides.
  • Der Alkohol in der Lösung für das selektive, chemische Naßätzen für das porösen Si in der Erfindung wirkt als oberflächenaktives Mittel und dient dazu, Blasen von gasförmigen Reaktionsprodukten, die als Ergebnis des Ätzens erzeugt werden, ohne Verzögerung von der Oberfläche, die abgeätzt wird, zu entfernen, und dadurch eine hohe Wirksamkeit und Einheitlichkeit des selektiven Ätzens für poröses Si sicherzustellen.
  • Gemäß der Erfindung kann das poröse Si, das im gleichen Träger wie das kristalline Si enthalten ist, chemisch geätzt werden unter Verwendung einer Lösung zur Verwendung im gewöhnlichen Halbleiterprozeß.
  • Auch kann die Selektivität des Ätzens verstärkt werden, wenn der verklebte Träger, der geätzt werden soll, für das Ätzen mit der Ausnahme der Oberfläche aus porösem Silicium mit einem Ätzschutzfilm bedeckt ist.
  • Dieser Ätzschutzfilm kann gebildet werden, indem zum Beispiel Si&sub3;N&sub4; etwa 0,1 um dick durch das Plasma-CVD-Verfahren ab geschieden wird, wodurch er das gesamte Element abdeckt, (las aus zwei verklebten Trägern besteht, und nur der Nitridfilm auf der Oberfläche des porösen Trägers durch Atzen mit reaktiven Ionen entfernt wird.
  • Als Ätzschutzfilm kann Apiezonwachs oder Elektronenwachs (electron wax) mit den gleichen Wirkungen verwendet werden, wobei der Träger aus porösen Si nur vollständig entfernt werden kann.
  • Die spezifischen Beispiele der Erfindung werden im folgenden beschrieben.
    • Beispiel 1
  • Zuerst wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt. Die Stromdichte zu diesem Zeitpunkt betrug 100 mA/cm². Die Geschwindigkeit, mit der das Material porös gemacht wurde, betrug zu diesem Zeitpunkt 8,4 um/min, und der gesamte Si-Träger (100) vom p-Typ mit einer Dicke von 200 um wurde in 24 Minuten porös gemacht.
  • Dann wurde eine 0,05 um dicke, nichtporöse, epitaxial gezüchtete Schicht aus einkristallinem Silicium bei einer niedrigen Temperatur auf dem porösen Si- Träger (100) vom p-Typ durch Gegenfeldsputtern gezüchtet. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
    • Reinigungsbedingungen fur die Trägeroberfläche
  • Hochfrequenz: 100 MHz
  • Hochfrequenzenergie: 5 W
  • Temperatur: 350ºC
  • Ar-Gasdruck: 15×10&supmin;³ Torr
  • Reinigungszeit: 5 min
  • Target-Gleichvorspannung: -5 V
  • Substrat-Gleichvorspannung: +5 V
    • Abscheidungsbedingungen
  • Hochfrequenz: 100 MHz
  • Hochfrequenzenergie: 100 W
  • Temperatur (erste Temperatur): 380ºC
  • Ar-Gasdruck: 15×10&supmin;³ Torr
  • Züchtungszeit: 4 min
  • Dicke des gezüchteten Filmes: 0,05 um
  • Target-Gleichvorspannung: -150 V
  • Substrat-Gleichvorspannung: + 10 V
  • Darauf wurde ein trüber (fuzed) Siliciumdioxidglasträger, der 013 tisch j)oliert war, auf die Oberfläche dieser epitaxialen Schicht geklebt, die auf dem Si-Träger bereitgestellt war, und 0,5 h lang in einer Sauerstoffatmosphäre auf 600ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Dann wurde Si&sub3;N&sub4; als Ätzschutzfilm in einer Dicke von 0,1 um durch das Plasma-CVD-Verfahren abgeschieden, wodurch es die beiden verklebten Träger bedeckte, und nur der Nitridfilm auf dem porösen Träger wurde durch Ätzen mit reaktiven Ionen entfernt.
  • Danach wurde selektives Ätzen an den verklebten Trägern in einer Mischlösung (10:6:50) aus 49% Flußsäure, Alkohol und 30% Wasserstoffperoxid ohne Rühren durchgeführt. In 65 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das einkristalline Si als Ätzstop wirkte, und nur die nichtporöse Schicht aus einkristallinem Silicium wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Die Ätzgeschwindigkeit des nichtporösen Si-Einkristalls im Bezug auf die Ätzlösung war so niedrig, daß die Ätzmenge nach 65 min weniger als 50 Å betrug, wobei das Selektionsverhältnis der Ätzgeschwindigkeit der nichtporösen Schicht zu der der porösen Schicht immerhin 1:10&sup5; betrug und die Ätzmenge der nichtporösen Schicht (mehrere zig Å) im praktischen Betrieb vernachlässigt werden konnte.
  • Daß heißt, der 200 um dicke Träger aus porösen Si wurde entfernt mit dem Ergebnis, daß die 0,05 um dicke Schicht aus einkristallinem Silicium auf dem trüben Siliciumdioxidglasträger verblieb, nachdem die Si&sub3;N&sub4;-Schicht als Ätzschutzfilm entfernt worden war.
  • Dann wurde ein hochqualitativer, ej)itaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen Siliciumeinkristall durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durch geführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080ºC
  • Druck: 80 Torr
  • Züchtungszeit: 2 min
  • Es können auch Apiezonwachs und Elektronenwachs mit dem gleichen Wirkungen als Atzschutzfilm verwendet werden anstelle der Si&sub3;N&sub4;-Schicht, und nur der Träger aus porösem Si kann vollständig entfernt werden.
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß keine Kristallfehler neu in die Si-Schicht eingeführt wurden und daß die SOI-Struktur mit einer Dicke von etwa 1 um gebildet wurde, wobei sie ihre hervorragende Kristallinität beibehielt.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 2
  • Zuerst wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt. Die Stromdichte zu diesem Zeitpunkt betrug 100 mA/cm². Die Geschwindigkeit, mit der das Material porös gemacht wurde, betrug zu diesem Zeitpunkt 8,4 um/min, und der gesamte Si-Träger (100) vom p-Typ mit einer Dicke von 200 um wurde in 24 Minuten porös gemacht.
  • Dann wurde eine 0,1 um dicke, epitaxial gezüchtete Si-Schicht bei einer niedrigen Temperatur auf dem porösen Si-Träger (100) vom p-Typ durch das MBE- Verfahren (Molecular Beam Epitaxy, Molekularstrahlepitaxie) gezüchtet. Die Abscheidung wurde unter den folgen den Bedingungen durchgeführt:
  • Temperatur (erste Temperatur): 700ºC
  • Druck: 1×10&supmin;&sup9; Torr
  • Züchtungsgeschwindigkeit: 0,1 nm/s
  • Darauf wurde ein trüber Siliciumdioxidglasträger, der optisch poliert war, auf die Oberfläche dieser epitaxialen Schicht geklebt und 0,5 h lang in einer Sauerstoffatmosphäre auf 700ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Dann wurde Si&sub3;N&sub4; als Ätzschutzfilm in einer Dicke von 0,1 um durch (las Plasma-CVD-Verfahren abgeschieden, wodurch es die beiden verklebten Träger bedeckte, und nur der Nitridfilm auf deni porösen Träger wurde durch Ätzen mit reaktiven Ionen entfernt.
  • Danach wurde selektives Ätzen an den verklebten Trägern in einer Mischlösung (10:6:50) aus BHF (einer Mischlösung aus 36% Ammoniumfluorid und 4,5% Flußsäure), 49% Flußsäure, Alkohol und 30% Wasserstoffperoxid ohne Rühren durchgeführt. In 205 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das einkristalline Si als Ätzstop wirkte, und nur die nichtporöse Schicht aus einkristallinem Silicium wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus porösen Si wurde entfernt mit dem Ergebnis, daß die 0,1 um dicke Schicht aus einkristallinem Silicium auf dem SiO&sub2; verblieb, nachdem die Si&sub3;N&sub4;-Schicht als Ätzschutzfilm entfernt worden war. Dann wurde ein hochqualitativer, epitaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen Siliciumeinkristall durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080ºC
  • Druck: 80 Torr
  • Züchtungszeit: 2 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß keine Khstallfehler neu in die Si-Schicht eingeführt wurden und daß die SOI-Struktur mit einer Dicke von etwa 1 um gebildet wurde, wobei sie ihre hervorragende Kristallinität beibehielt.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 3
  • Zuerst wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt. Die Stromdichte zu diesem Zeitpunkt betrug 100 mA/cm². Die Geschwindigkeit, mit der das Material porös gemacht wurde, betrug zu diesem Zeitpunkt 8,4 um/min, und der gesamte Si-Träger (100) vom p-Typ mit einer Dicke von 200 um wurde in 24 Minuten porös gemacht.
  • Dann wurde eine 0,1 um dicke, epitaxial gezüchtete Si-Schicht bei einer niedrigen Temperatur auf dem porösen Si-Träger (100) vom p-Typ durch das Plasma- CVD-Verfahren gezüchtet. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Gas: SiH&sub4;
  • Hochfrequenzenergie: 100 W
  • Temperatur (erste Temperatur): 800 ºC
  • Druck: 1×10&supmin;² Torr
  • Züchtungsgeschwindigkeit: 2,5 nm/s
  • Darauf wurde ein trüber Siliciumdioxidglasträger, der optisch poliert war, auf die Oberfläche dieser epitaxialen Schicht geklebt und 0,5 h lang in einer Stickstoffatmosphäre auf 800ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Dann wurde Si&sub3;N&sub4; als Ätzschutzfilm in einer Dicke von 0,1 um durch das Plasma-CVD-Verfahren abgeschieden, wodurch es die beiden verklebten Träger bedeckte, und nur der Nitridfilm auf dem porösen Träger wurde durch Ätzen mit reaktiven Ionen entfernt.
  • Danach wurde selektives Atzen an den verklebten Trägern in einer Mischlösung (1:5) aus 49% Flußsäure und 30% Wasserstoffperoxid unter Rühren durchgeführt. In 62 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das einkristalline Si als Ätzstop wirkte, und nur die Schicht aus einkristallinem Si wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus porösen Si wurde entfernt mit dem Ergebnis, daß die 0,1 um dicke Schicht aus einkristallinem Silicium auf dem trüben Siliciumdioxidglasträger verblieb, nach dem die Si&sub3;N&sub4;-Schicht als Atzschutzfilm entfernt worden war.
  • Dann wurde ein hochqualitativer, epitaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen Siliciumeinkristall durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080ºC
  • Druck: 80 Ton
  • Züchtungszeit: 2 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß keine Kristallfehler neu in die Si-Schicht eingeführt wurden und daß die SOI-Struktur mit einer Dicke von etwa 1 um gebildet wurde, wobei sie ihre hervorragende Kristallinität beibehielt.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 4
  • Zuerst wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt. Die Stromdichte zu diesem Zeitpunkt betrug 100 mA/cm². Die Geschwindigkeit, mit der das Material porös gemacht wurde, betrug zu diesem Zeitpunkt 8,4 um/min, und der gesamte Si-Träger (100) vom p-Typ mit einer Dicke von 200 um wurde in 24 Minuten porös gemacht.
  • Dann wurde eine 0,5 um dicke, epitaxial gezüchtete Si-Schicht bei einer niedrigen Temperatur auf dein porösen Si-Träger (100) vom p-Typ durch das Züchtungsverfahren in flüssiger Phase gezüchtet. Die Abscheidung wurde unter den folgenden Bedingungen durch geführt:
  • Lösungsmittel Sn
  • Züchtungstemperatur (erste Temperatur): 900ºC
  • Züchtungsatmosphäre: H&sub2;
  • Züchtungszeit: 5 min
  • Darauf wurde ein trüber Siliciumdioxidglasträger, der optisch poliert war, auf die Oberfläche dieser epitaxialen Schicht, die auf dem Si-Träger bereitgestellt war, geklebt und 0,5 h lang in einer Stickstoffatmosphäre auf 900ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Dann wurde Si&sub3;N&sub4; als Ätzschutzfilm in einer Dicke von 0,1 um durch das Plasma-CVD-Verfahren abgeschieden, wodurch es die beiden verklebten Träger bedeckte, und nur der Nitridfilm auf dem porösen Träger wurde durch Ätzen mit reaktiven Ionen entfernt.
  • Danach wurde selektives Ätzen an den verklebten Trägern in einer Mischlösung (10:1) aus 49% Flußsäure und Alkohol ohne Rühren durchgeführt. In 82 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das einkristalline Si als Ätzstop wirkte, und nur die Schicht aus einkristallinem Silicium wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus porösem Si wurde entfernt mit dem Ergebnis, daß die 0,5 um dicke Schicht aus einkristallinem Silicium auf dem trüben Siliciumdioxidglasträger verblieb, nachdem die Si:3N&sub4;-Schicht als Ätzschutzfilm entfernt worden war.
  • Dann wurde ein hochqualitativer, epitaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen Siliciumeinkristall durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080 ºC
  • Druck: 80 Torr
  • Züchtungszeit: 2 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß keine Kristallfehler neu in die Si-Schicht eingeführt wurden und daß die SOI-Struktur mit einer Dicke von etwa 1,5 um gebildet wurde, wobei sie ihre hervorragende Kristallinität beibehielt.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 5
  • Es wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom n-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt. Die Stromdichte zu diesem Zeitpunkt betrug 100 mA/cm². Die Geschwindigkeit, mit der das Material porös gemacht wurde, betrug zu diesem Zeitpunkt 8,4 um/min, und der gesamte Si-Träger (100) vom n-Typ mit einer Dicke von 200 um wurde in 24 Minuten porös gemacht.
  • Dann wurde eine 0,5 um dicke, epitaxial gezüchtete Si-Schicht bei einer niedrigen Temperatur auf dem porösen Si-Träger (100) vom n-Typ durch das Niederdruck-CVD-Verfahren gezüchtet. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub4; ... 800 sccm
  • Trägergas: H&sub2; ... 150 l/min
  • Temperatur (erste Temperatur): 850ºC
  • Druck: 1×10&supmin;²) Torr
  • Züchtungsgeschwindigkeit: 3,3 nm/s
  • Darauf wurde ein trüber Siliciumdioxidglasträger, der optisch poliert war, auf die Oberfläche dieser epitaxialen Schicht geklebt und 0,5 h lang in einer Sauerstoffatmosphäre auf 800ºC erhitzt, so (laß beide Träger sich stark miteinander verbinden konnten.
  • Dann wurde Si&sub3;N&sub4; als Ätzschutzfilm in einer Dicke von 0,1 um durch das Plasma-CVD-Verfahren abgeschieden, wodurch es die beiden verklebten Träger bedeckte, und nur der Nitridfilm auf dem porösen Träger wurde durch Ätzen mit reaktiven Ionen entfernt.
  • Danach wurde selektives Ätzen an den verklebten Trägern in 49% Flußsäure un ter Rühren durchgeführt. In 78 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das einkristalline Si als Ätzstop wirkte, und nur die Schicht aus einkristallinem Si wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus porösen Si wurde entfernt mit dem Ergebnis, daß die 0,5 um dicke Schicht aus einkristallinem Silicium auf dem trüben Siliciumdioxidglasträger verblieb, nachdem die Si&sub3;N&sub4;-Schicht als Ätzschutzfllm entfernt worden war.
  • Dann wurde ein hochqualitativer, epitaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen Siliciumeinkristall durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080 ºC
  • Druck: 80 Torr
  • Züchtungszeit: 2 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß keine Kristallfehler neu in die Si-Schicht eingeführt wurden und daß die SOI-Struktur mit einer Dicke von etwa 1,5 um gebildet wurde, wobei sie ihre hervorragende Kristallinität beibehielt.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 6
  • Es wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt. Die Stromdichte zu diesem Zeitpunkt betrug 100 mA/cm&supmin;&sup9;. Die Geschwindigkeit, mit der das Matefial porös gemacht wurde, betrug zu diesem Zeitpunkt 8,4 um/min, und der gesamte Si-Träger (100) vom p-Typ mit einer Dicke von 200 um wurde in 24 Minuten porös gemacht.
  • Dann wurde eine 0,05 um dicke, nichtporöse, epitaxial gezüchtete Schicht aus einkristallinem Silicium bei einer niedrigen Temperatur auf dem porösen Si- Träger (100) vom p-Typ durch Gegenfeldsputtern gezüchtet. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
    • Reinigungsbedingungen fur die Trägeroberfläche
  • Hochfrequenz: 100 MHz
  • Hochfrequenzenergie: 5 W
  • Temperatur: 380ºC
  • Ai-Gasdruck: 15×10&supmin;³ Torr
  • Reinigungszeit: 5 min
  • Target-Gleichvorspannung: -5 V
  • Substrat-Gleichvorspannung: +5 V
    • Abscheidungsbedingungen
  • Hochfrequenz: 100 MHz
  • Hochfrequenzenergie: 100 W
  • Temperatur (erste Temperatur): 380 ºC
  • Ar-Gasdruck: 15×10&supmin;³ Torr
  • Züchtungszeit: 4 min
  • Dicke des gezüchteten Filmes: 0,05 um
  • Target-Gleichvorspannung: -150 V
  • Substrat-Gleichvorspannung: +10 V
  • Darauf wurde ein trüber Siliciumdioxidglasträger, der optisch poliert war, auf die Oberfläche dieser epitaxialen Schicht geklebt, die auf dem Si-Träger bereitgestellt war, und 0,5 h lang in einer Sauerstoffatmosphäre auf 600ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Dann wurde Si&sub3;N&sub4; als Atzschutzfilm in einer Dicke von 0,1 um durch das Plasma-CVD-Verfahren abgeschieden, wodurch es die beiden verklebten Träger bedeckte, und nur der Nitridfilm auf dem porösen Träger wurde durch Ätzen mit reaktiven Ionen entfernt.
  • Danach wurde selektives Ätzen an den verklebten Trägern in einer Mischlösung (10:1) aus gepufferter Flußsäure (einer Mischlösung aus 36% Ammoniumfluorid und 4,5% Flußsäure) und Alkohol ohne Rühren durchgeführt. In 275 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das einkristalline Si als Ätzstop wirkte, und nur die nichtporöse Schicht aus einkristallinem Silicium wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Die Ätzgeschwindigkeit des nichtporösen Si-Einkristalls im Bezug auf die Ätzlösung war so niedrig, daß die Ätzmenge nach 275 min weniger als 50 Å betrug, wobei das Selektionsverhältnis der Ätzgeschwindigkeit der nichtporösen Schicht zu der der porösen Schicht immerhin 1:10&sup5; betrug und die Ätzmenge der nichtporösen Schicht (mehrere zig Å) im praktischen Betrieb vernachlässigt werden konnte.
  • Daß heißt, der 200 um dicke Träger aus porösen Si wurde entfernt mit dem Ergebnis, daß die 0,05 um dicke Schicht aus einkristallinem Silicium auf dem trüben Siliciumdioxidglasträger verblieb, nachdem die Si&sub3;N&sub4;-Schicht als Ätzschutzfilm entfernt worden war.
  • Dann wurde ein hochqualitativer, epitaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen Siliciumeinkristall durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080ºC
  • Druck: 80 Torr
  • Züchtungszeit: 2 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß keine Kristallfehler neu in die Si-Schicht eingeführt wurden und daß die SOI-Struktur mit einer Dicke von etwa 1 um gebildet wurde, wobei sie ihre hervorragende Kristallinität beibehielt.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 7
  • Es wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt. Die Stromdichte zu diesem Zeitpunkt betrug 100 mA/cm². Die Geschwindigkeit, mit der das Material porös gemacht wurde, betrug zu diesem Zeitpunkt 8,4 um/min, und der gesamte Si-Träger (100) vom p-Typ mit einer Dicke von 200 um wurde in 24 Minuten porös gemacht.
  • Dann wurde eine 0,05 um dicke, nichtporöse, epitaxial gezüchtete Schicht aus einkristallinem Silicium bei einer niedrigen Temperatur auf dem porösen Si- Träger (100) vom p-Typ durch Gegenfeldsputtern gezüchtet. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
    • Reinigungsbedingungen fur die Trägeroberfläche
  • Hochfrequenz: 100 MHz
  • Hochfrequenzenergie: 5 W
  • Temperatur: 380ºC
  • Ar-Gasdruck: 15×10&supmin;³ Torr
  • Reinigungszeit: 5 min
  • Target-Gleichvorspannung: -5 V
  • Substrat-Gleichvorspannung: +5 V
    • Abscheidungsbedingungen
  • Hochfrequenz: 100 MHz
  • Hochfrequenzenergie: 100 W
  • Temperatur (erste Temperatur): 380 ºC
  • Ai-Gasdruck: 15×10&supmin;³ Torr
  • Züchtungszeit: 4 min
  • Dicke des gezüchteten Filmes: 0,05 um
  • Target-Gleichvorspannung: -150 V
  • Substrat-Gleichvorspannung: +10 V
  • Darauf wurde ein trüber Siliciumdioxidglasträger, der optisch poliert war, auf die Oberfläche dieser epitaxialen Schicht geklebt, die auf dem Si-Träger bereitgestellt war, und 0,5 h lang in einer Sauerstoffatmosphäre auf 600ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Dann wurde Si&sub3;N4 als Ätzschutzfilm in einer Dicke von 0,1 um durch das Plasma-CVD-Verfahren abgeschieden, wodurch es die beiden verklebten Träger bedeckte, und nur der Nitridfilm auf dem porösen Träger wurde durch Ätzen mit reaktiven Ionen entfernt.
  • Danach wurde selektives Ätzen an den verklebten Trägern in einer Mischlösung (1:5) aus gepufferter Flußsäure (einer Mischlösung aus 36% Ammoniumfluorid und 4,5% Flußsäure) und 30% Wasserstoffperoxid unter Rühren durchgeführt. In 190 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das einkristalline Si als Ätzstop wirkte, und nur die nichtporöse Schicht aus einkristallinem Silicium wurde zurückgelassen, ohne an geätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus porösen Si wurde entfernt mit dem Ergebnis, daß die 0,05 um dicke Schicht aus einkristallinem Silicium auf dem trüben Siliciumdioxidglasträger verblieb, nachdem die Si&sub3;N&sub4;-Schicht als Ätzschutzfilm entfernt worden war.
  • Dann wurde ein hochqualitativer, epitaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen Siliciumeinkristall durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080ºC
  • Druck: 80 Torr
  • Züchtungszeit: 2 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß keine Kristallfehler neu in die Si-Schicht eingeführt wurden und daß die SOI-Struktur mit einer Dicke von etwa 1 um gebildet wurde wobei sie ihre hervorragende Kristallinität beibehielt.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und an dere elektrische Eigenschaften.
    • Beispiel 8
  • Es wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt. Die Stromdichte zu diesem Zeitpunkt betrug 100 mA/cm². Die Geschwindigkeit, mit der das Material porös gemacht wurde, betrug zu diesem Zeitpunkt 8,4 um/min, und der gesamte Si-Träger (100) vom p-Typ mit einer Dicke von 200 um wurde in 24 Minuten porös gemacht.
  • Dann wurde eine 0,05 um dicke, nichtporöse, epitaxial gezüchtete Schicht aus einkristallinem Silicium bei einer niedrigen Temperatur auf dem porösen Si- Träger (100) vom p-Typ durch Gegenfeldsputtern gezüchtet. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
    • Reinigungsbedingungen für die Trägeroberfläche
  • Hochfrequenz: 100 MHz
  • Hochfrequenzenergie: 5 W
  • Temperatur: 380ºC
  • Ai-Gasdruck: 15×10&supmin;³ Torr
  • Reinigungszeit: 5 min
  • Target-Gleichvorspannung: -5 V
  • Substrat-Gleichvorspannung: +5 V
    • Abscheidungsbedingungen
  • Hochfrequenz: 100 MHz
  • Hochfrequenzenergie: 100 W
  • Temperatur (erste Temperatur): 380 ºC
  • Ai-Gasdruck: 15×10&supmin;³ Torr
  • Züchtungszeit: 4 min
  • Dicke des gezüchteten Filmes: 0,05 um
  • Target-Gleichvorspannung: -150 V
  • Substrat-Gleichvorspannung: +10 ÅJ
  • Darauf wurde ein trüber Siliciumdioxidglasträger der optisch poliert war, auf die Oberfläche dieser epitaxialen Schicht geklebt, die auf dem Si-Träger bereitgestellt war, und 0,5 h lang in einer Sauerstoffatmosphäre auf 600ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Dann wurde Si&sub3;N&sub4; als Ätzschutzfilm in einer Dicke von 0,1 um durch das Plasma-CVD-Verfahren abgeschieden, wodurch es die beiden verklebten Träger bedeckte, und nur der Nitridfilm auf dem porösen Träger wurde durch Ätzen mit reaktiven Ionen entfernt.
  • Danach wurde selektives Ätzen an den verklebten Trägern in gepufferter Flußsäure (einer Mischlösung aus 36% Ammoniumfluorid und 4,5% Flußsäure) unter Rühren durchgeführt. In 258 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das einkristalline Si als Ätzstop wirkte, und nur die nichtporöse Schicht aus einkristallinem Silicium wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus porösen Si wurde entfernt mit dem Ergebnis, daß die 0,05 um dicke Schicht aus einkristallinem Silicium auf dem trüben Siliciumdioxidglasträger verblieb, nachdem die Si&sub3;N&sub4;-Schicht als Ätzschutzfilm entfernt worden war.
  • Dann wurde ein hochqualitativer, epitaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen Siliciumeinkristall durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080ºC
  • Druck: 80 Torr
  • Züchtungszeit: 2 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß keine Kristallfehler neu in die Si-Schicht eingeführt wurden und daß die SOI-Struktur mit einer Dicke von etwa 1 um gebildet wurde, wobei sie ihre hervorragende Kristallinität beibehielt.
  • Auf der anderen Seite gab es keinen tlnterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 9
  • Es wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt. Die Bedingungen für die Anodisierung sind im folgenden dargestellt: Angelegte Spannung: 2,6 (V) Stromdichte: 30 (mA/cm²) Anodisierlösung: HF:H&sub2;O:C&sub2;H&sub5;OH = 1:1:1
  • Zeit: 1,6 h
  • Dicke des porösen Si: 200 (um)
  • Porosität: 56 (%)
  • Dann wurde eine 0,05 um dicke, epitaxial gezüchtete Siliciumschicht bei einer niedrigen Temperatur auf dem porösen Si-Träger (100) vom p-Typ durch Gegenfeldsputtern (im folgenden als BS-Verfahren bezeichnet) gezüchtet. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
    • Reinigungsbedingungen für die Trägeroberfläche
  • Temperatur: 380ºC
  • Atmosphäre: Ar
  • Druck: 15 mTorr
  • Substrat-Spannung: 5 V
  • Target-Spannung: -5 N
  • Hochfrequenzenergie: 5 W
  • Hochfrequenz: 100 MHz
    • Abscheidungsbedingungen
  • Hochfrequenz: 100 MHz
  • Hochfrequenzenergie: 100 W
  • Temperatur (erste Temperatur): 380 ºC
  • Ar-Gasdruck: 15 mTorr
  • Züchtungszeit: 4 min
  • Filmdicke: 0,05 um
  • Target-Gleichvorspannung: -150 V
  • Substrat-Gleichvorspannung: +10 V
  • Darauf wurde ein Si-Träger mit einer 5000 Å dicken Oxidschicht auf der Rückseitenoberfläche auf die Oberfläche dieser epitaxialen Schicht geklebt und 0,5 h lang in einer Sauerstoffatmosphäre auf 600ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Danach wurde selektives Ätzen an den verklebten Trägern in einer Mischlösung (10:6:50) aus 49% Flußsäure, Alkohol und 30% Wasserstoffperoxid ohne Rühren durchgeführt. In 65 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das nichtporöse, einkristalline Si als Ätzstop wirkte, und nur die nichtporöse Schicht aus einkristallinem Silicium wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus porösen Si wurde entfernt mit dem Ergebnis, daß die 0,05 um dicke Schicht aus einkristallinem Silicium auf dem SiO&sub2; verblieb.
  • Dann wurde ein hochqualitativer, epitaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen Siliciumeinkristall durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080ºC
  • Druck: 80 Torr
  • Züchtungszeit: 2 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß mit dem BS-Verfahren oder dem CVD-Verfahren keine Kristallfehler neu in die Si-Schicht eingeführt wurden und daß die SOI- Struktur mit einer Dicke von etwa 1 um gebildet wurde, wobei sie ihre hervorragende Kristallinität beibehielt.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 10
  • Es wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt.
  • Die Bedingungen für die Anodisierung sind die gleichen wie in Beispiel 9.
  • Dann wurde eine 0,1 um dicke, nichtporöse, epitaxial gezüchtete Si-Schicht bei einer niedrigen Temperatur auf dem porösen Si-Träger (100) vom p-Typ durch das MBE-Verfahren (Molecular Beam Epitaxy, Molekularstrahlepitaxie) gezüchtet. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Temperatur (erste Temperatur): 700 ºC
  • Druck: 1×10&supmin;&sup9; Torr
  • Züchtungsgeschwindigkeit: 0,1 nm/s
  • Darauf wurde ein Si-Träger mit einer 5000 Å dicken Oxidschicht auf der Rückseitenoberfläche auf die Oberfläche dieser epitaxialen Schicht geklebt und 0,5 h lang in einer Sauerstoffatmosphäre auf 700ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Danach wurde selektives Ätzen an den verklebten Trägern in einer Mischlösung (10:6:50) aus BHF (einer Mischlösung aus 36% Ammoniumfluorid und 4,5% Flußsäure), 49% Flußsäure, Alkohol und 30% Wasserstoffperoxid ohne Rühren durchgeführt. In 205 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das nichtporöse, einkristalline Si als Ätzstop wirkte, und nur die nichtporöse Schicht aus einkristallinem Silicium wurde zurück gelassen, ohne an geätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus I)orösen Si wurde entfernt mit dem Ergebnis, daß die 0,1 um dicke Schicht aus einkristallinem Silicium auf dem SiO&sub2; verblieb.
  • Dann wurde ein hochqualitativer, epitaxialer Film mit einer Dicke von 5 um auf deni nichtporösen Silicium ein kristall durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080ºC
  • Druck: 80 Torr
  • Züchtungszeit: 10 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß mit dem BS-Verfahren oder dem CVD-Verfahren keine Kristallfehler neu in die Si-Schicht eingeführt wurden und eine hervorragende Kristallinität beibehalten wurde.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 11
  • Es wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt.
  • Die Bedingungen für die Anodisierung sind im folgenden dargestellt:
  • Angelegte Spannung: 2,6 (V)
  • Stromdichte: 30 (mA/cm²)
  • Anodisierlösung: HF:H&sub2;O:C&sub2;H&sub5;OH = 1:1:1
  • Dicke des porösen Si: 200 (um)
  • Porosität: 56 (%)
  • Dann wurde eine 0,1 um dicke, ej)itaxial gezüchtete Si-Schicht bei einer niedrigen Temperatur auf dem porösen Si-Träger (100) vom p-Typ durch das Plasma- CVD-Verfahren gezüchtet. Die Abscheidung wurde unter den folgenden Bedingungen durch geführt:
  • Gas: SiH&sub4;
  • Hochfrequenzenergie: 100 W
  • Temperatur (erste Temperatur): 800ºC
  • Druck: 1×10&supmin;² Torr
  • Züchtungsgeschwindigkeit: 2,5 nm/s
  • Darauf wurde ein Si-Träger mit einer 5000 Å dicken Oxidschicht auf der Rückseitenoberfläche auf die Oberfläche dieser epitaxialen Schicht geklebt und 0,5 h lang in einer Stickstoffatmosphäre auf 800ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Danach wurde selektives Ätzen an den verklebten Trägern in einer Mischlösung (1:5) aus 49% Flußsäure und 30% Wasserstoffperoxid unter Rühren durchgeführt. In 62 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das nichtporöse, einkristalline Si als Ätzstop wirkte, und nur die Schicht aus einkristallinem Si wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus porösen Si wurde entfernt mit dem Ergebnis, daß die 0,1 um dicke Schicht aus einkristallinem Silicium auf dem SiO&sub2; verblieb.
  • Dann wurde ein hochqualitativer, epitaxialer Film mit einer Dicke von 5 um auf dem nichtporösen Siliciumeinkristall durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080ºC
  • Druck: 80 Torr
  • Züchtungszeit: 10 min
  • Indem der Querschniüt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß keine Kristallfehler neu in die Si-Schicht eingeführt wurden und eine hervorragende Kristallinität beibehalten wurde.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 12
  • Es wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt.
  • Die Bedingungen flir die Anodisierung sind im folgenden dargestellt:
  • Angelegte Spannung: 2,6 (V)
  • Stromdichte: 30 (mA/cm²)
  • Anodisierlösung: HF:H&sub2;O:C&sub2;H&sub5;OH = 1:1:1
  • Dicke des porösen Si: 200 (um)
  • Porosität: 56 (%)
  • Dann wurde eine 0,5 um dicke, nichtporöse, epitaxial gezüchtete Si-Schicht bei einer niedrigen Temperatur auf dem porösen Si-Träger (100) vom p-Typ durch das Züchtungsverfahren in flüssiger Phase gezüchtet. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Lösungsmittel Sn
  • Züchtungstemperatur (erste Temperatur): 900ºC
  • Züchtungsatmosphäre: H&sub2;
  • Züchtungszeit: 5 min
  • Darauf wurde ein Si-Träger mit einer 5000 Å dicken Oxidschicht auf der Rückseitenoberfläche auf die Oberfläche dieser epitaxialen Schicht, die auf dem Si- Träger bereitgestellt war, geklebt und 0,5 h lang in einer Stickstoffatmosl)häre auf 900ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Danach wurde selektives Ätzen an den verklebten Trägern in einer Mischlösung (10:1) aus 49% Flußsäure und Alkohol ohne Rühren durchgeführt. In 82 min war der Träger aus porösem Si durch das selektive Atzen vollständig entfernt, wobei das einkristalline Si als Atzstop wirkte, und nur die Schicht aus einkristallinem Silicium wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus porösem Si wurde entfernt mit dem Ergebnis, daß die 0,5 um dicke Schicht aus einkristallinem Silicium auf dem SiO&sub2; verblieb.
  • Dann wurde ein hochqualitativer, epitaxialer Film mit einer Dicke von 5 um auf dem nichtporösen Siliciumeinkristall durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080 ºC
  • Druck: 80 Torr
  • Züchtungszeit: 10 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß keine Kristallfehler neu in die Si-Schicht eingeführt wurden und eine hervorragende Kristallinität beibehalten wurde.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 13
  • Es wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt.
  • Die Bedingungen flir die Anodisierung sind im folgenden dargestellt:
  • Angelegte Spannung: 2,6 (V)
  • Stromdichte: 30 (mA/cm²)
  • Anodisierlösung: HF:H&sub2;O:C&sub2;H&sub5;OH = 1:1:1
  • Dicke des porösen Si: 200 (um)
  • Porosität: 56 (%)
  • Dann wurde eine 0,1 um dicke, epitaxial gezüchtete Si-Schicht bei einer niedrigen Temperatur auf deni porösen Si-Träger (100) vom p-Typ durch das Niederdruck-CVD-Verfahren gezüchtet. Die Abscheidung wurde unter den folgen den Bedingungen durch geführt:
  • Ausgangsgas: SiH&sub4;
  • Trägergas: H&sub2;
  • Temperatur (erste Temperatur): 850 ºC
  • Druck: 1×10&supmin;² Torr
  • Züchtungsgeschwindigkeit: 3,3 nm/s
  • Darauf wurde ein Si-Träger mit einer 5000 Å dicken Oxidschicht auf der Rückseitenoberfläche auf die Oberfläche dieser epitaxialen Schicht geklebt und 0,5 h lang in einer Sauerstoffatmosphäre auf 800ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Danach wurde selektives Ätzen an den verklebten Trägern in 49% Flußsäure unter Rühren durchgeführt. In 78 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das nichtporöse, einkristalline Si als Ätzstop wirkte, und nur die Schicht aus einkristallinem Si wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus porösen Si wurde entfernt mit dem Ergebnis, daß die 0,1 um dicke Schicht aus einkristallinem Silicium auf dem SiO&sub2; verblieb.
  • Dann wurde ein hochqualitativer, epitaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen, einkristallinen Si durch das gewöhnliche CVD-Verfahren ab geschieden. Die Ab scheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080º C
  • Druck: 80 Torr
  • Züchtungszeit: 2 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß keine Kristallfehler neu in die Si-Schicht eingeführt wurden und eine hervorragende Kristallinität beibehalten wurde.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 14
  • Es wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt.
  • Die Bedingungen für die Anodisierung sind im folgenden dargestellt:
  • Angelegte Spannung: 2,6 (V)
  • Stromdichte: 30 (mA/cm²)
  • Anodisierlösung: HF:H&sub2;O:C&sub2;H&sub5;OH = 1:1:1
  • Zeit: 1,6 h
  • Dicke des porösen Si: 200 (um)
  • Porosität: 56 (%)
  • Dann wurde eine 0,05 um dicke, epitaxial gezüchtete Si-Schicht bei einer niedrigen Temperatur auf dem porösen Si-Träger (100) vom p-Typ durch Gegenfeldsputtern gezüchtet. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
    • Reinigungsbedingungen für die Trägeroberfläche
  • Temperatur: 380ºC
  • Atmosphäre: Ar
  • Druck: 15 mTorr
  • Substrat-Spannung: 5 V
  • Target-Spannung: -5 V
  • Hochfrequenzenergie: 5 W
  • Hochfrequenz: 100 MHz
    • Abscheidungsbedingungen
  • Hochfrequenz: 100 MHz
  • Hochfrequenzenergie: 100 W
  • Temperatur (erste Temperatur): 380ºC
  • Ar-Gasdruck: 15 mTorr
  • Züchtungszeit: 4 min
  • Filmdicke: 0,05 um
  • Target-Gleichvorspannung: -150 V
  • Substrat-Gleichvorsp annun g: +10 V
  • Darauf wurde ein Si-Träger mit einer 5000 Å dicken Oxidschicht auf der Rückseitenoberfläche auf die Oberfläche dieser epitaxialen Schicht geklebt, die auf dem Si-Träger bereitgestellt war, und 0,5 h lang in einer Sauerstoffatmosphäre auf 600ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Danach wurde selektives Ätzen an den verklebten Trägern in einer Mischlösung (10:1) aus gepufferter Flußsäure (einer Mischlösung aus 36% Ammoniumfluorid und 4,5% Flußsäure) und Alkohol ohne Rühren durchgeführt. In 275 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das nichtporöse, einkristalline Si als Ätzstop wirkte, und nur die nichtporöse Schicht aus einkristallinem Silicium wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus 1)orösen Si wurde entfernt mit dem Ergebnis, daß die 0,05 um dicke Schicht aus einkristallinem Silicium auf dem SiO&sub2; verblieb.
  • Dann wurde ein hochqualitativer, epitaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen, einkristallinen Si durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080ºC
  • Druck: 80 Torr
  • Züchtungszeit: 2 min
  • Indem der Querschnitt mit ein em Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, (laß mit dem BS-Verfahren oder dem CVD-Verfahren keine Kristallfehler neu in die Si-Schicht eingeführt wurden und daß die SOI- Struktur mit einer Dicke von etwa 1 um gebildet wurde, wobei sie ihre hervorragende Kristallinität beibehielt.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 15
  • Es wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt.
  • Die Bedingungen für die Anodisierung sind im folgenden dargestellt:
  • Angelegte Spannung: 2,6 (V)
  • Stromdichte: 30 (mA/cm²)
  • Anodisierlösung: HF:H&sub2;O:C&sub2;H&sub5;OH = 1:1:1
  • Zeit: 1,6 h
  • Dicke des porösen Si: 200 (um)
  • Porosität: 56 (%)
  • Dann wurde eine 0,05 um dicke, epitaxial gezüchtete Si-Schicht bei einer niedrigen Temperatur auf dem porösen Si-Träger (100) vom p-Typ durch Gegenfeldsputtern (im folgenden als BS-Verfahren bezeichnet) gezüchtet. Die Abscheidung wurde unter den folgen den Bedingungen durch geführt:
    • Reinigungsbedingungen für die Trägeroberfläche
  • Temperatur: 380ºC
  • Atmosphäre: Ar
  • Druck: 15 mTorr
  • Substrat-Spannung: 5 V
  • Target-Spannung: -5 V
  • Hochfrequenzenergie: 5 W
  • Hochfrequenz: 100 MHz
    • Abscheidungsbedingungen
  • Hochfrequenz: 100 MHz
  • Hochfrequenzenergie: 100 W
  • Temperatur (erste Temperatur): 380ºC
  • Ar-Gasdruck: 15 mTorr
  • Züchtungszeit: 4 min
  • Filmdicke: 0,05 um
  • Target-Gleichvorspannung: -150 V
  • Substrat-Gleichvorspannung: +10 V
  • Darauf wurde ein Si-Träger mit einer 5000 Å dicken Oxidschicht auf der Rückseitenoberfläche auf die Oberfläche dieser epitaxialen Schicht geklebt, die auf dem Si-Träger bereitgestellt war, und 0,5 h lang in einer Sauerstoffatmosphäre auf 600ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Danach wurde selektives Ätzen an den verklebten Trägern in einer Mischlösung (1:5) aus gepufferter Flußsäure (einer Mischlösung aus 36% Ammoniumfluorid und 4,5% Flußsäure) und 30% Wasserstoffperoxid unter Rühren durchgeführt. In 190 min war der Träger aus porösem Si durch das selektive Ätzen vollständig entfernt, wobei das nichtporöse, einkristalline Si als Ätzstop wirkte, und nur die nichtporöse Schicht aus einkristallinem Silicium wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus porösen Si wurde entfernt mit dem Ergebnis, daß die 0,05 um dicke Schicht aus einkristallinem Silicium auf dem SiO&sub2; verblieb.
  • Dann wurde ein hochqualitativer, epitaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen, einkristallinen Si durch das gewöhnliche CVD-Verfahren abgeschieden. Die Abscheidung wurde unter den folgenden Bedingungen durchgeführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080ºC
  • Druck: 80 Torr
  • Züchtungszeit: 2 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß keine Kristallfehler neu in die Si-Schicht eingeführt wurden und daß die SOI-Struktur mit einer Dicke von etwa 1 um gebildet wurde, wobei sie ihre hervorragende Kristallinität beibehielt.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.
    • Beispiel 16
  • Es wurde eine Anodisierung an einem Träger aus einkristallinem Si (100) vom p-Typ mit einer Dicke von 200 um in einer 50%igen HF-Lösung durchgeführt.
  • Die Bedingungen für die Anodisierung sind im folgenden dargestellt:
  • Angelegte Spannung: 2,6 (V)
  • Stromdichte: 30 (mA/cm²)
  • Anodisierlösung: HF:H&sub2;O:C&sub2;H&sub5;OH = 1:1:1
  • Zeit: 1,6 h
  • Dicke des Porösen Si: 200 (um)
  • Porosität: 56 (%)
  • Dann wurde eine 0,05 um dicke, epitaxial gezüchtete Si-Schicht bei einer niedrigen Temperatur auf dem porösen Si-Träger (100) vom p-Typ durch Gegenfeldsputtern (im folgenden als BS-Verfahren bezeichnet) gezüchtet. Die Abscheidung wurde unter den folgen den Bedingungen durch geführt:
    • Reinigungsbedingungen für die Trägeroberfläche
  • Temperatur: 380ºC
  • Atmosphäre: Ar
  • Druck: 15 mTorr,
  • Substrat-Spannung: 5 V
  • Target-Spannung: -5 V
  • Hochfrequenzenergie: 5 W
  • Hochfrequenz: 100 MHz
    • Abscheidungsbedingungen
  • Hochfrequenz: 100 MHz
  • Hochfrequenzenergie: 100 W
  • Temperatur (erste Temperatur): 380ºC
  • Ar-Gasdruck: 15 mTorr
  • Züchtungszeit: 4 min
  • Filmdicke: 0,05 um
  • Target-Gleichvorspannung: -150 V
  • Substrat-Gleichvorspannung: +10 V
  • Darauf wurde ein Si-Träger mit einer 5000 Å dicken Oxidschicht auf der Rückseitenoberfläche auf die Oberfläche dieser epitaxialen Schicht geklebt, die auf dem Si-Träger bereitgestellt war, und 0,5 h lang in einer Sauerstoffatmosphäre auf 600ºC erhitzt, so daß beide Träger sich stark miteinander verbinden konnten.
  • Danach wurde selektives Ätzen an den verklebten Trägern in gepufferter Flußsäure (einer Mischlösung aus 36% Ammoniumfluorid und 4,5% Flußsäure) unter Rühren durchgeführt. In 258 min war der Träger aus porösem Si durch das se lektive Ätzen vollständig entfernt, wobei das nichtporöse, einkristalline Si als Ätzstop wirkte, und nur die nichtporöse Schicht aus einkristallinem Silicium wurde zurückgelassen, ohne angeätzt worden zu sein.
  • Daß heißt, der 200 um dicke Träger aus porösen Si wurde entfernt mit dem Ergebnis, daß die 0,05 um dicke Schicht aus einkristallinem Silicium auf dem SiO&sub2; verblieb.
  • Dann wurde ein hochqualitativer, epitaxialer Film aus einkristallinem Si mit einer Dicke von 1 um auf dem nichtporösen, einkristallinen Si durch das gewöhnliche CVD-Verfahren abgeschieden.
  • Die Abscheidung wurde unter den folgen den Bedingungen durch geführt:
  • Ausgangsgas: SiH&sub2;Cl&sub2; ... 1000 sccm
  • Trägergas: H&sub2; ... 230 l/min
  • Substrattemperatur (zweite Temperatur): 1080ºC
  • Druck: 80 Torr
  • Züchtungszeit: 2 min
  • Indem der Querschnitt mit einem Transmissionselektronenmikroskop betrachtet wurde, wurde bestätigt, daß mit dem BS-Verfahren oder dem CVD-Verfahren keine Kristallfehler neu in die Si-Schicht eingeführt wurden und daß die SOI- Struktur mit einer Dicke von etwa 1 um gebildet wurde, wobei sie ihre hervorragende Kristallinität beibehielt.
  • Auf der anderen Seite gab es keinen Unterschied zu den Eigenschaften eines normalen Siliciums in Masse im Bezug auf die Eigenschaften der Löcher und andere elektrische Eigenschaften.

Claims (10)

1. Verfahren zur Herstellung eines Halbleiterelementes, das folgende Schritte einschließt: Herstellen eines einkristallinen Siliciumträgers und Porösmachen des Trägers (11, 21),
Bilden einer nichtporösen Schicht aus einkristallinem Silicium (12, 22) auf dem porösen Slliciumträger (11, 21) durch epitaxiales Wachstum bei einer ersten Temperatur,
Bilden eines verklebten Trägers durch Verkleben einer Oberfläche der nichtporösen Schicht aus einkristallinem Silicium (12, 22) mit einem isolierenden Träger (13) oder einem Siliciumträger (23), der an seiner Oberfläche eine isolierende Schicht (24) trägt,
Entfernen des Trägers aus porösem Silicium (11, 21) von dem verklebten Träger durch selektives, chemisches Ätzen und
Bilden einer Schicht aus einkristallinem Silicium (14, 25) auf der nichtporösen Schicht aus einkristallinem Silicium (12, 22) durch epitaxiales Wachstum bei einer zweiten Temperatur, die höher ist als die erste Temperatur,
wobei die erste Temperatur festgelegt ist durch einen Bereich mit einer oberen Grenze, bis zu der sich der Träger aus porösem Silicium (11, 21) nicht wesentlich ändert, und einer unteren Grenze, bis zu der im wesentlichen keine Fehler an der nichtporösen Schicht aus einkristallinem Silicium (12, 22), die auf dem Träger aus porösem Silicium (11, 21) gebildet wurde, auftreten.
2. Verfahren nach Anspruch 1, worin der isolierende Träger (13) ein lichtdurchlässiger Glasträger ist.
3. Verfahren zur Herstellung eines Haibleiterelementes nach Anspruch 1, dadurch gekennzeichnet, daß das Verfahren zum epitaxialen Züchten einer Schicht aus einkristallinem Silicium (14, 25) bei der zweiten Temperatur ein CVD-Verfahren ist.
4. Verfahren zur Herstellung eines Halbleiterelementes nach Anspruch 1, dadurch gekennzeichnet, daß die Summe der Dicke der nichtporösen Schicht aus einkristallinem Silicium (12, 22), die auf dem Träger aus porösen Silicium (11, 21) bei der ersten Temperatur gebildet wurde, und der Dicke der Schicht aus einkristallinem Silicium (14, 25), die bei der zweiten Temperatur gebildet wurde, 100 um oder weniger beträgt.
5. Verfahren zur Herstellung eines Haibleiterelementes nach Anspruch 1, dadurch gekennzeichnet, daß die nichtporöse Schicht aus einkristallinem Silicium (12, 22), die bei der ersten Temperatur gebildet wird, durch ein epitaxiales Züchtungsverfahren bei niedriger Temperatur gebildet wird.
6. Verfahren zur Herstellung eines Halbleiterelementes nach Anspruch 1, dadurch gekennzeichnet, daß die nichtporöse Schicht aus einkristallinem Silicium (12, 22), die bei der ersten Temperatur gebildet wird, durch ein Verfahren gebildet wird, das ausgewählt ist aus der Gruppe, bestehend aus dem Gegenfeldsput terverfahren, dem Molekularstrahlepitaxieverfahren, dem Plasma-CVD- Verfahren, dem lichtgestützten CVD-Verfahren, dem Züchtungsverfahren in flüssiger Phase und dem CVD-Verfahren.
7. Verfahren zur Herstellung eines Halbleiterelementes nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Temperatur 900ºC oder mehr beträgt.
8. Verfahren zur Herstellung eines Halbleiterelementes nach Anspruch 1, dadurch gekennzeichnet, daß der Prozeß zum Porösmachen die Anodisierung ist.
9. Verfahren zur Herstellung eines Halbleiterelementes nach Anspruch 7, dadurch gekennzeichnet, daß die Anodisierung in einer HF-Lösung durchgeführt wird.
10. Verfahren zur Herstellung eines Haibleiterelementes nach Anspruch 1, dadurch gekennzeichnet, daß der Ätzprozeß durchgeführt wird, nachdem der verklebte Träger mit Ausnahme der porösen Siliciumoberfläche mit einem Ätzschutzfilm bedeckt wurde.
DE69225650T 1991-07-31 1992-07-30 Verfahren zur Herstellung eines Halbleitersubstrates Expired - Fee Related DE69225650T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP03213149A JP3112100B2 (ja) 1991-07-31 1991-07-31 半導体基材の作製方法
JP03213150A JP3112101B2 (ja) 1991-07-31 1991-07-31 半導体基材の作製方法

Publications (2)

Publication Number Publication Date
DE69225650D1 DE69225650D1 (de) 1998-07-02
DE69225650T2 true DE69225650T2 (de) 1998-11-26

Family

ID=26519631

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69225650T Expired - Fee Related DE69225650T2 (de) 1991-07-31 1992-07-30 Verfahren zur Herstellung eines Halbleitersubstrates

Country Status (8)

Country Link
US (1) US5374581A (de)
EP (1) EP0528229B1 (de)
KR (1) KR950009617B1 (de)
CN (1) CN1042375C (de)
AT (1) ATE166747T1 (de)
CA (1) CA2075020C (de)
DE (1) DE69225650T2 (de)
TW (1) TW211621B (de)

Families Citing this family (250)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3092761B2 (ja) * 1991-12-02 2000-09-25 キヤノン株式会社 画像表示装置及びその製造方法
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
JP3416163B2 (ja) * 1992-01-31 2003-06-16 キヤノン株式会社 半導体基板及びその作製方法
US5647932A (en) * 1993-05-18 1997-07-15 Matsushita Electric Industrial Co., Ltd. Method of processing a piezoelectric device
JP2980497B2 (ja) * 1993-11-15 1999-11-22 株式会社東芝 誘電体分離型バイポーラトランジスタの製造方法
TW330313B (en) * 1993-12-28 1998-04-21 Canon Kk A semiconductor substrate and process for producing same
GB9401770D0 (en) * 1994-01-31 1994-03-23 Philips Electronics Uk Ltd Manufacture of electronic devices comprising thin-film circuits
JPH0831791A (ja) * 1994-07-11 1996-02-02 Mitsubishi Electric Corp 半導体層の製造方法
US5478757A (en) * 1994-08-12 1995-12-26 National Science Council Method for manufacturing photodetector using a porous layer
US5665423A (en) * 1995-02-10 1997-09-09 National Science Council Method for manufacturing a photodetector for sensing light having a wavelength within a wide range
US6103598A (en) * 1995-07-13 2000-08-15 Canon Kabushiki Kaisha Process for producing semiconductor substrate
DE69627252T2 (de) * 1995-08-02 2004-01-29 Canon Kk Halbleitersubstrat und Herstellungsverfahren
JP3250722B2 (ja) * 1995-12-12 2002-01-28 キヤノン株式会社 Ｓｏｉ基板の製造方法および製造装置
JP3250721B2 (ja) * 1995-12-12 2002-01-28 キヤノン株式会社 Ｓｏｉ基板の製造方法
US20050280155A1 (en) * 2004-06-21 2005-12-22 Sang-Yun Lee Semiconductor bonding and layer transfer method
US8058142B2 (en) * 1996-11-04 2011-11-15 Besang Inc. Bonded semiconductor structure and method of making the same
US8018058B2 (en) * 2004-06-21 2011-09-13 Besang Inc. Semiconductor memory device
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
JPH10275905A (ja) * 1997-03-31 1998-10-13 Mitsubishi Electric Corp シリコンウェーハの製造方法およびシリコンウェーハ
WO1998058408A1 (fr) * 1997-06-19 1998-12-23 Asahi Kasei Kogyo Kabushiki Kaisha Substrat silicium sur isolant (soi) et procede d'elaboration, dispositif a semi-conducteurs et procede de fabrication
EP0996967B1 (de) * 1997-06-30 2008-11-19 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. Verfahren zur Herstellung von schichtartigen Gebilden auf einem Halbleitersubstrat, Halbleitersubstrat sowie mittels des Verfahrens hergestellte Halbleiterbauelemente
US5981400A (en) * 1997-09-18 1999-11-09 Cornell Research Foundation, Inc. Compliant universal substrate for epitaxial growth
JP3501642B2 (ja) 1997-12-26 2004-03-02 キヤノン株式会社 基板処理方法
DE19802131B4 (de) * 1998-01-21 2007-03-15 Robert Bosch Gmbh Verfahren zur Herstellung einer monokristallinen Schicht aus einem leitenden oder halbleitenden Material
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2000091289A (ja) * 1998-09-10 2000-03-31 Hitachi Ltd 半導体集積回路装置の製造方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
US6635552B1 (en) * 2000-06-12 2003-10-21 Micron Technology, Inc. Methods of forming semiconductor constructions
US6429070B1 (en) * 2000-08-30 2002-08-06 Micron Technology, Inc. DRAM cell constructions, and methods of forming DRAM cells
US7407869B2 (en) 2000-11-27 2008-08-05 S.O.I.Tec Silicon On Insulator Technologies Method for manufacturing a free-standing substrate made of monocrystalline semiconductor material
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US20020090772A1 (en) * 2000-12-11 2002-07-11 Seiko Epson Corporation Method for manufacturing semiconductor lamination, method for manufacturing lamination, semiconductor device, and electronic equipment
EP1217663A1 (de) * 2000-12-21 2002-06-26 Interuniversitair Micro-Elektronica Centrum Herstellungsverfahren einer Halbleiterschicht auf einem Substrat
EP1220330B1 (de) * 2000-12-21 2012-03-14 Imec Verfahren zur Herstellung einer Halbleiterschicht auf ein Substrat
US6602760B2 (en) 2000-12-21 2003-08-05 Interuniversitair Microelektronica Centrum (Imec) Method of producing a semiconductor layer on a substrate
US6887753B2 (en) * 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
AU2002339592A1 (en) * 2001-10-29 2003-05-12 Analog Devices Inc. A method for bonding a pair of silicon wafers together and a semiconductor wafer
CN100403543C (zh) * 2001-12-04 2008-07-16 信越半导体株式会社 贴合晶片及贴合晶片的制造方法
US7608927B2 (en) 2002-08-29 2009-10-27 Micron Technology, Inc. Localized biasing for silicon on insulator structures
US20100133695A1 (en) * 2003-01-12 2010-06-03 Sang-Yun Lee Electronic circuit with embedded memory
US20100190334A1 (en) * 2003-06-24 2010-07-29 Sang-Yun Lee Three-dimensional semiconductor structure and method of manufacturing the same
US8071438B2 (en) * 2003-06-24 2011-12-06 Besang Inc. Semiconductor circuit
JP4554180B2 (ja) * 2003-09-17 2010-09-29 ソニー株式会社 薄膜半導体デバイスの製造方法
KR100560815B1 (ko) * 2004-03-16 2006-03-13 삼성전자주식회사 이형 반도체 기판 및 그 형성 방법
US8367524B2 (en) * 2005-03-29 2013-02-05 Sang-Yun Lee Three-dimensional integrated circuit structure
US20110143506A1 (en) * 2009-12-10 2011-06-16 Sang-Yun Lee Method for fabricating a semiconductor memory device
KR100707166B1 (ko) * 2005-10-12 2007-04-13 삼성코닝 주식회사 ＧａＮ 기판의 제조방법
DE102006013313A1 (de) * 2006-03-21 2007-09-27 Institut Für Solarenergieforschung Gmbh Verfahren zur Erzeugung eines gezielt dotierten Bereichs in einer Halbleiterschicht unter Verwendung von Aus-Diffusion und entsprechendes Halbleiterbauelement
KR101443580B1 (ko) * 2007-05-11 2014-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi구조를 갖는 기판
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US8148728B2 (en) 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
JP5926887B2 (ja) * 2010-02-03 2016-05-25 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
KR101134819B1 (ko) 2010-07-02 2012-04-13 이상윤 반도체 메모리 장치의 제조 방법
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US20120256333A1 (en) * 2010-12-21 2012-10-11 Toyota Motor Corporation Process for manufacturing a stand-alone multilayer thin film
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
KR101420265B1 (ko) * 2011-10-21 2014-07-21 주식회사루미지엔테크 기판 제조 방법
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
CN102980692B (zh) * 2012-11-19 2015-08-19 西安微纳传感器研究所有限公司 一种高温耐冲击压力传感器及其制备方法
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7710164A (nl) * 1977-09-16 1979-03-20 Philips Nv Werkwijze ter behandeling van een eenkristal- lijn lichaam.
US4806996A (en) * 1986-04-10 1989-02-21 American Telephone And Telegraph Company, At&T Bell Laboratories Dislocation-free epitaxial layer on a lattice-mismatched porous or otherwise submicron patterned single crystal substrate
US4897362A (en) * 1987-09-02 1990-01-30 Harris Corporation Double epitaxial method of fabricating semiconductor devices on bonded wafers
US4962051A (en) * 1988-11-18 1990-10-09 Motorola, Inc. Method of forming a defect-free semiconductor layer on insulator
JP2825322B2 (ja) * 1989-09-13 1998-11-18 株式会社東芝 誘電体分離構造を有する半導体基板の製造方法
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
CA2061264C (en) * 1991-02-15 1999-11-16 Kiyofumi Sakaguchi Etching solution for etching porous silicon, etching method using the etching solution and method of preparing semiconductor member using the etching solution
US5110748A (en) * 1991-03-28 1992-05-05 Honeywell Inc. Method for fabricating high mobility thin film transistors as integrated drivers for active matrix display

Also Published As

Publication number Publication date
EP0528229A3 (de) 1995-03-01
EP0528229B1 (de) 1998-05-27
CA2075020A1 (en) 1993-02-01
CN1073550A (zh) 1993-06-23
KR950009617B1 (en) 1995-08-25
US5374581A (en) 1994-12-20
DE69225650D1 (de) 1998-07-02
EP0528229A2 (de) 1993-02-24
CA2075020C (en) 1998-07-28
ATE166747T1 (de) 1998-06-15
CN1042375C (zh) 1999-03-03
TW211621B (de) 1993-08-21

Similar Documents

Publication Publication Date Title
DE69225650T2 (de) Verfahren zur Herstellung eines Halbleitersubstrates
DE69317805T2 (de) Substrat für eine Halbleitervorrichtung und Verfahren zur Vorbereitung desselben
DE69332231T2 (de) Halbleitersubstrat und Verfahren zu seiner Herstellung
DE69231348T2 (de) Verfahren zur Herstellung eines Halbleiterkörpers
DE69133004T2 (de) Verfahren zur Herstellung eines Halbleiterkörpers
DE69333619T2 (de) Herstellungsverfahren für Halbleitersubstrate
DE69331816T2 (de) Verfahren zur Herstellung eines Halbleitersubstrats
DE69332511T2 (de) Verfahren zur Herstellung eines Halbleitersubstrats
DE69333294T2 (de) Halbleiteranordnung und Verfahren zu seiner Herstellung
DE69331815T2 (de) Verfahren zur Herstellung eines Halbleitersubstrates
DE69232749T2 (de) Verfahren zur Herstellung von defektfreiem Silizium auf einem isolierenden Substrat
DE69619602T2 (de) Verfahren zum Herstellen eines Halbleiter-Substrats
DE69710031T2 (de) Verfahren zur Übertragung einer Halbleiterschicht mittels Silizium-auf-Isolator (SOI) Technologie
DE69728355T2 (de) Verfahren zur Herstellung eines Halbleitergegenstands
DE69233314T2 (de) Verfahren zur Herstellung von Halbleiter-Produkten
DE60125952T2 (de) Verfahren für die herstellung eines halbleiterartikels mittels graduellem epitaktischen wachsen
DE69228349T2 (de) Verfahren zur Herstellung eines Halbleitersubstrats
DE19840421C2 (de) Verfahren zur Fertigung von dünnen Substratschichten und eine dafür geeignete Substratanordnung
DE69317800T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE3856075T2 (de) Verfahren zur herstellung dünner einzelkristallsiliciuminseln auf einem isolator
DE69628505T2 (de) Halbleitendes Substrat und dessen Herstellungsverfahren
DE69728950T2 (de) Verfahren zur Herstellung eines Halbleitergegenstands
EP0475378A1 (de) Verfahren zur Herstellung von Substraten für elektronische, elektrooptische und optische Bauelemente
DE69826053T2 (de) Halbleitersubstrat und Verfahren zu dessen Herstellung
DE69231777T2 (de) Verfahren zur Herstellung eines Halbleitersubstrats

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee