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Die vorliegende Erfindung betrifft einen Speicher (zum
Beispiel einen Speicher mit wahlfreiem Zugriff), der eine
Verfolgungsvorladeimpulsgeneratorschaltung enthält.
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In vielen asynchronen Schaltungen ist es wünschenswert,
wenn die Verzögerungscharakteristiken von einer Schaltung
denen von einer anderen dicht folgen oder von ihnen in einer
gewissen Beziehung abweichen. Bei den meisten Vorrichtungen
verändern sich die Verzögerungscharakteristiken bei
Temperatur-, Prozeß- und Zuführungsspannungsschwankungen. Bei der
Mittelintegration (MSI) werden die zwei Schaltungen unter
Verwendung von separaten integrierten
Schaltungs-(IC)-Vorrichtungen konstruiert. Bei dieser Technik ist es
erforderlich, daß ein Konstrukteur diese Veränderungen der
Verzögerung der individuellen IC-Vorrichtungen berücksichtigt.
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Obwohl die zwei Schaltungen bei der Größtintegration
(VLSI) auf einer einzelnen IC konstruiert sind, ist es
möglich, daß sich die Verzögerungscharakteristiken der zwei
Schaltungen nicht unbedingt verfolgen. Bei
anwendungsspezifischen integrierten Schaltungen (ASIC) wird das
Verfolgungsproblem weiter kompliziert, wenn die Vorrichtung
kompilierbar ist, da die Leistung der Schaltung von der
Gesamtgröße der kompilierten Vorrichtung abhängen kann. Bei
kompilierbaren ASICs definiert der Nutzer der IC die
Speicheranforderungen der IC. Im besonderen wird die Speichergröße, z.
B. die Anzahl von Reihen und Spalten von Speicherzellen, wie
unten erläutert, definiert. Bei vielen ASIC-Konstruktionen
sind die Elemente des Speichers, wie Speicherzellen,
Leseverstärker oder Decodierer, die unten alle erläutert sind,
als "Kacheln" innerhalb der IC vorangeordnet. Nachdem der
Nutzer die Anforderungen der IC definiert, werden die
Zwischenverbindungen zwischen den "Kacheln" durch Software
kompiliert, die die Zwischenverbindungen bestimmt und sie
legt. Da "Kacheln" einer Standardtreiberschaltungsanordnung,
z. B. Vorladeimpulsgeneratoren, vorbestimmte
Zeitlagencharakteristiken haben, schwankt die Zeitlage der "Kachel",
wenn die Speichergröße schwankt, da die Last auf der
"Kachel" verändert wird. So erzeugt eine
Vorladeimpulsgenerator-"kachel", die dafür bestimmt ist, um einen Impuls
zu einer gegebenen Zeit vorzusehen, bei verschiedenen
Speichern einen Impuls zu verschiedenen Zeiten.
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Herkömmlicherweise werden zwei Schaltungen konstruiert,
um einander zu verfolgen, indem die Schaltungen für die
Zeitlage des ungünstigsten Falles konstruiert werden,
wodurch die Leistung zugunsten anderer Bedingungen geopfert
wird. Jedoch erfordern die zunehmenden Anforderungen an den
Systemdurchsatz eine verbesserte Leistung.
Zeitlagenkonstruktionen für den ungünstigsten Fall erfüllen die neuen-
Leistungsanforderungen nicht.
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FIG. 8 ist eine schematische Darstellung eines
Impulsgenerators oder einer Chopperschaltung nach Stand der
Technik. Die Chopperschaltung ist konstruiert, um einen Impuls
zu erzeugen, der zu einer Zeit endet, die mit der Flanke
eines Impulses an einem Ausgang einer zweiten Schaltung
koinzidiert. FIG. 9 zeigt die Zeitlagenwellenformen des
Impulsgenerators. Eine Chopperschaltung 10 hat ein NAND-
GATTER mit zwei Eingängen 12, welches durch einen Takt 14 an
einem ersten Eingang freigegeben wird. Der zweite Eingang
des NAND-GATTERS ist der verzögerte Takt oder die Ausgabe 22
einer Kette einer ungeraden Anzahl von Invertern 16. Wie
unten erläutert wird, kann eine beliebige ungerade Anzahl
von Invertern gewählt werden, so daß die gewünschte Ausgabe
18 eine Impulsbreite 20 hat, die durch die Verzögerungszeit
durch die Kette von Invertern bestimmt ist. Der Einfachheit
halber sind drei seriell verbundene Inverter 16-1, 16-2 und
16-3 gezeigt, wobei der Takt 14 dem Inverter 16-1 eingegeben
wird. Der verzögerte Takt 22, die Ausgabe des Inverters 16-
3, wird dem zweiten Eingang des NAND-GATTERS 12 eingegeben.
Da die Anzahl von Invertern ungerade ist, hat die Ausgabe
des Inverters 16-3 einen entgegengesetzten Wert des Taktes
14, außer zu der Zeit, nachdem der Takt 14 Werte umschaltet
und bevor sich der Übergang durch die Inverterkette 16
ausbreitet.
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Unter Bezugnahme auf FIG. 9 ist die Ausgabe 18 von dem
NAND-GATTER 12 eine logische 1, außer wenn beide Eingaben,
der Takt 14 und der verzögerte Takt 22, hoch oder eine
logische 1 sind. Wenn der Takt 14 zu der Zeit 24 einen
Übergang von einer logischen 0 zu einer logischen 1
vollzieht, ist sowohl der Takt 14 als auch der verzögerte Takt
22 eine logische 1. Dieser Zustand verändert die Ausgabe 18
des NAND-GATTERS 12 auf eine logische 0. Der Übergang des
Taktes 14 breitet sich auch durch die Inverterkette 16 aus;
nach einer Zeit, die der Impulsbreite 20 gleich ist, wird
der verzögerte Takt 22 eine logische 0. Zu dieser Zeit sind
der Takt 14 und der verzögerte Takt 22 eine logische 1 bzw.
eine logische 0. Die Ausgabe 18 des NAND-GATTERS 12 geht
entsprechend auf eine logische 1. So verursacht der Übergang
des Taktes 14 von einer logischen 0 zu einer logischen 1
einen Impuls mit einer Impulsbreite 20 an dem Ausgang 18.
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Die Fähigkeit des oben beschriebenen Impulsgenerators,
eine zweite Schaltung zu verfolgen, wirft verschiedene
Probleme auf. Erstens ist die Impulsbreite von der Last am
Ausgang der Schaltung, von Prozeßschwankungen bei der
Herstellung der Gatter und von anderen Charakteristiken des
NAND-GATTERS abhängig. Zweitens können die Temperatur,
Prozeß- und Spannungscharakteristiken des Inverters oder der
Rückführungskette das Verfolgen der
Verzögerungscharakteristiken der zweiten Schaltung verhindern. Schließlich ist die
Verzögerung der Verzögerungsschaltungskette festgelegt und
verfügt über kein Mittel zur Einstellung, wenn sich die
Verzögerung der zweiten Schaltung verändert, obwohl sich in
kompilierbaren Zellen die Verzögerung der zweiten Schaltung
häufig ändert.
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FIG. 10A und 10B sind schematische Darstellungen von
Chopperschaltungen des offenen bzw. geschlossenen
Regeikreises nach Stand der Technik. Die in FIG. 10A gezeigte
Chopperschaltung
des offenen Regelkreises 26 funktioniert auf
ähnliche Weise wie die Schaltung 10 nach Stand der Technik,
die in FIG. 8 gezeigt ist. Eine Kette von
Verzögerungsschaltungen 28-1 bis 28-N ersetzt die Inverterkette 16.
Irgendeine Anzahl, N, von Verzögerungsschaltungen 28 kann
verwendet werden, vorausgesetzt, daß die Ausgabe der
Verzögerungsschaltung 28-N einen entgegengesetzten logischen Wert des
Taktes 14 hat, nachdem sich ein Zustandsübergang des Taktes
14 durch die Verzögerungsschaltungskette 28 ausgebreitet
hat. Die Ausgabe 18 des NAND-GATTERS 30 ist ein Impuls, der
eine Impulsbreite hat, die der Verzögerungszeit der
Verzögerungsschaltungskette 28 gleich ist. Die Verzögerung des
NAND-GATTERS 30 kann außer acht gelassen werden, falls die
Verzögerungszeit durch das NAND-GATTER 30 im Vergleich zu
der Verzögerung durch die Verzögerungskette 28 sehr klein
ist. Da diese Schaltung ähnlich wie die Chopperschaltung in
FIG. 8 arbeitet, wie oben beschrieben, hat sie ähnliche
Nachteile.
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Bei Konstruktionen, bei denen die Verzögerung durch das
NAND-GATTER 30 nicht klein ist, wird die Chopperschaltung
des geschlossenen Regelkreises 32 von FIG. 10B verwendet. In
dieser Schaltung ist die Ausgabe 34 des NAND-GATTERS 36 eine
Eingabe für die Verzögerungsschaltungskette 38, deren
Ausgabe eine Eingabe für das NAND-GATTER 36 ist. Der Takt 14
ist eine Eingabe für den zweiten Eingang des NAND-GATTERS
36. Die Verzögerungsschaltungskette 38 hat N
Verzögerungsschaltungen 38-1 bis 38-N und funktioniert auf ähnliche
Weise wie die Verzögerungsschaltungskette 28 der
Chopperschaltung 26. Irgendeine Anzahl, N, von
Verzögerungsschaltungen 38 kann verwendet werden, vorausgesetzt, daß die
Ausgabe der Verzögerungsschaltung 38-N denselben logischen
Wert wie die Ausgabe 34 hat, nachdem sich ein
Zustandsübergang der Ausgabe durch die Verzögerungsschaltungskette 38
ausgebreitet hat. Die Chopperschaltung des geschlossenen
Regeikreises 32 funktioniert auf ähnliche Weise wie die
Chopperschaltung des offenen Regelkreises 26, außer daß
dann, wenn der Takt 14 einen Übergang von einer logischen 0
zu einer logischen 1 vollzieht, die Ausgabe 34 eine Folge
von Impulsen ist, von denen jeder eine Impulsbreite hat, die
der Verzögerung durch die Verzögerungsschaltungskette 38
plus jener des NAND-GATTERS 36 gleich ist. Dieses Kippen
zwischen logischen Zuständen dauert an, bis das NAND-GATTER
36 gesperrt wird, indem der Takt 14 auf eine logische
schaltet. Diese kontinuierliche Oszillation kann man sich
leicht vorstellen. Anfangs ist der Takt 14 eine logische 0,
ist die Ausgabe 40 der Verzögerungsschaltung 38-n eine
logische 1 und ist die Ausgabe 34 eine logische 1. Nachdem
der Takt 14 von einer logischen 0 auf eine logische 1
geschaltet hat, wird das NAND-GATTER 36 freigegeben, und die
Ausgabe 34 geht auf eine logische 0 herab. Der neue Wert der
Ausgabe 34 breitet sich durch die
Verzögerungsschaltungskette 38 aus, wobei bewirkt wird, daß ihre Ausgabe 40 eine
logische 0 wird. Das NAND-GATTER 36 invertiert die Ausgabe
der logischen 0, so daß die Ausgabe 34 auf eine logische
1 hoch geht. Die logische 1 breitet sich durch die
Verzögerungsschaltungskette 38 aus und wird durch das NAND-GATTER
36 invertiert, wodurch eine Ausgabe 34 einer logischen 1
verursacht wird. So kippt die Ausgabe 34 zwischen dem
Zustand einer logischen 1 und einer logischen 0 wie ein
freilaufender Oszillator mit einer Frequenz, die durch die
Verzögerungszeit durch die Verzögerungsschaltungskette 38
und das NAND-GATTER 36 bestimmt wird. Da die
Chopperschaltung des geschlossenen Regelkreises nur als freilaufender
Oszillator arbeitet, wenn der Takt 14 eine logische 1 ist,
arbeitet die Schaltung als Einzelimpulsgenerator, falls die
Taktperiode kurz genug ist, um das NAND-GATTER 36
auszuschalten, bevor der Übergang von selbst zurückgeschleift
wird. Diese Schaltung hat ähnliche Nachteile wie die
Chopperschaltung des offenen Regelkreises.
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Bei vielen Anwendungen ist es wünschenswert, daß das
Ende eines Impulses von einer Schaltung im wesentlichen
koinzidierend mit der Erzeugung eines Signals von einer
zweiten Schaltung auftritt. Zum Beispiel ist es in einem
Speichersystem wünschenswert, daß das Ende eines
Vorladeimpulses im wesentlichen gleichzeitig mit dem Decodieren der
Speicheradresse auftritt. Das Speichersystem wird unten
eingehender erläutert.
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Bei Konstruktionen von Speichern mit wahlfreiem Zugriff
(RAM) erfolgt das Vorladen einer Bitleitung, um die
Zugriffszeit des Speichers zu verbessern. RAMs sind
typischerweise in Reihen und Spalten von Speicherzellen auf einem
einzelnen Halbleiterchip konfiguriert. Eine Reihe von
Speicherzellen, die mit einer Wortleitung verbunden ist, umfaßt
typischerweise ein Speicherwort. Ein Adressendecodierer
sendet ein Freigabesignal durch eine Wortleitung zu einer
Reihe. Eine Speicherzelle in der adressierten Reihe von
Speicherzellen wird durch eine entsprechende Schreib- oder
Lesebitleitung, die jede Spalte von Speicherzellen
untereinander verbindet, entweder beschrieben oder gelesen. Während
eines Lesens des Speichers wird die Lesebitleitung für jede
Spalte entweder eine hohe oder eine niedrige Spannung
jeweilig bei einer logischen 1 oder 0 haben. Speicher werden
typischerweise konstruiert, indem Speicherzellen in
benachbarte Bereiche auf dem Halbleiterchip gepackt werden. Um die
Speicherzellendichte zu maximieren, ist die Treiberschaltung
für jede Bitleitung so klein wie möglich konstruiert. Ein
Leseverstärker ist mit dem Ende von jeder Bitleitung
verbunden, um ihr Signal zu verstärken und um einen ausreichenden
Datenausgangstreiberstrom für Schaltungen vorzusehen, die
diese Signale empfangen. Eine binäres Informationsbit wird
aus einer Speicherzelle ausgelesen, indem die Bitleitung
entweder auf eine hohe oder niedrige Spannung gesteuert
wird, um jeweilig eine logische 1 oder eine logische 0
darzustellen. Da das Signaitreibervermögen von
Speicherzellen
niedrig ist, ist die Übergangszeit zwischen logischen
Pegeln langsam. Um diese Übergangszeit zu beschleunigen,
wird die Spannung von jeder Bitleitung typischerweise auf
einen Zwischenspannungspegel zwischen hohen und niedrigen
Spannungspegeln durch einen Vorlader gesetzt, der die
Bitleitung so vorlädt, daß die Spannung auf der Bitleitung
diese Zwischenspannung erreicht, bevor das
Adressendecodieren vollendet ist. Wenn die Speicherzelle durch ein Signal
auf der adressierten Wortleitung gelesen wird, beträgt der
Spannungshub auf der vorgeladenen Bitleitung im Durchschnitt
etwa 1/2 des Hubes einer nichtvorgeladenen Leitung. Da der
Spannungshub kleiner als bei einer nichtvorgeladenen Leitung
ist, wird die Übergangszeit entsprechend reduziert.
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FIG. 11A zeigt die Zeitlagenwellenformen des Vorladers,
des Adressendecodierers und der Datenausgabe, wenn das
Vorladen gleichzeitig mit dem Adressendecodieren erfolgt.
Die Lesedecodiererausgabe 42 ist eine Zeitfolge von
decodierten Leseadressensignalen 44, die einer Folge von
Leseadressen 118 entspricht. Einer Leseadresse 44-1 für eine
Wortleitung folgt eine Leseadresse 44-2 für eine andere
Wortleitung und so weiter. Der Klarheit halber sind nur zwei
Leseadressen gezeigt. Während der Vorladeimpuls 46 auf einer
Bitleitung hoch ist, erreicht die Spannung auf der
Bitleitung einen Zwischenspannungspegel zu einer Zeit, die mit der
Vollendung des Decodierens der Leseadresse 44 und der
Anwendung des Adressensignals auf der entsprechenden Wortleitung
koinzidiert. Wie in FIG. 11A gezeigt, koinzidiert das Ende
des Vorladeimpulses 46 mit dem Ende des Decodierens der
Adresse 44-2, oder entsprechend mit dem Beginn des
Adressensignals an dem Lesedecodiererausgang 42. Die
Spannungswellenform der Lesebitleitungen 48 ist auf dem
Zwischenspannungspegel zwischen hohen und niedrigen Pegeln bis zu einer
Verzögerungszeit nach dem Ende des Vorladeimpulses. Der
Leseverstärker 50 detektiert den Spannungspegel auf der
Bitleitung und gibt ein logisches Signal als Funktion der
detektierten Spannung aus. Wenn die Bitleitungsspannung auf
dem Zwischenpegel ist, ist die Ausgabe des Leseverstärkers
unbestimmt. Ein System, bei dem dieser Speicher verwendet
wird, kann die Daten am Ausgang des Leseverstärkers erst
-nutzen, wenn sie bestimmbar sind. Somit kann das System auf
den Speicher nicht schneller zugreifen als der Speicher die
Daten lesen kann. Während dieser Zeit ist die
Leseverstärkerausgabe 50 für jede Bitleitung ein unbekannter Zustand,
da die Lesebitleitungen 48 auf dem Mittelspannungspegel
sind. Wenn die Lesebitleitungen 48 nicht mehr vorgeladen
werden, werden die Lesebitleitungen durch die RAM-Zellen
gesteuert, und der Leseverstärker bildet Ausgaben, die die
Daten darstellen, die von den Lesebitleitungen gelesen
wurden.
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FIG. 11B zeigt die Zeitlagenwellenformen des Vorladers,
des Adressendecodierers und der Datenausgabe, wenn das
Vorladen früher erfolgt als das Adressendecodieren vollendet
ist und das Adressensignal auf einer Wortleitung erscheint.
Die Lesedecodiererausgabe 42 erfolgt wie oben in FIG. 11A
erläutert. Jedoch zeigt FIG. 11B den Vorladeimpuls 46, der
vor dem Ende des Decodierens der Adresse 44-2 auftritt und
endet. Während des Vorladeimpulses werden die
Lesebitleitungen 48 auf den Zwischenspannungspegel gesetzt, und die
Leseverstärkerausgabe 50 hat einen unbestimmten Zustand.
Nachdem der Vorladeimpuls ausgeschaltet ist, adressiert der
Adressendecodierer noch die Speicheradresse 44-1, und die
Lesebitleitungen 48 stellen Spannungen wieder her, die den
Daten in den Speicherzellen an der alten Adresse 44-1
entsprechen, und der Leseverstärker gibt diese Daten aus. Falls
das System, welches diesen Speicher benutzt, die Daten zu
dieser Zeit liest, kann es sein, daß das System nicht
genügend Zeit hat, um die Daten zu lesen, bevor die Adresse der
Speicherzellen, die gelesen werden, auf die Adresse 44-2
verändert wird. Diese Adressenveränderung verursacht ein
Verändern der Lesebitleitungen 48, um die Daten in den
Speicherzellen an der nächsten Leseadresse 44-2 zu
reflektieren. Somit ist die Leseverstärkerausgabe 50 eine
unkorrekte Ausgabe, bis irgendwann danach die Adresse 44-2
decodiert wird und sich die Spannungen auf den Bitleitungen auf
die Spannungen der Daten stabilisieren, die in den
Speicherzellen der Adresse 44-2 angeordnet sind.
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FIG. 11C zeigt die Zeitlagenwellenformen des Vorladers,
des Adressendecodierers und der Datenausgabe, wenn das
Vorladen erfolgt, nachdem das Adressendecodieren vollendet
ist. Die Lesedecodiererausgabe 42 erfolgt wie oben bei FIG.
11A erläutert. Jedoch zeigt FIG. 11C den Vorladeimpuls 46,
der nach dem Ende des Decodierens der Adresse 44-2 endet.
Während des Vorladeimpulses 46 sind die Lesebitleitungen 48
auf den Zwischenspannungspegel eingestellt und hat die
Leseverstärkerausgabe 50 einen unbestimmten Zustand. Jedoch
wird während des Teiles der Zeit, wenn die
Leseverstärkerausgabe 50 einen unbestimmten Zustand hat, das
Adressendecodieren der Adresse 44-2 vollendet. Die Speicherzellen an
dieser Adresse versuchen, Daten auf jeder Lesebitleitung zu
derselben Zeit auszugeben, zu der die entsprechenden
Vorladeimpulse auf den Lesebitleitungen auf dem
Zwischenspannungspegel gehalten werden. Am Ende der Vorladeimpulse
reflektieren die Daten auf den Lesebitleitungen die Daten in
den adressierten Speicherzellen. Somit sind die richtigen
Daten an der Speicheradresse 44-2, die bei der
Leseverstärkerausgabe 50 auszugeben waren, verzögert worden.
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Das Enden des Vorladeimpulses, bevor die Adresse
decodiert wird, kann bewirken, daß durch den Leseverstärker der
unkorrekte Wert ausgegeben wird. Ein Vorladeimpuls, der
endet, nachdem die Adresse decodiert ist, bewirkt eine
Verzögerung beim Datenzugriff. Da die meisten
Speichersysteme einen schnelleren Datenzugriff erfordern, ist dies
ein unerwünschter Zustand.
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Ein Verfahren zum Steuern des Vorladeimpulses und des
Adressendecodierens besteht darin, diese Funktionen
aufeinanderfolgend
auszuführen. Zum Beispiel lehrt das US-Patent
Nr. 4,558,435 für Hsieh, das am 10. Dezember 1985 ausgegeben
wurde, das Aufeinanderfolgen des Vorladens und des
Adressendecodierens, so daß das Vorladen vollendet ist, bevor das
Adressendecodieren initiiert wird. Ein
Adressenregisterübergangsdetektor erzeugt einen negativgehenden Spannungsschritt
bei Empfang einer neuen Adresse. Der Adressenübergangsimpuls
bewirkt, daß der Vorladeimpulsgenerator einen Vorladeimpuls
erzeugt und gleichzeitig die Adressendecodierer sperrt. Eine
Leseschaltung überwacht die Spannung auf den
Hauptbitleitungen und erzeugt einen Zurücksetzimpuls, wenn das Vorladen
vollendet ist. Dieser Zurücksetzimpuls sperrt den
Vorladeimpulsgenerator und gibt gleichzeitig das Adressendecodieren
frei. Das Vollenden des Adressendecodierens wird bestimmt,
indem die Rückkehr eines Lesefreigabeimpulses detektiert
wird, der sich über eine Blindleitung ausbreitet. Die
Blindleitung ist auf dem Silicium angeordnet und in der Länge und
der Zusammensetzung den Wortleitungen des Speichers ähnlich,
um die elektrischen Eigenschaften der Wortleitung zu
simulieren. Somit schaltet der Lesefreigabeimpuls den
Adressendecodierer ein, und so wie sich die decodierte Adresse längs
der Wortleitung ausbreitet, um selektierte Speicherzellen
freizugeben, wandert der Lesefreigabeimpuls auch längs
dieser Blindleitung, so daß der Lesefreigabeimpuls
zurückkehrt, um ein Lesefreigabesignal zu derselben Zeit zu
setzen, wenn die Speicherzellen bereit sind, gelesen zu werden.
Wenn der Lesefreigabeimpuls die Leseverstärker freigibt, um
Daten aus der Speicherzelle zu lesen, sind die
Adressendecodierer gesperrt, und das System wird vor der nächsten
Adressenveränderung auf seine Anfangsposition zurückgestellt.
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Die Geschwindigkeit des Speichersystems von Hsieh ist
durch die kumulative Zeit des Vorladens, des
Adressendecodierens und des Lesens aus den Speicherzellen begrenzt.
Zusätzlich entspricht die Ausbreitungszeit durch die
Verzögerungsleitung
nicht unbedingt der Verzögerung durch die
Adressendecodierschaltungsanordnung.
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Somit ist es wünschenswert, einen Impulsgenerator
vorzusehen, der einen Impuls im wesentlichen koinzidierend
mit der Erzeugung eines Signals von einer zweiten Schaltung
erzeugt. Diese koinzidierende Zeitlage sollte von
Temperatur-, Prozeß- oder Energieformen der zwei Schaltungen
unabhängig sein. Weiterhin ist es wünschenswert, daß die
Schaltungen so schnell wie möglich arbeiten.
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GB-A-2 226 721 offenbart einen Speicher gemäß der
Präambel des beiliegenden Anspruches 1.
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US-A-5 029 135 offenbart eine Anordnung, die dem oben
beschriebenen Speichersystem von Hsieh ähnlich ist.
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EP-A-0 344 632 offenbart einen Speicher, in dem ein
Reihendecodierer einen Vordecodierer und einen
Hauptdecodierer hat, und wo ein Pseudoreihendecodierer die
Decodieroperation des Reihenhauptdecodierers simuliert, um einen
Wortleitungstreiber im frühestmöglichen Moment freizugeben.
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Gemäß der vorliegenden Erfindung ist ein Speicher auf
einem gemeinsamen Chip mit integrierter Schaltung
vorgesehen, mit einer Vielzahl von Speicherzellen, einem
Verfolgungsimpulsgenerator zum Anwenden und Entfernen eines
Vorladesignals für die Speicherzellen, und wenigstens einem
Decodierer, der auf eine Auslösebedingung reagiert, zum
Anwenden eines Selektionssignals auf die Speicherzellen, um
dadurch Speicherzellen für eine Operation zu selektieren,
welcher wenigstens eine Decodierer mit einer Lastleitung
gekoppelt ist und eine Zeitverzögerungscharakteristik
zwischen der Zeit der Auslösebedingung und der Zeit des
Selektionssignals hat, die schwanken kann, bei dem der
Verfolgungsimpulsgenerator auf den Empfang eines
Synchronisierungsimpulses zum Entfernen solch eines Vorladesignals von
den Speicherzellen reagiert und eine Simulationsschaltung
hat, die die Schwankung der Zeitverzögerungscharakteristik
des wenigstens einen Decodierers simuliert, und eine weitere
Lastleitung, die mit der Simulationsschaltung gekoppelt ist,
zum Anwenden einer Last auf die Simulationsschaltung, die im
wesentlichen genauso wie die Last auf dem wenigstens einen
Decodierer ist;
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dadurch gekennzeichnet, daß die Simulationsschaltung
angeordnet ist, um eine Zeitverzögerungscharakteristik
zwischen der Zeit des Auftretens des
Synchronisierungsimpulses und der Zeit des Entfernens des Vorladesignals
vorzusehen, so daß die Entfernung des Vorladesignals und die
Anwendung des Selektionssignals im wesentlichen koinzidierend
auftreten werden.
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Die Merkmale und Vorteile der vorliegenden Erfindung,
die aus der eingehenden Beschreibung der bevorzugten
Ausführungsform unten hervorgehen, werden erreicht, indem ein
Speicher mit einer Verfolgungsimpulsgeneratorschaltung
versehen wird, zum Bilden eines verzögerten Ausgangssignals,
dessen Verzögerung eine Funktion der Verzögerung einer
zweiten Schaltung ist.
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Somit wird in einer Ausführungsform der vorliegenden
Erfindung eine Verfolgungsimpulsgeneratorschaltung in einem
Speicher verwendet. Der Speicher hat eine Vielzahl von
Speicherzellen. Ein Impulsgenerator, der auf einen
Synchronisierungsimpuls reagiert, sieht ein Teilselektionssignal
für Speicherzellen in dem Speicher vor. Wenigstens ein
Decodierer, der auf denselben Synchronisierungsimpuls
reagiert, sieht ein Selektionssignal für selektierte der
Speicherzellen vor, das mit dem Teilselektionssignal
koinzidiert, wodurch Speicherzellen für eine Operation selektiert
werden. Der Decodierer hat eine variable
Zeitverzögerungscharakteristik zwischen dem Synchronisierungsimpuls und dem
Selektionssignal. Der Impulsgenerator hat eine
Simulationsschaltung, die auf den Synchronisierungsimpuls reagiert, zum
Vorsehen des Teilselektionssignals für die Gruppe von
Speicherzellen. Die Simulationsschaltung hat eine
Zeitverzögerungscharakteristik
zwischen der Zeit des Empfangs des
Synchronisierungsimpulses und der Zeit des
Teilselektionssignals, welche die variable Zeitverzögerungscharakteristik
des wenigstens einen Decodierers simuliert. Der
Impulsgenerator, der wenigstens eine Decodierer und die Speicherzellen
sind auf einem gemeinsamen Chip mit integrierter Schaltung
angeordnet.
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Die obigen Merkmale der vorliegenden Erfindung werden
bei Betrachtung der folgenden eingehenden Beschreibung von
gewissen bevorzugten Ausführungsformen in Verbindung mit den
beiliegenden Zeichnungen besser verstanden, in denen:
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FIG. 1 ein Blockdiagramm ist, das ein Speichersystem
zeigt, bei dem ein Verfolgungsvorladeimpulsgenerator
verwendet wird und das die vorliegende Erfindung verkörpert;
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FIG. 1A ein Blockdiagramm ist, das FIG. 1 ähnlich ist,
außer daß es sowohl ein asynchrones System als auch ein
synchrones System zum Vorsehen der Adressen und Vorsehen des
Taktimpulses zeigt;
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FIG. 2A ein Blockdiagramm ist, das einen
Impulsgenerator des offenen Regelkreises zeigt, der eine
Referenzschaltung simuliert;
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FIG. 2B ein Zeitlagendiagramm ist, das die Zeitlage der
Signale für FIG. 2A und 2C zeigt;
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FIG. 2C ein Blockdiagramm ist, das einen
Impulsgenerator des geschlossenen Regelkreises zeigt, der eine
Referenzschaltung simuliert;
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FIG. 3 eine schematische Darstellung von Decodierern,
eines Verfolgungsvorladeimpulsgenerators und eines Vorladers
für eine Spalte von Speicherzellen für das Speichersystem
von FIG. 1 ist, wobei der Speicher ein statischer RAM ist
und die Ausgaben differentiell sind;
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FIG. 4 eine schematische Darstellung ist, die
Einzelheiten von einem bevorzugten
Verfolgungsvorladeimpulsgenerator, von Decodierern und von physikalischen Layouts von
Treiberleitungen und einer Blindlastleitung für den
statischen RAM-Speicher zeigt;
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FIG. 4A ein schematisches Diagramm der Verriegelung für
jedes Adressenbit in den Verriegelungen 217-1 bis 217-K/2
ist;
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FIG. 5 eine schematische Darstellung von Vordecodierern
und Decodierern ist, die die Adressendecodierer und die
Treiberleitungen für den statischen RAM bilden;
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FIG. 6 Zeitlagenwellenformen des Verfolgungsvorlade
impulsgenerators und des Adressendecodierers für den
statischen RAM zeigt;
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FIG. 7 Last-Verzögerungs-Charakteristiken des
Verfolgungsvorladeimpulsgenerators und des Decodierers für den
statischen RAM zeigt;
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FIG. 8 eine schematische Darstellung einer
Chopperschaltung nach Stand der Technik ist;
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FIG. 9 Zeitlagenwellenformen für die Schaltung von FIG.
8 sind;
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FIG. 10A eine schematische Darstellung eines
Impulsgenerators des offenen Regelkreises nach Stand der Technik
ist;
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FIG. 10B eine schematische Darstellung einer
Chopperschaltung des geschlossenen Regeikreises nach Stand der
Technik ist; und
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FIG. 11, einschließlich FIG. 11A, 11B und 11C,
Zeitlagenwellenformen des Vorladers und des Adressendecodierers
sind, die die Datenausgabe zeigen, wenn das Vorladen
gleichzeitig mit dem Adressendecodieren erfolgt (FIG. 11A), wenn
das Vorladen früher als das Adressendecodieren erfolgt (FIG.
11B) und wenn das Vorladen nach dem Adressendecodieren
erfolgt (FIG. 11C).
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FIG. 1 ist ein Blockdiagramm, das ein System zeigt, bei
dem ein Verfolgungsvorladeimpulsgenerator verwendet wird und
das die vorliegende Erfindung verkörpert. Das Speichersystem
100 hat ein Array von Speicherzellen 102, die vorzugsweise
in M Reihen und N Spalten angeordnet sind. Beispielsweise
sind mehrere Millionen Speicherzellen vorhanden, der
Klarheit halber sind jedoch nur einige der Speicherzellen
gezeigt. Komponenten des Speichersystems sind auch der
Klarheit halber in übertriebener Größe oder in
unverhältnismäßiger relativer Größe gezeigt. Der Speicher kann entweder ein
Speicher mit wahlfreiem Zugriff (RAM) oder ein Nur-Lese-
Speicher (ROM) sein, obwohl ein RAM als Beispiel offenbart
ist. Des weiteren kann bei einem RAM der Speicher ein
statischer RAM, ein dynamischer RAM, ein RAM mit
emittergekoppelter Logik (ECL) oder ein Gallium-Arsenid-(GaAs)-RAM sein.
Der Speicher kann auch unter Einsatz von Bipolar- oder
Nichtbipolartechnik hergestellt sein.
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Jede RAM-Speicherzelle 102 ist durch ihre Position in
dem Speicher durch zwei Stellen definiert, die der Zahl 102
folgen, wobei die erste Zahl die Reihennummer und die zweite
die Spaltennummer angibt. Zum Beispiel ist die RAM-Zelle
102-I,J in der Reihe I in der Spalte J angeordnet. Jene
Speicherzellen, die nicht gezeigt sind, sind durch eine
Reihe von Punkten gekennzeichnet.
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Jede von den M Reihen von RAM-Zellen 102-1 bis 102-M
ist durch eine der Wortleitungen 104-1 bis 104-M verbunden,
so daß dann, wenn die Wortleitung durch ein entsprechendes
Signal freigegeben ist, der Speicherinhalt von jeder RAM-
Zelle in der entsprechenden Reihe auf eine entsprechende
Bitleitung ausgelesen wird, oder, in dem Fall von
differentiellen Speicherzellen, auf ein entsprechendes Paar von
Bitleitungen. Bei Halbleiterspeichern ist die Wortleitung
typischerweise ein Metallstreifen auf einem Siliciumchip.
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Jede von den N Spalten von RAM-Zellen 102-1 bis 102-M
ist durch eine entsprechende (oder ein Paar) der
Bitleitungen 106-1 bis 106-N verbunden, so daß dann, wenn eine Reihe
von RAM-Zellen, die zu lesen ist, freigegeben ist, jede RAM-
Zelle in der entsprechenden Reihe ihre Daten oder ihren
Speicherinhalt an ihre entsprechende Bitleitung (oder das
Paar von Bitleitungen) ausgibt. FIG. 1 zeigt eine
asymmetrische Speicherzelle, in der eine Bitleitung pro Spalte
verwendet wird. Jede Bitleitung 106-1 bis 106-N ist mit einem
entsprechenden Leseverstärker 108-1 bis 108-N verbunden, der
ein Ausgangsdatensignal bildet, welches den Inhalt der
Speicherzelle darstellt, die gelesen wird. N Vorlader 110-1
bis 110-N sind jeweils mit einer entsprechenden der
Bitleitungen 106-1 bis 106-N verbunden, um die Spannung auf der
entsprechenden Bitleitung für eine Spalte von Speicherzellen
vorzuladen, bevor die RAM-Zelle gelesen wird. Jeder Vorlader
110 wird durch eine individuelle Vorladeschaltung in dem
Verfolgungsvorladeimpulsgenerator 112 gesteuert. Ein
Taktsignal 114 von einer Quelle (nicht gezeigt) initiiert den
Verfolgungsvorladeimpulsgenerator und bewirkt, daß die
Adresse in der Schaltung 120 verriegelt wird.
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In der bevorzugten Ausführungsform erfolgt das
Decodieren der Adresse 118 in zwei Stufen. Die erste Stufe der
Adressendecodierung erfolgt in Verriegelungen und
Vordecodierern 120. Wie unten bezüglich FIG. 4 und 5 erläutert
wird, enthalten die Verriegelungen und Vordecodierer 120 K/2
Vordecodierer 120-1 bis 120-K/2 und Verriegelungen 213-1 bis
213-K/2, wobei K die Anzahl von Bits in der Adresse 118 ist.
Die zweite Stufe wird in Adressendecodierern 116 decodiert.
Die Ausgänge der Vordecodierer 120 sind durch vertikale
Vordecodierertreiberleitungen 122 mit den
Adressendecodierem 116 verbunden.
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Jeder von M Adressendecodierern 116-1 bis 116-M erzeugt
jeweilig eine Spannung auf einer entsprechenden von
horizontalen Wortleitungen 104-1 bis 104-M. Wenn eine binärcodierte
Adresse 118 empfangen wird und der Takt 114 auftritt,
erzeugen Verriegelungen und Vordecodierer 120 und Decodierer 116
ein Ausgangssignal auf einer Wortleitung 104, um eine Reihe
von RAM-Zellen zum Lesen freizugeben.
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Wie erläutert, ist der Speicher vorzugsweise ein
differentieller Typ, und deshalb werden die Bitleitungen 106
während des Vorladens auf einem Zwischenspannungspegel
gehalten. Um zu gewährleisten, daß die korrekten Daten aus
dem Speicher gelesen werden, und zu gestatten, daß die
Bitleitungen gelesen werden können, nachdem die Adresse
decodiert worden ist, muß das Ende des Vorladesignals oder
des Impulses von dem Vorlader 110 mit dem
Adressendecodiererausgangssignal von den Decodierern 116 für eine neue
Adresse koinzidieren. Dies erfordert seinerseits, daß der
Impuls von dem Vorladeimpulsgenerator 112 und das decodierte
Signal von dem Decodierer 116, nachdem eine Adresse in der
Schaltung 120 verriegelt ist, nach Erscheinen eines
Taktimpulses 114 zeitlich koinzidierend auftreten. Zu diesem
Zweck verfolgt die Zeitlage in dem
Verfolgungsvorladeimpulsgenerator 112 die Zeitlage der Verriegelungen und
Vordecodierer 120 und der Decodierer 116, oder sie simuliert diese,
indem die Verzögerungsschaltungen 120 und 116 simuliert
werden.
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FIG. 1A ist im wesentlichen dieselbe wie FIG. 1. Jedoch
enthält die Schaltung 120' nur Vordecodierer, und die
Verriegelungen sind eliminiert worden. Zusätzlich stellt FIG.
1A ein asynchrones System dar, bei dem die Anwendung der
Adressen direkt auf die Vordecodierer 120' bewirkt, daß die
Adressenübergangsdetektorschaltung 113 den Taktimpuls 114
für den Vorladeimpulsgenerator 112 erzeugt. Alternativ kann
das System von FIG. 1A ein synchrones System sein, bei dem
die Schaltung 113 eliminiert ist und der Taktimpuls 114
erzeugt wird und auf den Vorladeimpulsgenerator 112 synchron
mit der Anwendung der Adresse auf den Vordecodierer 120'
angewendet wird.
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Der Vorladeimpulsgenerator 112 und seine
Simulationscharakteristiken werden unter Bezugnahme auf die
schematischen Diagramme von FIG. 2A und 2B gezeigt. FIG. 2A ist ein
Blockdiagramm eines Verfolgungsimpulsgenerators des offenen
Regelkreises 166, der eine Referenzschaltung 156 simuliert.
Die beiden Schaltungen 156 und 166 empfangen dasselbe
Eingangssignal oder denselben Impuls 158 und sehen
Ausgangssignale oder -impulse 164 bzw. 170 vor. Die
Referenzschaltung 156 hat eine Folge von N Verzögerungsschaltungen 160-1
bis 160-N. Die Ausgabe von jeder Verzögerungsschaltung 160
ist eine Eingabe für die nächste Verzögerungsschaltung in
der Folge. Jede der Verzögerungsschaltungen 160-1 bis 160-N
hat eine entsprechende Last 162-1 bis 162-N, die mit ihrem
Ausgang verbunden ist. Die verzögerte Ausgabe 164 von der
Verzögerungsschaltung 160-N ist von dem Eingangssignal 158
durch die Verzögerung durch jede der Verzögerungsschaltungen
160 mit ihren jeweiligen Lasten 162 verzögert. Jede der
Lasten 162-1 bis 162-N verkörpert eine tatsächliche Last,
wie z. B. eine andere Schaltung oder andere Schaltungen, die
durch die entsprechende Verzögerungsschaltung gesteuert
werden. Wie oben erläutert, wird sich die verzögerte Ausgabe
164 als Funktion der Temperatur-, Prozeß- und Energieformen
der Referenzschaltung und der Last auf ihr unterscheiden. Es
wird gewünscht, daß eine Verfolgungsverzögerungsschaltung
die Verzögerung der Referenzschaltung verfolgt, und deshalb
sollte die Verfolgungsschaltung ähnliche und vorzugsweise
identische Verzögerungscharakteristiken wie die
Referenzschaltung haben.
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Der Verfolgungsimpulsgenerator des offenen Regelkreises
166 ist ähnlich wie die Chopperschaltung des offenen
Regelkreises 26 strukturiert, wie oben bezüglich FIG. 10A
erläutert. Die Verzögerungsschaltungskette des Impulsgenerators
des offenen Regeikreises 166 hat eine Folge von N
Verzögerungsschaltungen 161-1 bis 161-N, die jeweilig mit einer
entsprechenden der Lasten 163-1 bis 163-N verbunden sind.
Jedoch unterscheidet sich der Verfolgungsimpulsgenerator von
FIG. 2A darin, daß eine Vielzahl von Verzögerungsschaltungen
vorgesehen ist, von denen jede im wesentlichen genauso wie
jede von einer Vielzahl von Verzögerungsschaltungen in der
Referenzschaltung konstruiert ist, und daß eine Last am
Ausgang von jeder der Verzögerungsschaltungen angeordnet
ist, die im wesentlichen dieselbe wie die Last am Ausgang
von jeder der entsprechenden Verzögerungsschaltungen in der
Referenzschaltung ist, und daß beide Schaltungen auf einem
gemeinsamen Chip mit integrierter Schaltung 169' gebildet
sind. Vorzugsweise ist jede der Verzögerungsschaltungen 161-
1 bis 161-N auf demselben Chip mit integrierter Schaltung
konstruiert, wobei eine Schaltung verwendet wird, die
jeweihg mit jener der Verzögerungsschaltungen 160-1 bis 160-N
identisch ist, und jede der Lasten 163-1 bis 163-N ist eine
Schaltung, die mit den Lasten 162-1 bis 162-N identisch ist.
Bei diesem Beispiel sind die Lasten kapazitive Lasten. Das
Eingangssignal 158 und das verzögerte Ausgangssignal von der
letzten Verzögerungsschaltung 161-N sind Eingaben für ein
NAND-GATTER mit zwei Eingängen 168. Die Ausgabe 170 des
NAND-GATTERS 168 hat eine Impulsbreite, die der Verzögerung
durch die Verzögerungskette von Verzögerungsschaltungen 161-
1 bis 161-N gleich ist. Dies setzt voraus, daß das NAND-
GATTER 168 im Vergleich zu der Verzögerung durch die
Verzögerungsschaltung 161 eine kleine Verzögerungszeit hat. Bei
dem Impulsgenerator des offenen Regelkreises 166 wird
derselbe Typ von Komponenten verwendet, und er ist auf
demselben Halbleitersubstrat oder Chip 169 wie die
Referenzschaltung 156 gebildet.
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Unter Bezugnahme auf FIG. 2B wird gewünscht, daß die
ansteigende Flanke des Impulses 170 bei t2 von dem
Verfolgungsimpulsgenerator 166 die abfallende Flanke des Impulses
164 von der Referenzschaltung 156 verfolgt oder mit ihr
koinzidiert. Der Eingangsimpuls oder das Eingangssignal bei
158 ändert sich bei t1 von niedrig oder der logischen 0 auf
hoch oder die logische 1 und bei t3 zurück auf eine logische
0. Die Referenzschaltung bewirkt, daß die Ausgabe 164, nach
ihrer Verzögerung, bei t2 von einer logischen 1 auf eine
logische 0 schaltet und bei t4 zurück auf eine logische 1.
Die Eingaben für das NAND-GATTER 168 bei t1 sind anfangs
eine logische 0 von der Eingabe 158 und eine logische 1 von
Verzögerungsschaltungen 161-N. Wenn die Eingabe 158 bei t1
auf eine logische 1 verändert wird, ändert sich die Ausgabe
170 auf eine logische 0, und nach der Verzögerung durch
Verzögerungsschaltungen 161-1 bis 161-N ändert sich die
Ausgabe der Verzögerungsschaltung 161-N zu der Zeit t2 auf
eine logische 0, wodurch verursacht wird, daß die Ausgabe
170 von dem NAND-GATTER 168 zu der Zeit t2 koinzidierend mit
der abfallenden Flanke der Ausgabe 164 von der
Referenzschaltung 156 von einer logischen 0 auf eine 1 verändert
wird. Deshalb verfolgt die ansteigende Flanke des Impulses
170 von dem Verfolgungsimpulsgenerator 166 die abfallende
Flanke des Impulses 164 von der Referenzschaltung, oder sie
folgt dieser. Als Resultat verfolgt die Verzögerung durch
den Impulsgenerator des offenen Regeikreises 166 jene der
Referenzschaltung 156 bei Veränderungen der Temperatur, des
Prozesses, von Energieformen und Lasten auf den
Verzögerungsschaltungen.
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Wenn die Verzögerung durch das NAND-GATTER 168 im
Vergleich zu der Verzögerung durch die Verzögerungsschaltungen
161 nicht klein ist, können die Impulse 164 und 170 einander
nicht verfolgen. Jedoch wird der Verfolgungsimpulsgenerator
des geschlossenen Regelkreises 172, der in FIG. 2C gezeigt
ist, folgen, wenn die Verzögerung durch das NAND-GATTER
nicht klein ist.
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Der Verfolgungsimpulsgenerator von FIG. 2C arbeitet
ähnlich wie jener, der oben bei der Chopperschaltung des
geschlossenen Regeikreises von FIG. 10B erläutert wurde.
Jedoch unterscheidet sich der Generator von FIG. 2C von
jenem von FIG. 10B darin, daß eine Vielzahl von
Verzögerungsschaltungen vorgesehen ist, von denen jede im
wesentlichen genauso wie jede von einer Vielzahl von
Verzögerungsschaltungen in einer Referenzschaltung konstruiert ist, und
daß eine Last am Ausgang von jeder der
Verzögerungsschaltungen angeordnet ist, die im wesentlichen dieselbe wie die
Last am Ausgang von jeder der Verzögerungsschaltungen in der
Referenzschaltung ist, und daß sowohl die Referenzschaltung
als auch der Verfolgungsimpulsgenerator auf einem
gemeinsamen Chip mit integrierter Schaltung 169' gebildet sind.
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Die Verzögerungselemente 160-2 bis 160-N und jeweilig
ihre entsprechenden Lasten 162-2 bis 162-N der
Referenzschaltung 156 sind in dem Verfolgungsimpulsgenerator 172 mit
einer seriellen Kette von Verzögerungsschaltungen 165-2 bis
165-N und jeweiligen entsprechenden Lasten 167-2 bis 167-N
nachgebildet. Jedoch ist die Eingabe für die Verzögerungs
schaltung 165-2 die Ausgabe 174 eines Gatters 176 mit
halber Verzögerung und zwei Eingängen. Die Ausgabe der
Verzögerungsschaltung 165-N wird einem Eingang des Gatters
mit halber Verzögerung 176 eingegeben. Das Eingangssignal
158 für die Referenzschaltung 156 ist auch eine Eingabe für
den zweiten Eingang des Gatters mit halber Verzögerung 176.
Das Gatter mit halber Verzögerung 176 ist konstruiert, um
eine Verzögerungsperiodencharakteristik zu haben, die der
Hälfte der Verzögerungsperiode der Verzögerungsschaltung
160-1 in der Referenzschaltung 156 gleich ist. Die Ausgabe
174 des Verfolgungsimpulsgenerators 172 hat eine
Impulsbreite, die jener der Ausgabe 164 der Referenzschaltung 156
etwa gleich ist, und ihre ansteigende Flanke verfolgt
präzise die abfallende Flanke der Ausgabe 164 der
Referenzschaltung 156 oder folgt dieser während Temperatur-,
Prozeß- und Spannungsveränderungen und bei Lastveränderungen.
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FIG. 2B zeigt auch die Wellenform von Signalen 158, 164
und 174 von FIG. 2C. Der Impuls 174 ist dem von 170 ähnlich,
außer daß er auf Grund der Verzögerung des Gatters mit
halber Verzögerung 176 schmaler ist. Jedoch koinzidiert die
ansteigende Flanke des Impulses 174 mit der abfallenden
Flanke des Impulses 164 von der Referenzschaltung 156, da
das Signal das Gatter mit halber Verzögerung 176 passiert,
bevor der Impuls 174 beendet ist.
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FIG. 3 ist eine schematische Darstellung der Decodierer
für alle Speicherreihen, eines
Verfolgungsvorladeimpulsgenerators
und eines Vorladers, von Speicherzellen, bei denen
eine differentielle Bitleitungskonfiguration verwendet wird,
von Schreibverstärkern und Leseverstärkern für eine Spalte 1
eines RAM des statischen Typs zur Verwendung in dem RAM von
FIG. 1. Jedoch können auch asymmetrische Bitleitungen
verwendet werden. Jede Speicherzelle ist im wesentlichen
dieselbe und kann unter Bezugnahme auf die Speicherzelle 102-
1,1 betrachtet werden. Die RAM-Zelle 102-1,1 hat ein Paar
von Speicherinvertern 178-1 und 178-2, die über Kreuz
miteinander verkoppelt sind, so daß die Ausgabe von einem
Inverter dem Eingang des anderen Inverters eingegeben wird.
Ein Paar von Schreibtransistoren oder Gates 180-1 und 180-2
ist mit dem Paar von Speicherinvertern 178 verbunden. Ein
Paar von Lesetransistoren oder Gates 182 ist auch mit dem
Speicherinverterpaar 178-1,2 verbunden. Die Gateanschlüsse
der Lesetransistoren oder Gates 182-1 und 182-2 sind mit der
entsprechenden Wortleseleitung 104-1 verbunden. Das Drain
und die Source des Lesegates 182-1 sind mit dem Eingang des
Inverters 178-2 bzw. einer Bitleitung 106-1 verbunden. Das
Drain und die Source des Lesegates 182-2 sind mit dem
Ausgang des Inverters 178-2 bzw. einer zweiten Bitleitung 106'-
1 verbunden.
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Adressendecodierer 187-1 bis 187-M für die jeweiligen
Reihen 1-M des RAM haben jeweils einen entsprechenden
Lesedecodierer 116-1 bis M und einen Schreibdecodierer 186-1 bis
M. Bezüglich FIG. 1 ist der Ausgang von jedem Decodierer
116-1 bis M mit einer entsprechenden Wortleseleitung 104
verbunden. Somit wird, wenn die Ausgabe eines Decodierers
116-1 bis M während eines Speicherlesens auf eine logische 1
verändert wird, der hohe Pegel oder die logische 1 längs der
entsprechenden Wortleitung 104-1 bis M übertragen, wodurch
die entsprechenden Lesegates 182 in jeder Speicherzelle in
der entsprechenden Reihe von Speicherzellen des RAM
freigegeben oder eingeschaltet werden. Jedes freigegebene Lesegate
gestattet es, daß ein Signal, das die Daten darstellt, die
innerhalb der entsprechenden Speicherzelle gespeichert sind,
eine Ausgabe von den Invertern 178-1 und 178-2 auf die
Bitleitungen 106-1 bzw. 106'-1 ist. Die Bitleitungen 106-1
und 106'-1 bilden eine differentielle Eingabe für den
Leseverstärker 108'-1. Somit werden, wenn der Lesedecodierer 116
die Lesegates 182-1,2 in der Speicherzelle 102-1,1 freigibt,
Signale, die die gespeicherten Daten darstellen, längs der
Bitleitungen 106-1, 106'-1 übertragen und durch den
Leseverstärker 108'-1 in einen logischen Pegel konvertiert, der die
Daten auf der Leitung 50-1 darstellt.
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Der Vorladeimpulsgenerator 110-1 für die Spalte 1
empfängt die Vorladeimpulsausgabe 216 von dem
Verfolgungsvorladeimpulsgenerator 112. Die Ausgabe 216 ist eine Eingabe für
die Gateanschlüsse dreier Vorladetransistoren 250-1,2,3. Das
Drain und die Source des Vorladetransistors 250-1 sind mit
einer Zwischenspannungszuführung 252 bzw. der Lesebitleitung
106-1 verbunden. Das Drain und die Source des
Vorladetransistors 250-2 sind mit derselben Zwischenspannungszuführung
252 bzw. der Lesebitleitung 106'-1 verbunden. Die Source und
das Drain des dritten Vorladetransistors 250-3 sind mit den
Lesebitleitungen 106-1 bzw. 106'-1 verbunden. Während des
Vorladens ist der Vorladeimpuls in der Ausgabe 216 eine
logische 0, und er gibt die Vorladetransistoren 250-1,2,3
frei. Wenn sie freigegeben sind, wenden die
Vorladetransistoren 250-1 und 250-2 eine Zwischenspannung von der
Zwischenspannungszuführung 252 auf die Lesebitleitungen 106-1
und 106'-1 der Spalte 1 an. Bei dem differentiellen
Speicherzellensystem ist die Spannung auf den zwei
Lesebitleitungen identisch. Wenn der Vorladetransistor 250 freigegeben
ist, sind die zwei Lesebitleitungen 106-1, 106'-1 elektrisch
zusammen verbunden, wodurch gewährleistet wird, daß der
Spannungspegel auf beiden Lesebitleitungen identisch ist. Am
Ende des Vorladens sperrt der logische Pegel der Ausgabe 216
die Vorladetransistoren 250, wodurch die
Zwischenspannungszuführung 252 von den Bitleitungen getrennt wird und die
zwei Lesebitleitungen voneinander getrennt werden. Das
Speichersystem ist so konstruiert, daß das
Leseadressendecodieren eine der Wortleitungen 104-1 bis M im wesentlichen
koinzidierend mit dem Ende des Vorladeimpulses freigibt. Als
Resultat ändert sich die Spannung auf den Lesebitleitungen
für jede Spalte von Speicherzellen in der einen Reihe von
dem Zwischenspannungspegel auf einen Spannungspegel, der das
Informationsbit in der entsprechenden RAM-Zelle 102
darstellt.
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Die Schreibschaltungsanordnung des Speichers arbeitet
auf ähnliche aber umgekehrte Weise wie die
Leseschaltungsanordnung. Die Schreibschaltungsanordnung, die in FIG. 3
gezeigt ist, ist in FIG. 1 der Klarheit halber nicht
gezeigt. Betrachten wir nun die Schreibschaltungsanordnung für
die Zelle 102-1,1, die dieselbe wie die anderen
Speicherzellen ist. Schreibgates 180-1,2 sind auf ähnliche Weise wie
die Lesegates 182-2,1 verbunden. Jede Reihe 1 bis M von RAM-
Zellen ist jeweilig durch eine entsprechende
Schreibwortleitung 184-1 bis 184-M untereinander verbunden. Die Gatean
schlüsse der Schreibgates 180-1 und 180-2 in jeder
Speicherzelle der Reihen 1 bis M sind jeweilig mit der
entsprechenden Schreibwortleitung 184-1 bis 184-M verbunden. Einer der
Schreibdecodierer 186-1 bis 186-M sieht ein Freigabesignal
jeweilig längs der entsprechenden der Schreibwortleitungen
184-1 bis 184-M für die Schreibgates 180-1,2 in der
entsprechenden Reihe von Speicherzellen vor. Ein Paar von
Schreibbitleitungen 188-1, 188'-1 verbindet jede der RAM-Zellen in
der Spalte 1. Die Schreibbitleitungen werden durch den
Schreibverstärker 190-1 differentiell gesteuert. Das Gate
des Schreibgates 180-1 in jeder Speicherzelle der Spalte 1
ist mit der Bitleitung 188-1 verbunden. Das Drain des
Schreibgates 180-2 in jeder Speicherzelle der Spalte 1 ist
mit der Schreibbitleitung 188'-1 verbunden. Während eines
Schreibens wird die Adresse decodiert, wodurch bewirkt wird,
daß einer der Schreibdecodierer 186-1 bis 186-M die
Schreibgates
180-1,2 in der entsprechenden Reihe von Speicherzellen
freigibt. Gleichzeitig wird ein Signal, das 1
Informationsbit darstellt, von dem Schreibverstärker 190 auf die
Schreibbitleitungen 188 und 188-2 und durch die Schreibgates
180-1 und 180-2 gesendet, um die Speicherinverter 178 in den
richtigen Zustand zu versetzen, der jenes Informationsbit
darstellt. Obwohl nur eine Spalte von Speicherzellen und
zugeordnete Schreibbitleitungen 188 und der
Schreibverstärker 190 gezeigt worden sind, versteht sich, daß ein anderes
Paar von Schreibbitleitungen 188-2, 188'-2 bis 188-M, 188'-N
(nicht gezeigt), das jeweilig mit den Ausgängen von anderen
Schreibverstärkern 190-2 bis 190-N (nicht gezeigt) verbunden
ist und jeweilig mit den Speicherzellen in jeder der Spalten
2 bis N verbunden ist, und ein anderes Paar von
Lesebitleitungen 106-1, 106'-1 bis 106-N, 106'-N, das jeweilig mit den
Leseverstärkern 188'-2 bis 108'-N verbunden ist und jeweilig
mit den Speicherzellen in jeder der Reihen 2 bis N verbunden
ist, in dem RAM vorhanden sind. Die Konstruktion und
Operation ist im wesentlichen dieselbe wie jene, die oben für die
Spalte 1 beschrieben wurde.
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Unter Bezugnahme nun auf FIG. 4 und 5 wird die Art und
Weise betrachtet, in der das Adressieren in dem RAM erfolgt.
Die Adresse enthält die Bits A0 bis AK-1, wobei K die Anzahl
von Bits in der Adresse ist. Da die Adresse ziemlich groß
sein kann, wird das Decodieren zwischen den Vordecodierern
120-1 bis 120-K/2 und den Decodierern 116-1 bis 116-M
zugunsten der Größe und der Geschwindigkeit aufgeteilt. Bei einem
Speicher mit M Reihen kann die Beziehung zwischen den Bits
der Adresse und den Reihen des Speichers ausgedrückt werden
als K=log&sub2;M. Die Vordecodierer 120-1 bis 120-K/2 empfangen
jeweilige Adressenbitpaare A0 A1 bis AK-2 AK-1 und jeweilig
deren invertierte oder komplementierte Bits XA0 XA1 bis XAK-
2 XAK-1 von den jeweiligen Verriegelungen 217-1 bis 217-K/2.
Die NAND-GATTER 192-1 bis 192-4 von jedem Vordecodierer
empfangen die entsprechenden Adressenbitpaare und die zwei
invertierten Adressenbitpaare von den Verriegelungen 217-1
bis 217-K/2 und wenden ein Ausgangssignal durch einen
entsprechenden der Inverter 194-1 bis 194-4 an, um ein
Ausgangssignal auf einer von vier horizontalen
Vordecodierertreiberleitungen zu bilden, die mit dem Vordecodierer
verbunden sind. Als Beispiel sind die Inverter 194 in jedem der
Vordecodierer 120-1 bis 120-K/2 jeweils mit jeweiligen
horizontalen Treiberleitungen 121-1 bis 121-2K verbunden.
Jede der horizontalen Treiberleitungen 121-1 bis 121-2K ist
ihrerseits mit einer entsprechenden von vertikalen
Vordecodierertreiberleitungen 122-1 bis 122-2K verbunden. Jeder
Decodierer 116-1 bis 116-M hat ein NAND-GATTER 200, das
durch einen Inverter 202 mit der entsprechenden von
Speicherleseleitungen 104-1 bis 104-M verbunden ist. Die
Eingänge des NAND-GATTERS 200 in jedem der Decodierer 116-1 bis
116-M sind mit einem der Ausgänge von jedem der
Vordecodierer 120-1 bis 120-K/2 verbunden. Die Verbindung ist so, daß
für jede verschiedene eindeutige Adresse, die durch
Adressenbits A0 bis AK-1 gebildet ist, nur eine der
Speicherleseleitungen 104-1 bis 104-M durch ein Lesesignal freigegeben
wird. Zu diesem Zweck hat jedes NAND-GATTER 200 K/2 Eingänge
123-1 bis 123-K/2, von denen jeder mit einer anderen von
vertikalen Vordecodierertreiberleitungen 122-1 bis 122-2K
verbunden ist. Der Klarheit halber sind nur die
Vordecodierer 120-1 bis 120-3 und 120-K/2 und die Decodierer 116-1 bis
116-4 und 116-M gezeigt, wobei die anderen durch Punkte
gekennzeichnet sind.
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Nun wird auf FIG. 4 Bezug genommen. Wie in FIG. 4
gezeigt, sind die horizontalen Vordecodierertreiberleitungen
121-1 bis 121-2K, die horizontalen Vordecodiererleitungen
123-1 bis 123-2K und die horizontalen Wortleitungen 104-1
bis 104-M jeweils als parallele Metallspuren auf einem
gemeinsamen Siliciumchip mit integrierter Schaltung
gebildet. Die vertikalen Vordecodierertreiberleitungen 122-1 bis
122-2K und eine Blindtreiberleitung 210 (die noch erläutert
wird) sind als parallele Metallspuren auf demselben
Siliciumchip mit integrierter Schaltung gebildet. Die horizontale
Impulsgeneratortreiberleitung 218 ist eine Metallspur auf
demselben Halbleiterchip und hat im wesentlichen dieselbe
Länge und Breite wie die Speicherleseleitungen 104 und ist
parallel zu ihnen. Alle horizontalen Metallspuren liegen auf
einem Niveau, und alle vertikalen Spuren liegen auf einem
zweiten Niveau auf dem Chip, wobei sie durch eine
Siliciumoxidschicht getrennt sind, die die zwei Schichten
voneinander elektrisch isoliert. Verbindungen zwischen den
vertikalen Spuren 121-1 bis 121-2K und den entsprechenden
horizontalen Spuren 123-1 bis 123-2K sind durch metallgefüllte
Bohrlöcher gebildet, die als Beispiel an dem Schnittpunkt
der Spuren durch Punkte 125 gekennzeichnet sind.
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Wie in FIG. 4 gezeigt, wird das Taktsignal 114 auf den
Verfolgungsvorladeimpulsgenerator 112 und auf jede der
Adressenverriegelungen 217-1 bis 217-K/2 angewendet, welche
Verriegelungen ihrerseits mit dem Eingang von jeweiligen
Vordecodierern 120-1 bis 120-K/2 verbunden sind. Jede der
Verriegelungen 217-1 bis 217-K/2 empfängt jeweilig Paare von
Adressenbits a0 a1 bis aK-2 aK-1, um die jeweiligen
Adressenbits A0 A1 bis AK-2 AK-1 für die jeweiligen Vordecodierer
120-1 bis 120-K/2 zu bilden. Die Verriegelungen 217-1 bis
217-K/2 sind Verriegelungsschaltungen des D-Typs, die auf
einen hohen Pegel oder den Pegel einer logischen 1 des
Taktes reagieren, zum Hindurchführen des Adressenbits zu dem
Eingang des Vordecodierers, und auf einen niedrigen Takt
oder auf eine logische 0 114 reagieren, zum Verriegeln und
Halten der Adresse, die durch die Bits a0 bis aK-7 darge
stellt wird, bis der Takt wieder auf den hohen Pegel oder
eine logische 1 wechselt.
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Der Verfolgungsvorladeimpulsgenerator 112 simuliert
zusammen mit der Blindlastleitung 210 die Verriegelungen 217-1
bis 217-K/2, die Vordecodierer 120-1 bis 120-K/2, die
Eingangslast der Decodierer 116-1 bis 116-M und die Lasten, die
durch die vertikalen Vordecodiererleitungen 122-1 bis 122-2K
dargestellt sind.
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Genauer gesagt, der Verfolgungsvorladeimpulsgenerator
112 enthält einen Simulationsvordecodierer 204, der mit der
Blindleitung 210 verbunden ist. Der Simulationsvordecodierer
204 hat einen Vordecodiererinverter 206, der mit einem
Simulationsvordecodierer-NAND-GATTER 208 verbunden ist. Der
Simulationsvordecodiererinverter und das
Simulationsvordecodierer-NAND-GATTER sind auf demselben Chip mit integrierter
Schaltung gebildet und enthalten im wesentlichen dieselbe
Schaltung wie jene, die in jedem Inverter 194 und jedem
NAND-GATTER 192 in den Vordecodierern 120 (FIG. 5)
eingesetzt ist. Die Blindlastleitung 210 ist mit dem Ausgang des
Simulationsvordecodiererinverters 206 verbunden und fügt
eine Last am Ausgang des Inverters 206 hinzu, die der
ähnlich ist, die an dem Inverter 194 in jedem der Vordecodierer
durch die vertikalen Treiberleitungen 122-1 bis 122-2K
gebildet ist. Die Blindlastleitung 210 hat im wesentlichen
dieselbe Länge und im wesentlichen dieselbe Breite wie jede
der Vordecodierertreiberleitungen 122-1 bis 122-2K/2 und
stellt deshalb im wesentlichen dieselbe Kapazitätslast für
den Inverter dar, mit dem jede verbunden ist. Dies bewirkt,
daß der Simulationsvordecodierer 206, der seine Blindlast
210 enthält, die Operation von jedem Vordecodierer und
seiner entsprechenden vertikalen Treiberleitung simuliert.
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Jede vertikale Treiberleitung 121 und die verbundenen
Decodierer fügen eine kapazitive Last zu dem entsprechenden
Inverter 194 hinzu, die die Verzögerung durch den Inverter
beeinflussen würde. Um diesen Effekt zu simulieren, ist die
Blindlastleitung 210 etwas breiter als die
Vordecodierertreiberleitungen gebildet, so daß sie pro Längeneinheit eine
aquivalente Kapazität hat, die jener im wesentlichen gleich
ist, die auf den vertikalen Vordecodierertreiberleitungen
gebildet ist. Zum Beispiel kann die
Vordecodierertreiberleitung eine Breite von 0,01 Zoll und eine Kapazität von 0,1 pF
pro 0,1 Zoll Länge haben, und ein Decodierer kann immer bei
0,05 Zoll längs der Länge der Vordecodierertreiberleitung
angeordnet sein. Jeder Decodierereingang hat eine Kapazität
von 0,01 pF. Somit liegt die kombinierte Kapazität des
Decodierers und des Metalls in der Größenordnung von 0,12 pF
pro 0,1 Zoll. Um eine äquivalente Blindlastleitung mit einer
äquivalenten Kapazität pro Länge zu erhalten, sieht ein
Metall mit einer Breite von 0,012 Zoll eine Kapazität von
etwa 0,12 pF pro 0,1 Zoll vor.
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In dem Verfolgungsvorladeimpulsgenerator 112 ist die
Reihenfolge der Kette des Simulationsvordecodiererinverters
206 und des Simulationsvordecodierer-NAND-GATTERS 208 zu der
Reihenfolge des NAND-GATTERS 192 und des Inverters 194 in
den Vordecodierern umgekehrt, da das Signal, das sich durch
den Verzögerungsweg ausbreitet, die ansteigende Flanke des
Adressensignals von dem Vordecodierer verfolgen muß oder ihr
folgen muß. Da die Ausgabe des Impulsgenerators 112 von hoch
auf niedrig schaltet, muß der Inverter vor dem NAND-GATTER
angeordnet sein, um eine ansteigende Flanke während der
Verzögerungsimpulserzeugung zu bilden.
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Der Verfolgungsvorladeimpulsgenerator 112 enthält eine
Verriegelung 212. Die Verriegelung 213 ist eine Verriegelung
des Setz-Rücksetz-(SR)-Typs, die NAND-GATTER 212a, 212b mit
zwei Eingängen hat, wobei der Ausgang von jedem mit einem
Eingang des anderen verbunden ist und der Ausgang des NAND-
GATTERS 212b mit dem Eingang eines Inverters 212c verbunden
ist. Ein Takt 114 wird auf den anderen Eingang des NAND-
GATTERS 212a und auf einen Eingang eines Ausgangs-NAND-
GATTERS 214 angewendet, dessen zweiter Eingang mit dem
Ausgang des Inverters 212c verbunden ist. Der Ausgang des
NAND-GATTERS 214 ist mit dem Eingang des Inverters 206 des
Simulationsvordecodierers 204 verbunden.
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Die Simulationsverriegelung 212 ist in logischer
Hinsicht, und hinsichtlich ihrer Verzögerungscharakteristiken,
im wesentlichen dieselbe wie jede Verriegelung in den
Verriegelungen 217-1 bis 217-K/2.
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Wenn der Takt 114 auf den niedrigen Pegel einer
logischen 0 geht, werden die Adressenbits, die auf
Verriegelungen 219-1 bis 219-K/2 angewendet werden, in den
Verriegelungen verriegelt oder gehalten, und gleichzeitig wird die
Simulationsverriegelung 212 in ihren entgegengesetzten
Zustand versetzt, und sie gibt das NAND-GATTER 214 frei, um
ein Ausgangssignal 216 mit niedrigem Pegel oder einer
logischen 0 zu bilden. Das Signal der logischen 1 216 breitet
sich längs der Vorladeleitung 218 zu jedem der Vorlader 110-
1 bis 110-N aus und breitet sich durch den
Simulationsvordecodierer 204 aus, wo es die Verriegelung 212 zurück in
ihren Anfangszustand versetzt. Wenn die Verriegelung
zurückgesetzt ist, bewirkt das Signal von dem Inverter 212c, daß
das NAND-GATTER 214 das Signal mit logischer 0 beendet.
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Da die Impulsgeneratortreiberleitung 218 ähnliche
Verzögerungscharakteristiken wie die Wortleitungen hat,
simuliert die Impulsgeneratortreiberleitung die Wortleitungen.
Da sich das Ausgangssignal 216 längs der
Impulsgeneratortreiberleitung zu jedem sukzessiven Vorlader 110 ausbreitet,
ist die Verzögerungscharakteristik im wesentlichen mit jener
des Adressendecodiersignals von dem Adressendecodierer 116
identisch, wenn es sich längs einer Wortleitung 104 zu
sukzessiven Spalten von RAM-Zellen ausbreitet. Somit tritt
bei jeder Spalte in dem Speicher das Vorladesignal auf der
entsprechenden Bitleitung im wesentlichen koinzidierend mit
dem Adressensignal für die entsprechende RAM-Zelle auf.
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Das Zeitlagendiagramm der Erzeugung des Vorladeimpulses
und der Adressendecodierung ist in FIG. 6 gezeigt. Nachdem
der Takt 114 eine logische 1 erreicht, geht die Ausgabe 216
des Impulsgenerator-NAND-GATTERS 214 nach der
Verzögerungszeit 220 durch das NAND-GATTER auf eine logische 0. Die
Impulsgeneratorausgabe 216 breitet sich zusätzlich zu dem
Wandern zu den Vorladern 110 auch durch den
Simulationsvordecodierer
204 aus und wird durch den Inverter 206 und ein
zweites Mal durch das NAND-GATTER 208 invertiert, und
erscheint nach der Verzögerungszeit 222 auf der
Rücksetzleitung 211 als Übergang von der logischen 1 zu der logischen
0. Dadurch wird die Simulationsverriegelung 212
zurückgesetzt. Nach der Verriegelungszeitverzögerung 224 geht die
Ausgabe 213 von der Simulationsverriegelung von einer
logischen 1 auf eine logische 0. Nach der Verzögerungszeit 220
des Impulsgenerator-NAND-GATTERS 214 schaltet die Ausgabe
dieses NAND-GATTERS auf eine logische 1.
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Es ist erforderlich, daß der Übergang von der logischen
0 auf die 1 von der Impulsgeneratorausgabe zu derselben Zeit
erfolgt, wenn die Decodierer 116-1 die nächste adressierte
Speicherreihe zum Lesen freigeben, um die Datensignale auf
Lesebitleitungen von den Speicherzellen richtig zu lesen.
Somit muß die Zeit ab der Selektion der neuen Adresse bis
zum Lesen der Adresse, welche die Summe aus der
Vordecodiererverzögerung und der Decodiererverzögerung ist, gleich der
Adressenaufbauzeit 226 plus der
Vorladeimpulsgeneratorverzögerung 228 sein. Wie oben definiert, beträgt die
Vorladeimpulsgeneratorverzögerung das Zweifache der Verzögerung
durch das Impulsgenerator-NAND-GATTER plus der
SR-Verriegelungsverzögerung plus der simulierten
Vordecodiererverzögerung. Alle Elemente in diesen Gleichungen sind als Teil der
Adressendecodierung konstruiert, außer dem Impulsgenerator-
NAND-GATTER 214. So haben die zwei Zeitlagenbeziehungen eine
Unbekannte. Nach dem Lösen dieser Gleichungen beträgt die
Verzögerung des Impulsgenerator-NAND-GATTERS 220 das
Einhalbfache der Differenz der Decodiererverzögerung minus der
Summe der Adressenaufbauzeit 226 und der
SR-Verriegelungsverzögerung 224. Bei typischen Konfigurationen mit der
gegenwärtigen Technik ist die SR-Verriegelungsverzögerung
verglichen mit der Decodiererverzögerung klein. So beträgt
die Impulsgenerator-NAND-GATTER-Verzögerung als erste
Approximation das Einhalbfache der Differenz der
Decodiererverzögerung und der Adressenaufbauzeit.
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Das NAND-GATTER 214 in der
Verfolgungsimpulsgeneratorschaltung 112 ist so konstruiert, daß seine
Verzögerungscharakteristiken die Verzögerungscharakteristiken des NAND-
GATTERS 200 und des Inverters oder Treibers 202 des
Decodierers 116-1 bei Veränderungen der Energiezufülirspannung für
die Schaltungen, der Last auf den Schaltungen, bei
Temperaturschwankungen an den Schaltungen und bei
Herstellungsprozeßschwankungen verfolgen oder simulieren, wobei ein
Simulationscomputerprogramm verwendet wird, wie z. B. HSPICE, das
durch Meta Software vermarktet wird und in dem
Benutzerhandbuch HSPICE H9007B vom Juli 1991 beschrieben ist, das durch
Meta Software veröffentlicht wurde.
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FIG. 7 zeigt die Last-Verzögerungs-Charakteristiken des
Vorladeimpulsgenerator-NAND-GATTERS und des Decodierers.
Wenn die Last auf dem Decodierer zunimmt, nimmt auch die
Verzögerungszeit durch den Decodierer zu. Da jedoch das
Impulsgenerator-NAND-GATTER 214 eine Verzögerung haben muß,
die die Hälfte von jener des NAND-GATTERS 200 beträgt, ist
die Neigung der Kurve 230 halb so groß wie jene der Last-
Verzögerungs-Charakteristikkurve 232 des Decodierers. Das
Konstruieren eines NAND-GATTERS für definierte
Last-Verzögerungs-Charakteristiken ist Fachleuten wohlbekannt. Ein
Verfahren für diese Konstruktion ist eine empirische
Konstruktion unter Verwendung der SPICE-Simulation.
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FIG. 4A ist eine detaillierte schematische Darstellung
der Verriegelungen 217-1 bis 217-K/2 (FIG. 4). Jede
Verriegelung 217 hat zwei Verriegelungsschaltungen 350, eine für
jedes der Paare von Adressenbits. Der Klarheit halber zeigt
FIG. 4A die Verriegelungsschaltung 350 für ein Adressenbit,
im besonderen für das Adressenbit a0. Die
Verriegelungsschaltung für jedes Adressenbit ist jedoch identisch.
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Das Adressenbit a0 ist mit dem Übertragungsgatter 352
verbunden. Das Übertragungsgatter hat einen PMOS-Transistor
352-1 und einen NMOS-Transistor 352-2. Die Drains des PMOS-
Transistors 352-1 und des NMOS-Transistors 352-2 sind
miteinander und mit dem Eingangsadressenbit a0 verbunden. Die
Sources des PMOS-Transistors 352-1 und des NMOS-Transistors
352-2 sind an dem Punkt P ähnlich miteinander verbunden. Das
Gate des NMOS-Transistors 352-2 ist mit dem Takt 114
verbunden. Der Takt 114 ist auch eine Eingabe für einen Inverter
354, dessen Ausgang mit dem Gate des PMOS-Transistors 352-1
verbunden ist.
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Ein zweites Übertragungsgatter 356 hat einen
PMOS-Transistor 356-1 und einen NMOS-Transistor 356-2. Die Drains des
PMOS-Transistors 356-1 und des NMOS-Transistors 356-2 sind
miteinander und mit dem Punkt P verbunden. Die Sources des
PMOS-Transistors 356-1 und des NMOS-Transistors 356-2 sind
ähnlich miteinander verbunden. Das Gate des NMOS-Transistors
356-2 ist mit dem Ausgang des Inverters 354 verbunden. Das
Gate des PMOS-Transistors 356-1 ist mit dem Takt 114
verbunden.
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Der Eingang eines Inverters 358 ist mit dem Punkt P
verbunden, und dessen Ausgang ist mit dem Eingang eines
Inverters 360 und eines Inverters 362 verbunden. Der Ausgang
des Inverters 360 ist mit den Sources des PMOS-Transistors
356-1 und des NMOS-Transistors 356-2 verbunden.
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Wie unten erläutert wird, funktionieren die Inverter
358 und 360, wenn das Übertragungsgatter 356 freigegeben
ist, als Verriegelung, ähnlich wie die Speicherinverter 178.
Der Ausgang des Inverters 362 ist mit dem Adresseneingang
des Vordecodierers 120 verbunden. Bei dem Adressenbit a0 ist
der Ausgang des Inverters 362 mit dem Eingang A0 des
Vordecodierers 120-1 verbunden. Der Eingang eines Inverters 363
ist mit Punkt P verbunden, und seine Ausgabe ist das
Adressenbit XA0 für das Adressenbit a0.
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Wenn der Takt 114 auf eine logische 1 schaltet, wird
der NMOS-Transistor 352-2 durch den Takt freigegeben, und
der PMOS-Transistor 352-1 wird durch den invertierten Takt
von dem Inverter 354 freigegeben. Der logische Zustand des
Adressenbits breitet sich durch das Übertragungsgatter 352
und die zwei Inverter 358 und 362 aus, die die Adressenbits
A0 für den Vordecodierer 120-1 bilden. Der Inverter 363
bildet das invertierte oder komplementierte Adressenbit XA0.
Die invertierte Ausgabe des Inverters 358 breitet sich auch
durch den Inverter 360 zu dem Übertragungsgatter 356 aus.
Wenn der Takt 114 eine logische 1 ist, wird das
Übertragungsgatter gesperrt, da die logische 1 den PMOS-Transistor
356-1 sperrt und der invertierte Takt von dem Inverter 354
den NMOS-Transistor 356-2 sperrt.
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Wenn der Takt 114 auf eine logische 0 schaltet,
wirdder NMOS-Transistor 352-2 durch den Takt gesperrt und wird
der PMOS-Transistor 352-1 durch den invertierten Takt von
dem Inverter 354 gesperrt. Dadurch wird das
Übertragungsgatter 352 gesperrt. Veränderungen des Adressenbits a0 für das
Übertragungsgatter 352 breiten sich nicht in die
Verriegelung aus. Der PMOS-Transistor 356-2 und der NMOS-Transistor
356-1 werden durch den Takt 114 bzw. das invertierte
Taktsignal von dem Inverter 354 freigegeben. Das
Übertragungsgatter 356 wird freigegeben, und die Ausgabe des Inverters 360
breitet sich durch das Übertragungsgatter 356 und die
Verriegelungen in der Schleife der Inverter 358 und 360 aus,
die den Zustand halten, der dem Wert des Adressenbits a0
entspricht.
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Unter Bezugnahme auf FIG. 4 simuliert das NAND-GATTER
212b der Simulationsverriegelung 212 das Übertragungsgatter
352 und den Inverter 358, oder es hat im wesentlichen
dieselben Verzögerungscharakteristiken wie diese. Der Inverter
212c der Simulationsverriegelung 212 simuliert den Inverter
362, oder er hat im wesentlichen dieselben
Verzögerungscharakteristiken wie er. Das NAND-GATTER 212b ist mit dem
Übertragungsgatter 352 und dem Inverter 358 nicht identisch,
da die Verzögerung durch die Verriegelung bei
CMOS-Anwendungen etwa ,3 Nanosekunden (ns) beträgt, die viel kleiner als
die Verzögerung durch die Decodierer ist, die etwa 2,0 ns
beträgt. Während normaler Prozeß- und
Temperaturveränderungen, die in dem RAM auftreten, schwankt die
Gesamtverzögerung der Decodierer zwischen 2,3 ns und 3,9 ns. Jedoch folgt
die Verzögerung innerhalb der Verriegelung 217 innerhalb von
,15 ms. Somit müssen die Verzögerungsveränderungen von der
Verriegelung nicht identisch sein. Jedoch kann bei
Anwendungen, bei denen die Verzögerung der Verriegelung von
Bedeutung ist, das NAND-GATTER 212b durch eine Schaltung ersetzt
werden, die die Verriegelung besser simuliert.
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In der bevorzugten Ausführungsform, die offenbart ist,
sind der Speicher und die verbundenen Schaltungen, die in
FIG. 1 und 3, 4, 4A und 5 offenbart sind, alle auf einem
gemeinsamen Metall-Oxid-Halbleiter (MOS) unter Verwendung
von komplementären MOS-, d. h., CMOS-Halbleitern gebildet.