DE4118301A1 - Dynamischer randomspeicher mit synchroner datenuebertragungseinheit - Google Patents

Dynamischer randomspeicher mit synchroner datenuebertragungseinheit

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Description

Die Erfindung betrifft einen dynamischen Randomspeicher (DRAM) mit synchroner oder Synchron-Datenübertragungs­ einheit.
Zwei wichtige Punkte bei der Konstruktion eines groß­ integrierten Schaltkreises (LSI) sind die Erhöhung der Arbeits- oder Betriebsgeschwindigkeit des LSIs und eine Senkung seines Energie- oder Strombedarfs. Je größer die Integrationsdichte des LSIs ist, um so größer sind Kapazität und Widerstand der die Schaltungsblöcke des LSIs verbindenden Datenleitungen. Wenn die LSI-Daten­ leitungen große Kapazität und hohen Widerstand aufwei­ sen, nimmt die Leistungsfähigkeit (performance) des LSIs ab. Um die Leistungsfähigkeit des LSIs unabhängig von der großen Kapazität und dem hohen Widerstand der Datenleitungen auf eine zufriedenstellende Größe zu bringen, wird ein Datenübertragungssteuersystem verwen­ det. Dieses System umfaßt einen zwischen Eingabe- und Ausgabedatenleitungen des LSIs geschalteten Differen­ tialverstärker und einen an dessen Ausgangsklemme an­ geschlossenen Ausgleichs- oder Entzerrerkreis (equalizing circuit). Zunächst bewirkt der Entzerrer­ kreis das Rücksetzen von Daten auf der Ausgabedatenlei­ tung. Sodann werden die Daten von der Eingabedatenlei­ tung zur Ausgabedatenleitung übertragen.
Das erwähnte Datenübertragungssystem ermöglicht die Datenübertragung mit hoher Geschwindigkeit, auch wenn die Datenleitungen, insbesondere die Ausgabeleitung, eine große Kapazität und einen hohen Widerstand be­ sitzen. Der Grund hierfür ist nachstehend kurz erläu­ tert. Wenn neue Daten von der Eingabedatenleitung zur Ausgabedatenleitung übertragen werden, während alte Daten auf der Datenausgabeleitung verbleiben, muß der Differentialverstärker die Ausgabedatenleitung ansteu­ ern, um damit die alten Daten zu invertieren und neue Daten zu bilden. Zur Durchführung dieser Aufgabe muß der Verstärker eine große Ansteuerbarkeit (drivability) besitzen. Wenn mithin die Ausgabedatenleitung große Ka­ pazität oder hohen Widerstand aufweist, können die Da­ ten nicht mit hoher Geschwindigkeit übertragen werden. Mit dem Datenübertragungssteuersystem können Daten mit hoher Geschwindigkeit auch dann übertragen werden, wenn der Differentialverstärker keine große Ansteuerbarkeit besitzt, weil der Entzerrerkreis die Ausgabedatenlei­ tung vor der Datenübertragung rücksetzt.
Auch bei Verwendung des Datenübertragungssteuersystems wird jedoch die Übertragung neuer Daten verzögert, wenn eine lange Zeitspanne zum Ausgleichen oder Entzerren der Ausgabedatenleitung nötig ist. Die Verzögerung bei der Übertragung neuer Daten stellt ein Hindernis für Hochgeschwindigkeitsbetrieb dar und bedeutet ein großes Problem bei einem in neuerer Zeit entwickelten LSI mit großem Chip, insbesondere einem DRAM mit dünnen und langen Datenleitungen, die daher große Kapazität oder hohen Widerstand aufweisen. Genauer gesagt: die Ar­ beitsgeschwindigkeit des in einen DRAM einbezogenen Ein/Ausgabe- oder I/O-Datenpuffer zum Übertragen von Daten zu externen Vorrichtungen und zum Empfangen der Daten von diesen ist von großer Wichtigkeit.
Wie erwähnt, besteht das große Problem bei dem beim herkömmlichen großintegrierten (large-scale) DRAM ver­ wendeten I/O-Datenpuffer darin, daß eine lange Zeit­ spanne zum Entzerren (to equalize) der Datenleitungen nötig ist, wodurch unweigerlich die Geschwindigkeit der Datenübertragung herabgesetzt wird.
Aufgabe der Erfindung ist damit die Schaffung eines DRAMs mit einer Einheit oder Einrichtung, welche Daten mit ausreichend hoher Geschwindigkeit zu übertragen vermag.
Gegenstand der Erfindung ist ein DRAM, umfassend:
ein Speicherzellenarray mit einer Vielzahl paralle­ ler Bitleitungen, einer Vielzahl von die Bitleitungen schneidenden oder kreuzenden parallelen Wortleitungen und einer Anzahl dynamischer Speicherzellen an den Schnittpunkten der Bit- und Wortleitungen,
einen Meß- oder Leseverstärker zum Zuspeisen und Empfangen (Abnehmen) von Daten zu bzw. von jeweils einer angewählten der Speicherzellen,
einen eine Ausgangsklemme aufweisenden Adreßpuffer zum Speichern einer Zeilenadresse und einer Spalten­ adresse, die extern bzw. von außen her zugeführt wer­ den,
einen in der Nähe des Speicherzellenarrays angeord­ neten Spaltendecodierer zum Anwählen einer der Bitlei­ tungen entsprechend der vom Adreßpuffer ausgegebenen Spaltenadresse,
einen in der Nähe des Speicherzellenarrays angeord­ neten Zeilendecodierer zum Anwählen einer der Wortlei­ tungen entsprechend der vom Adreßpuffer ausgegebenen Zeilenadresse,
ein durch den Spaltendecodierer selektiv (an)­ gesteuertes Übertragungsgatter (transfer gate), über letzteres mit den Bitleitungen verbundene erste Datenleitungen,
einen an die Datenleitungen angeschlossenen Daten­ ein/ausgabepuffer,
durch letzteren mit den ersten Datenleitungen ver­ bundene zweite Datenleitungen,
einen an die Ausgangsklemme des Adreßpuffers ange­ schlossenen Adreßübergangs-Detektorkreis zum Detek­ tieren des Übergangs (transition) der vom Adreßpuffer ausgegebenen Zeilen- und Spaltenadreßsignale und zum Ausgeben eines Signals beim Detektieren des Übergangs der Zeilen- und Spaltenadreßsignale,
einen mit den zweiten Datenleitungen verbundenen Ausgleichs- oder Entzerrerkreis, um die zweiten Daten­ leitungen im Normalbetrieb im Rücksetzzustand zu halten und um die zweiten Datenleitungen in Abhängigkeit von dem vom Adreßübergangs-Detektorkreis ausgegebenen Si­ gnal vorübergehend aus dem Rücksetzzustand freizuge­ ben, und
einen mit den zweiten Datenleitungen verbundenen Datenverriegelungskreis zum Verriegeln der zu den zwei­ ten Datenleitungen übertragenen Daten in Abhängigkeit von dem vom Adreßübergangs-Detektorkreis ausgegebenen Signal.
Beim erfindungsgemäßen DRAM bleiben die zweiten Daten­ leitungen im rückgesetzten (entzerrten) Zustand, bis ein Adreßübergang oder -sprung auf den ersten Datenlei­ tungen auftritt. Ist letzteres der Fall, so werden die zweiten Datenleitungen aus dem Rücksetzzustand freige­ geben (released), so daß die Daten nahezu zur gleichen Zeit, zu der der Adreßübergang stattfindet, von den er­ sten Datenleitungen zu den zweiten Datenleitungen über­ tragen werden. Die zu den zweiten Datenleitungen über­ tragenen Daten werden durch den Datenverriegelungskreis verriegelt. Die zweiten Datenleitungen werden damit für den Empfang von Daten bereitgemacht, die von den ersten Datenleitungen übertragen werden (sollen), wenn ein Adreßübergang auf den ersten Datenleitungen stattfin­ det. Im Gegensatz zum bisherigen Datenübertragungs­ steuersystem wird daher keine Zeit für das Entzerren jeder der Datenleitungen benötigt. Beim erfindungsge­ mäßen DRAM können daher die Daten mit hoher Geschwin­ digkeit übertragen werden.
Im folgenden sind bevorzugte Ausführungsformen der Er­ findung anhand der Zeichnung näher erläutert. Es zei­ en:
Fig. 1 ein Blockschaltbild eines Datenübertra­ gungskreises zur Verwendung bei einem DRAM gemäß der Erfindung,
Fig. 2 ein Zeitsteuerdiagramm zur Verdeutlichung der Arbeitsweise des Datenübertragungs­ kreises nach Fig. 1,
Fig. 3 ein Blockschaltbild eines DRAMs gemäß einer ersten Ausführungsform der Erfindung,
Fig. 4 ein Blockschaltbild eines Hauptteils des DRAMs gemäß Fig. 3,
Fig. 5 ein Zeitsteuerdiagramm zur Verdeutlichung der Arbeitsweise des DRAMs nach Fig. 3,
Fig. 6 ein Schaltbild eines als Datenübertragungs­ kreis verwendeten CMOS-Differentialverstär­ kers,
Fig. 7 ein Schaltbild eines CMOS-Verriegelungs­ kreises als Datenübertragungskreis,
Fig. 8 bis 10 Schaltbilder verschiedener Aus­ gleichs- oder Entzerrerkreise (equalizing circuits) zur Verwendung beim erfindungsge­ mäßen DRAM,
Fig. 11 ein Blockschaltbild einer Kombination aus einem Multiplexer und einem Datenübertra­ gungskreis gemäß der Erfindung,
Fig. 12 ein Schaltbild des Multiplexers nach Fig. 11,
Fig. 13 ein Blockschaltbild eines DRAMs gemäß einer zweiten Ausführungsform der Erfindung und
Fig. 14 ein Zeitsteuerdiagramm zur Verdeutlichung der Arbeitsweise des DRAMs nach Fig. 13.
Der Grundaufbau des im erfindungsgemäßen DRAM enthal­ tenen Datenübertragungskreises ist nachstehend anhand von Fig. 1 im einzelnen beschrieben.
Gemäß Fig. 1 umfaßt der (die) Datenübertragungskreis oder -schaltung einen Differentialverstärker(kreis) 10, einen Ausgleichs- oder Entzerrerkreis 11 (im folgenden einfach als Entzerrerkreis bezeichnet), einen Daten­ verriegelungskreis 12, zwei erste Datenleitungen 13, zwei zweite Datenleitungen 14 und zwei Datenausgangs­ oder -ausgabeleitungen 15. Die ersten Datenleitungen 13 sind an den Eingang des Differentialverstärkers 10 an­ geschlossen, der den Hauptbauteil des Datenübertragungs­ kreises darstellt. Die zweiten Datenleitungen 14 sind an der einen Seite mit dem Ausgang des Differential­ verstärkers 10 und an der anderen Seite mit dem Eingang des Datenverriegelungskreises 12 verbunden. Der Ent­ zerrerkreis 11 ist mit den zweiten Datenleitungen 14 verbunden; er wird durch ein Steuersignal (an)ge­ steuert, das erzeugt wird, wenn die Daten auf den er­ sten Datenleitungen 13 einem Übergang (transition) un­ terliegen. Die Datenausgabeleitungen 15 sind mit dem Ausgang des Datenverriegelungskreises 12 verbunden, der seinerseits durch ein Steuersignal LATCH (an)gesteuert wird, das erzeugt wird, wenn die Daten auf den ersten Datenleitungen 13 einem Übergang unterliegen.
Der Differentialverstärker 10 besitzt beispielsweise den in Fig. 1 dargestellten Aufbau; er umfaßt zwei CMOS-Differentialverstärker 411 und 412, die jeweils vom Stromspiegeltyp sind. Der erste CMOS-Differential­ verstärker 411 besteht aus drei n-Kanal-MOS-Transisto­ ren Q11, Q12 und Q15 sowie zwei p-Kanal-MOS-Transisto­ ren Q13 und Q14. Die Sourceelektroden der n-Kanal-MOS- Transistoren Q11 und Q12 sind zusammengeschaltet. Die p-Kanal-MOS-Transistoren Q13 und Q14 sind Stromspei­ seelemente, deren Drainelektroden jeweils mit den Drains der n-Kanal-MOS-Transistoren Q11 bzw. Q12 ver­ bunden sind. Der n-Kanal-MOS-Transistor Q15 ist an den Sourceknotenpunkt der n-Kanal-MOS-Transistoren Q11 und Q12 angeschlossen. Der zweite CMOS-Differentialverstär­ ker 412 besteht ebenfalls aus drei n-Kanal-MOS-Tran­ sistoren Q21, Q22 und Q25 sowie zwei p-Kanal-MOS-Tran­ sistoren Q23 und Q24, die auf die gleiche Weise wie ihre Äquivalente im ersten CMOS-Differentialverstärker 411 geschaltet sind.
Der Differentialverstärker gemäß Fig. 6 ist ein asyn­ chroner Verstärker; er bewirkt das unmittelbare Ver­ stärken und Ausgeben des Übergangs der Eingangsdaten. Er kann auch durch einen synchronen Differentialver­ stärker aus Flipflops ersetzt werden.
Der Datenveriegelungskreis 12 besitzt beispielsweise den Aufbau gemäß Fig. 7 mit einem CMOS-Flipflop. Der Datenverriegelungskreis gemäß Fig. 7 ein Paar aus drei n-Kanal-MOS-Transistoren Q31, Q32 und Q35 sowie fünf p-Kanal-MOS-Transistoren Q33, Q34, Q36, Q37 und Q38. Die MOS-Transistoren Q31 bis Q34 bilden ein Flipflop. Die MOS-Transistoren Q35 und Q36 dienen zum Aktivieren des Flipflops. Die MOS-Transistoren Q37 und Q38 sind Verriegelungssteuerelemente. Im Betrieb werden die p- Kanal-MOS-Transistoren Q37 und Q38 durchgeschaltet, wenn das Verriegelungssteuersignal LATCH auf einen niedrigen Pegel abfällt, wodurch Eingangsdaten zu den Knotenpunkten N1 und N2 des Flipflops übertragen wer­ den. Wenn das Steuersignal LATCH auf einen hohen Pegel ansteigt, werden die Transistoren Q37 und Q38 zum Sper­ ren gebracht, wodurch die Knotenpunkte N1 und N2 von den Eingangsleitungen abgeschaltet oder getrennt wer­ den und das Flipflop (gleichzeitig) zum Halten der Da­ ten aktiviert wird.
Der Entzerrerkreis 11 entspricht einer der Schaltungen gemäß den Fig. 8 bis 10. Die Entzerrerkreise gemäß den Fig. 8 bis 10 sind nachstehend nacheinander beschrie­ ben.
Der Entzerrerkreis gemäß Fig. 8 enthält einen p-Kanal- MOS-Transistor Q1, dessen Gateelektrode zur Abnahme des Entzerrungssteuersignals geschaltet ist. Wenn das Steuersignal auf den niedrigen Pegel abfällt, wird der MOS-Transistor durchgeschaltet, um damit zwei Si­ gnalleitungen Vout und zu verbinden.
Der in Fig. 9 gezeigte Entzerrerkreis umfaßt einen p- Kanal-MOS-Transistor Q1 zum Verbinden der Signallei­ tungen Vout und sowie zwei p-Kanal-MOS-Transisto­ ren Q2 und Q3 zum Voraufladen der Signalleitungen Vout und . Die Gateelektrode des MOS-Transistors Q1 ist zur Abnahme des Steuersignals geschaltet. Wenn das Steuersignal auf den niedrigen Pegel abfällt, wer­ den alle MOS-Transistoren Q1 bis Q3 durchgeschaltet. Als Ergebnis dieses Vorgangs werden die beiden Signal­ leitungen Vout und kurzgeschlossen und auf ein Potential VDL voraufgeladen. Das Voraufladepotential VDL beträgt z. B. 1/2 Vcc; es kann aber auch jede andere geeignete Größe besitzen.
Der Entzerrerkreis gemäß Fig. 10 faßt zwei mit der Schaltung gemäß Fig. 9 identische Entzerrerkreise mit jeweils drei p-Kanal-MOS-Transistoren Q1 bis Q3. Diese Anordnung erfüllt die gleiche Funktion wie der Entzer­ rerkreis gemäß Fig. 9 und ist diesem bezüglich seiner Umschalt- oder Schaltcharakteristik überlegen. Die p- Kanal-MOS-Transistoren können auch durch n-Kanal-MOS- Transistoren ersetzt werden.
Die Operation oder Arbeitsweise des Datenübertragungs­ kreises gemäß Fig. 1 ist nachstehend anhand des Zeit­ steuerdiagramms von Fig. 2 erläutert.
Solange die Eingangs- oder Eingabedaten unverändert bleiben, befindet sich das Steuersignal auf dem niedrigen Pegel. Unter der Steuerung dieses Signals bewirkt der Entzerrerkreis 11 das Kurzschließen der zweiten Datenleitungen 14. Die zweiten Datenleitungen 14 werden dabei auf z. B. ein Potential von 1/2 Vcc vor­ aufgeladen. Mit anderen Worten: die Leitungen 14 wer­ den rückgesetzt oder entzerrt. Solange die Eingabeda­ ten unverändert bleiben, befindet sich andererseits das Steuersignal LATCH auf dem hohen Pegel, wobei die Da­ ten (d. h. alte Daten), welche dem Datenübertragungs­ kreis im vorhergehenden Operationszyklus eingegeben worden sind, im Datenverriegelungskreis 12 verriegelt bleiben.
In dem Augenblick, in welchem die Eingabedaten auf den ersten Datenleitungen 13 einem Übergang unterliegen, d. h. sich von Daten 1 auf Daten 2 ändern, fällt das den Datenverriegelungskreis 12 steuernde Signal LATCH auf den niedrigen Pegel, um damit die alten Daten freizu­ geben (leasing). Nahezu zur gleichen Zeit steigt das den Entzerrerkreis 11 steuernde Signal auf den ho­ hen Pegel an unter Freigabe der zweiten Datenleitungen 14. Demzufolge werden Daten 2 über den Differentialver­ stärker 10 von den ersten Datenleitungen 13 zu den zweiten Datenleitungen 14 übertragen. Wenn sich die Differenz zwischen den Potentialen auf den zweiten Da­ tenleitungen 14 auf eine vorbestimmte Größe erhöht, steigt das Steuersignal LATCH auf den hohen Pegel an, so daß Daten 2 im Datenverriegelungskreis 12 verrie­ gelt werden. Unmittelbar danach fällt das Steuersignal wieder auf den niedrigen Pegel ab. Die zweiten Da­ tenleitungen 14 werden hierdurch erneut rückgesetzt. Als Ergebnis ändern sich die auf den Ausgabeleitungen 15 liegenden Daten von den alten Daten (d. h. Daten 1) auf die neuen Daten (d. h. Daten 2).
Wenn die nächsten Daten dem Datenübertragungskreis ein­ gegeben werden, wiederholen sich die im vorstehenden Absatz beschriebenen Operationen aufeinanderfolgend, wobei die Daten von den ersten Signalleitungen 13 zu den Ausgabeleitungen 15 über den Differentialverstärker 10, die zweiten Datenleitungen 14 und den Verriege­ lungskreis 12 übertragen werden.
Wie sich aus den vorstehenden Ausführungen ergibt, ist im Gegensatz zum herkömmlichen Datenübertragungskreis praktisch kein Zeitaufwand für das Entzerren der zwei­ ten Datenleitungen 13 nötig. Mit anderen Worten: die Datenübertragung erfolgt praktisch zur gleichen Zeit, zu der die Eingabedaten dem Übergang unterliegen. Auch wenn somit die zweiten Datenleitungen 14 ziemlich lang sind und damit große Kapazität und hohen Widerstand be­ sitzen, können die Daten mit hoher Geschwindigkeit über­ tragen werden.
Ein erfindungsgemäßer DRAM mit einem Datenübertragungs­ kreis ist nachstehend anhand von Fig. 3 erläutert.
Gemäß Fig. 3 umfaßt der DRAM einen Zeilenadreßpuffer 21, einen Spaltenadreßpuffer 22, einen -Taktgenera­ tor 23, einen -Taktgenerator 24, einen Spaltendeco­ dierer 25, einen Zeilendecodierer 26, ein Speicherzel­ lenarray 27, einen Leseverstärker 28, erste Datenlei­ tungen 29, einen Dateneingabe/ausgabepuffer 30, zweite Datenleitungen 31 sowie einen Datenverriegelungskreis 32.
Der Zeilenadreßpuffer 21 und der Spaltenadreßpuffer 22 sind zur Abnahme jeweils einer extern (von außen her) zugespeisten Zeilenadresse bzw. Spaltenadresse ge­ schaltet. Der -Taktgenerator 23 erzeugt bzw. lie­ fert ein Taktsignal für Steuerung des Zeilenadreßpuf­ fers. Der -Taktgenerator 24 erzeugt ein Taktsignal für Steuerung des Spaltenadreßpuffers 22. Der Spalten­ decodierer 25 decodiert die im Puffer 22 gehaltene (gespeicherte) Spaltenadresse, um damit bestimmte der Bitleitungen im Zellenarray 27 anzuwählen. Der Zeilen­ decodierer 26 decodiert die im Puffer 21 gehaltene Zei­ lenadresse, um damit bestimmte der Wortleitungen des Speicherzellenarrays 27 anzuwählen. Im Speicherzellen­ array 27 sind Speicherzellen in Zeilen und Spalten an den Schnittpunkten der Bitleitungen und Wortleitungen angeordnet. Jede dieser Speicherzellen besteht aus einem Transistor und einem Kondensator. Der Lesever­ stärker 28 liefert Daten zum Speicherzellenarray 27 und nimmt Daten von ihm ab. Die ersten Datenleitungen 29 sind oder werden mit den Bitleitungen verbunden, die entsprechend der durch den Decodierer 22 decodierten Spaltenadresse angewählt sind. Der Dateneingabe/ausga­ bepuffer 30 ist mit den ersten Datenleitungen 29 ver­ bunden. Die zweiten Datenleitungen 31 sind zwischen den Ausgang des Puffers und den Eingang des Datenverriege­ lungskreises 32 geschaltet.
Der DRAM umfaßt ferner einen nicht dargestellten Sub­ stratvorspannkreis und einen ebenfalls nicht darge­ stellten Auffrischzähler zur Erzielung einer Selbst­ auffrischung oder -erholung des Speicherzellenarrays 27. Bezüglich des vorstehend beschriebenen Aufbaus un­ terscheidet sich der DRAM nicht vom herkömmlichen DRAM. Erforderlichenfalls kann der DRAM einen Reihen-Adreß­ zähler aufweisen, der eine Reihenspaltenadresse zur Bezeichnung mehrerer Bitleitungen erzeugt, um damit einen Reihenzugriff zum Speicherzellenarray 27 zu er­ reichen.
Fig. 4 veranschaulicht das im DRAM gemäß Fig. 3 enthal­ tene Datenübertragungssystem. Gemäß Fig. 3 umfaßt das Speicherzellenarray 27 Paare von Bitleitungen BL und sowie Wortleitungen WL, welche die Bitleitungen BL und kreuzen bzw. schneiden. Die Speicherzellen MC sind an den Schnittpunkten der Bitleitungspaare und der Wortleitungen WL angeordnet. Die Bitleitungen BL und jedes Paars werden selektiv mit den ersten Datenleitun­ gen 29 durch ein Übertragungsgatter (transfer gate) verbunden, das durch Spaltenwählsignale CSL auf Spal­ tenwählsignalleitungen CSL0 CSL1, . . . gesteuert wird, welche Signale vom Spaltendecodierer 25 ausgegeben wor­ den sind.
Obgleich in Fig. 4 nicht dargestellt, bestehen die den Dateneingabe/ausgabepuffer 30 und den Datenverriege­ lungskreis 32 verbindenden zweiten Datenleitungen 31 jeweils aus zwei Datenleitungen 31 1 und 31 2. Ein Zwi­ schenpuffer 34 ist zwischen die Datenleitungen 31 1 einerseits und die Datenleitungen 31 2 der zweiten Da­ tenleitungen 31 (andererseits) geschaltet. Ein Entzer­ rerkreis 35 1 ist mit den Leitungen 31 1 verbunden, wäh­ rend ein (anderer) Entzerrerkreis 35 2 mit den Leitun­ gen 31 2 verbunden ist. Die Verwendung des Zwischenpuf­ fers 34 stellt eine Sicherheitsmaßnahme für den Fall dar, daß die Lastkapazität des Eingabe/Ausgabepuffers 30 die Ansteuerbarkeit des Puffers 30 übersteigt. Der Zwischenpuffer 34 kann somit weggelassen werden, wenn die Ansteuerbarkeit (drivability) des Puffers 30 für die (vorliegende) Lastkapazität ausreichend groß ist. Wenn die Ansteuerbarkeit des Puffers 30 bei weitem nicht ausreichend ist, müssen die zweiten Datenleitun­ gen 31 in drei oder mehr Teile unterteilt oder müssen zwei oder mehr Zwischenpuffer verwendet werden.
Der Ausgang des Spaltenadreßpuffers 22 ist mit einem Adreßübergangsdetektorkreis 33 verbunden, der ein Steuersignal und ein Steuersignal LATCH beim De­ tektieren bzw. Erfassen eines Übergangs der Adresse erzeugt. Das Signal dient zur Steuerung des Ent­ zerrerkreises 35, während das Signal LATCH den Daten­ verriegelungskreis 32 steuert.
Der Dateneingabe/ausgabepuffer 30, welcher Daten von den ersten Datenleitungen 29 zu den zweiten Datenlei­ tungen 31 überträgt, ist ein in Fig. 6 dargestellter CMOS-Differentialverstärker(kreis) des Stromspiegel­ typs. Der Zwischenpuffer 34 kann ebenfalls ein Diffe­ rentialverstärker des Stromspiegeltyps sein. Der Da­ tenverriegelungskreis 32 ist der CMOS-Verriegelungs­ kreis gemäß Fig. 7. Der Entzerrerkreis 35 kann aus einer der Schaltungen gemäß den Fig. 8 bis 11 beste­ hen.
Im folgenden ist anhand des Zeitsteuerdiagramms von Fig. 5 erläutert, auf welche Weise die Spalten der Speicherzellen MC zum Auslesen von Daten aus dem DRAM gemäß Fig. 3 angewählt werden.
Zunächst werden Adreßdaten extern (d. h. von außen her) dem DRAM-Chip eingegeben und dann dem Spaltenadreßpuf­ fer 22 zugespeist. Der Spaltenadreßdecodierer 25 deco­ diert die im Puffer 22 gespeicherten Adreßdaten, wo­ durch eine der Spaltenwählsignalleitungen CSL auf den hohen Pegel gesetzt wird. Die Daten auf dem angewähl­ ten Paar der Bitleitungen BL und des Speicherzellen­ arrays 27 werden dadurch über das Übertragungsgatter zu den ersten Datenleitungen 29 übertragen. Die Daten auf den ersten Datenleitungen 29 werden über den Eingabe/- Ausgabepuffer zu den zweiten Datenleitungen 31 übertra­ gen und dann im Datenverriegelungskreis 32 verriegelt.
Nach dem Verriegeln der Daten im Datenverriegelungs­ kreis 32 bleiben die Steuersignal und LATCH, die beide von einem Adreßübergangsdetektor 33 geliefert werden, auf dem niedrigen Pegel bzw. dem hohen Pegel, bis der Detektor 33 den nächsten Übergang in den Adreß­ daten detektiert oder erfaßt. Unter der Steuerung durch das auf dem niedrigen Pegel befindliche Signal be­ wirkt der Entzerrerkreis 35 ein Voraufladen der zweiten Datenleitungen 31 auf ein Potential von z. B. 1/2 Vcc, oder er hält diese Leitungen 31 in einem entzerrten Zu­ stand. Unter der Steuerung durch das auf dem hohen Pe­ gel befindliche Signal LATCH hält der Datenverriege­ lungskreis 32 weiterhin die alten Daten.
Wenn die nächsten Adreßdaten dem Spaltenadreßpuffer 22 eingegeben werden, wählt der Spaltendecodierer 26 eine der Spaltenwählsignalleitungen CSL an. Das Spalten­ wählsignal auf der angewählten Spaltenwählsignallei­ tung CSL steigt auf den hohen Pegel an. Die Daten auf den Seiden mit der angewählten Spaltenwählleitung CSL ver­ bundenen Bitleitungen BL und werden dadurch zu den ersten Datenleitungen 29 übertragen. Diese Daten wer­ den unmittelbar über den Eingabe/Ausgabepuffer 30 zu den zweiten Datenleitungen 31 übertragen, sodann wei­ terhin über den Zwischenpuffer 34 zum Datenverriege­ lungskreis 32 übertragen und in letzterem verriegelt. Als Ergebnis verriegelt der Datenverriegelungskreis 32 die neuen Daten anstelle der alten Daten.
Anschließend steigt das Verriegelungssteuersignal LATCH wieder auf den hohen Pegel an, worauf das Entzerrungs­ steuersignal auf den niedrigen Pegel zurückfällt. Der Datenverriegelungskreis 32 wird dadurch elektrisch von den zweiten Datenleitungen 31 getrennt. Die zweiten Datenleitungen 31 werden wiederum mittels des Entzerrer­ kreises 35 entzerrt. Diese Leitungen 31 bleiben ent­ zerrt, bis ein Übergang in den Adreßdaten auftritt.
Wie sich aus vorstehendem ergibt, wird praktisch keine Zeit vergeudet, um die aus dem Speicherzellenarray 27 ausgelesenen Daten nach dem Auftreten des Übergangs in den Adreßdaten zum Datenverriegelungskreis zu übertra­ gen. Hierdurch wird ein mit hoher Geschwindigkeit er­ folgender Zugriff zum Speicherzellenarray 27 gewährlei­ stet.
Der Datenübertragungsteil des vorstehend beschriebenen DRAMs enthält den Zwischenpuffer 34; die mit dem Ein­ gang dieses Puffers 34 verbundenen Datenleitungen 31 1 und die an den Ausgang des Puffers 34 angeschlossenen Datenleitungen 31 2 werden in Übereinstimmung mit einem einzigen Taktsignal entzerrt und in ihrer Entzer­ rung rückgängig gemacht (de-equalized). Zur Gewährlei­ stung einer stabileren oder zuverlässigeren Datenüber­ tragung können den Entzerrerkreisen 35 1 und 35 2 zwei Steuertaktsignal EQL1 bzw. 2 zugespeist werden, so daß der Entzerrerkreis 35 2 die Entzerrung der Daten­ leitungen 31 2 aufheben kann, nachdem der Entzerrer­ kreis 35 1 die Entzerrung der Datenleitungen 31 1 aufge­ hoben (de-equalized) hat. Wie aus dem Zeitsteuerdia­ gramm von Fig. 14 hervorgeht, bewirkt in diesem Fall das Signal 1 die Aufhebung der Entzerrung der Da­ tenleitungen 31 1, wenn die Adresse dem Übergang unter­ liegt, so daß Daten über die Leitungen 31 1 übertragen werden, während das Signal 2 die Entzerrung der Da­ tenleitungen 31 2 aufhebt, nachdem das Signal auf der Leitung 31 1 zu einem bestimmten Grad verstärkt worden ist, so daß die Daten über die Leitungen 31 2 übertra­ gen werden. Die Datenleitungen 31 1 und 31 2 können prak­ tisch zur gleichen Zeit erneut entzerrt werden, indem die Signale 1 und 2 praktisch gleichzeitig den Entzerrerkreisen 35 1 und 35 2 aufgeprägt werden. Der Zwischenpuffer 34 kann somit einige Zeit nach dem Emp­ fang oder der Abnahme der Daten die Daten ausgeben. Hierdurch wird eine stabile bzw. zuverlässige Daten­ übertragung gewährleistet.
Die Erfindung ist nicht auf die vorstehend beschrie­ benen Ausführungsformen mit dem als Datenübertragungs­ kreis dienenden Differentialverstärkerkreis beschränkt. Sie ist vielmehr auch auf einen als Datenübertragungs­ kreis benutzten Multiplexer anwendbar. Wie insbesonde­ re aus Fig. 11 hervorgeht, sind Paare erster Datenlei­ tungen 51 mit dem Eingang eines Multiplexers 53 verbun­ den, während Paare zweiter Datenleitungen 52 an den Ausgang des Multiplexers 53 angeschlossen sind. Der Multiplexer 53 wählt ein Paar erster Datenleitungen 51 an, so daß Daten auf den so angewählten ersten Daten­ leitungen 51 über die bzw. zu den zweiten Datenlei­ tungen 52 geliefert werden. Ein Entzerrerkreis 54, wel­ cher die gleiche Funktion wie sein Gegenstück bei den oben beschriebenen Ausführungsformen erfüllt, ist mit den zweiten Datenleitungen 52 verbunden, an welche auch ein nicht dargestellter Datenverriegelungskreis ange­ schlossen ist.
Fig. 12 veranschaulicht das einfachste Beispiel für den Multiplexer 53. Gemäß Fig. 12 umfaßt dieser Multiplexer Übertragungsgatter- oder Transfergate-Transistoren.
Bei der Ausführungsform gemäß Fig. 11 können ebenfalls Daten mit hoher Geschwindigkeit auch in dem Fall über­ tragen werden, wenn die zweiten Datenleitungen 52 große Kapazität und hohen Widerstand besitzen.
Wie vorstehend beschrieben, wird mit der Erfindung ein DRAM geschaffen, bei welchem keine Wartezeit zum Ent­ zerren der Datenleitungen für die Datenübertragung mittels interner Synchronisationssteuerung erforder­ lich ist und Daten mit hoher Geschwindigkeit über die Datenleitungen übertragen werden können. Zum erfin­ dungsgemäßen DRAM ist daher ein Zugriff mit hoher Ge­ schwindigkeit auch dann möglich, wenn er große Chip- Abmessungen aufweist und seine Datenleitungen große Kapazität und hohen Widerstand besitzen.

Claims (4)

1. Dynamischer Randomspeicher mit Datenübertragungs­ einheit, umfassend:
ein Speicherzellenarray (27) mit einer Vielzahl paralleler Bitleitungen, einer Vielzahl von die Bit­ leitungen kreuzenden oder schneidenden parallelen Wortleitungen und einer Vielzahl von an den jewei­ ligen Schnittpunkten der Bitleitungen und Wortlei­ tungen angeordneten dynamischen Speicherzellen,
einen Meß- oder Leseverstärker (28) zum Zuspeisen von Daten zu einer gegebenen angewählten der Spei­ cherzellen und Abnehmen von Daten von der (den) be­ treffenden Speicherzellen,
einen eine Ausgangsklemme aufweisenden Adreßpuf­ fer (21, 22) zum Speichern einer Zeilenadresse und einer Spaltenadresse, die extern (von außen her) zugeführt werden,
einen nahe dem Speicherzellenarray (27) angeord­ neten Spaltendecodierer (25) zum Anwählen einer der Bitleitungen entsprechend der vom Adreßpuffer (21, 22) ausgegebenen Spaltenadresse,
einen nahe dem Speicherzellenarray (27) angeord­ neten Zeilendecodierer (26) zum Anwählen einer der Wortleitungen entsprechend der vom Adreßpuffer aus­ gegebenen Zeilenadresse,
erste Datenleitungen (29), die mit den Bitleitun­ gen über durch den Spaltendecodierer selektiv (an)­ gesteuerte Übertragungsgatter (transfer gates) ver­ bunden sind,
einen mit den ersten Datenleitungen (29) verbun­ denen Datenein/ausgabepuffer (30),
zweite Datenleitungen (31), die mit den ersten Datenleitungen (29) durch den Datenein/ausgabepuffer (30) verbunden sind,
eine mit der Ausgangsklemme des Adreßpuffers (22) verbundene Adreßübergangsdetektoreinheit (33) zum Detektieren oder Erfassen eines Übergangs (transition) der vom Adreßpuffer (22) ausgegebenen Zeilen- oder Spaltenadreßsignale und zum Ausgeben eines Signals bei Erfassung des Übergangs der Zei­ len- und Spaltenadreßsignale,
einen mit den zweiten Datenleitungen (31) ver­ bundenen Datenverriegelungskreis (32) zum Verriegeln (latching) der zu den zweiten Datenleitungen (31) übertragenen Daten und
einen mit den zweiten Datenleitungen (31) ver­ bundenen Entzerrerkreis (35) zum Rücksetzen der zweiten Datenleitungen (31), dadurch gekennzeichnet, daß
der Entzerrerkreis (35) die zweiten Datenleitun­ gen (31) im Normalbetrieb im Rücksetzzustand hält und die zweiten Datenleitungen (31) in Abhängigkeit von einem von der Adreßübergangsdetektoreinheit (33) abgegebenen Signal vorübergehend aus dem Rücksetz­ zustand freigibt und
der Datenverriegelungskreis (32) die zu den zwei­ ten Datenleitungen (31) übertragenen Daten in Ab­ hängigkeit von dem von der Adreßübergangsdetektor­ einheit (33) abgegebenen Signal verriegelt.
2. Dynamischer Randomspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Datenein/ausgabepuffer (30) einen CMOS-Differentialverstärker des Stromspiegel­ typs umfaßt.
3. Dynamischer Randomspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Datenverriegelungskreis (32) ein CMOS-Flipflop umfaßt.
4. Dynamischer Randomspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten Datenleitungen (31) in mindestens zwei Paare (31 1, 31 2) unterteilt sind, zumindest ein Zwischenpuffer (34) vorgesehen ist, dessen Eingang mit den zweiten Datenleitungen (31 1) des ersten Paars und dessen Ausgang mit den zweiten Datenleitungen (31 2) des zweiten Paars verbunden sind, und an die beiden Paare von zweiten Datenleitun­ gen (31 1, 31 2) mindestens zwei Entzerrerkreise (35 1 bzw. 35 2) zum unabhängigen Aufheben der Entzerrung (de-equalizing) der Paare zweiter Datenleitungen (31 1, 31 2) angeschlossen sind.
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