JPH0831278B2 - メモリ回路 - Google Patents

メモリ回路

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JPH0831278B2
JPH0831278B2 JP56033475A JP3347581A JPH0831278B2 JP H0831278 B2 JPH0831278 B2 JP H0831278B2 JP 56033475 A JP56033475 A JP 56033475A JP 3347581 A JP3347581 A JP 3347581A JP H0831278 B2 JPH0831278 B2 JP H0831278B2
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JP
Japan
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transistor
sense amplifier
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敦志 折谷
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Fujitsu Ltd
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は、高密度スタティック型のメモリ回路（RA
M）に関し、特にデータバス負荷のgmを読出し信号に応
じて変化させることで高速読出しを可能とするものであ
る。
スタティックRAM（ランダムアクセスメモリ）を高密
度化しようとすれば必然的にセルサイズが小さくなる。
通常のスタティックRAMのセルはフリップフロップ回路
で構成されるので、セルサイズが小さくなればセルドラ
イバに使用れるMOSトランジスタのgmが低下し、メモリ
セルとしての機能を充分に発揮させる（セルオン側のト
ランジスタが当該ビット線をプルダウンする）ためには
ビット線プルアップ用として用いられる負荷MOSトラン
ジスタのgmも小さくしなければならない。このことはビ
ット線の充電能力の低下を意味するので立上りが遅くな
り、このままでは高密度スタティックRAMの動作の高速
化は困難となる。
本発明は、データバス（これはコラム選択ゲートを介
してビット線へ接続されるので電位変化などについては
ビット線と同一視してよい）の負荷（プルアップ用トラ
ンジスタ）のgmを読出し信号に応じて変化させることに
より高密度スタティックRAMの高速化を可能とするもの
であり、その特徴とするところはプルアップ負荷が接続
されたビット線対に複数のメモリセルが接続され、該ビ
ット線対にコラム選択ゲートを介して接続されたデータ
バス線に接続された差動型センスアンプを具備し、 該データバス線対のそれぞれと高電位側電源との間に
接続された一対の充電用トランジスタを設け、該差動型
センスアンプの一対の増幅出力を該一対の充電用トラン
ジスタのそれぞれのゲートに帰還し、該充電用トランジ
スタにより高電位側のデータバス線を充電するようにし
てなる点にある。以下、図示の実施例を参照しながらこ
れを詳細に説明する。
第１図は本発明の一実施例で、MCはメモリセル、SAは
センスアンプ、X0〜XNはワード線、Y0〜YNはコラム選択
信号、Q1〜Q4はコラム選択ゲートQ5，Q6はビット線負荷
MOSトランジスタ、Q7，Q8はセルのドライバ用MOSトラン
ジスタ、R1，R2はその負荷、Q9，Q10はトランスファー
ゲート、BL，▲▼はビット線対、Q11，Q12はデータ
バスDB，▲▼のチャージゲート（MOSトランジス
タ）である。センスアンプSAは、デプレッション型の負
荷MOSトランジスタQ13，Q14およびエンハンスメント型
の駆動用MOSトランジスタ、Q15，Q16からなる２個のイ
ンバータの該Q15，Q16のソースを共通接続した差動増幅
器であり、且つ該共通ソースにMOSトランジスタQ17，Q
18を並列接続してこれらに出力DF，▲▼を帰還して
基準電圧Vrefを常に適切値に補正してリニア動作させる
ようにしたものである。このセンスアンプSAのトランジ
スタQ15側の入力はデータバス▲▼の電位であり、
またQ16側の入力はデータバスDBの電位である。このト
ランジスタQ15のドレイン側からはデータバスDBと同極
性の増幅出力DFが得られ、これはゲートQ11に帰還す
る。またトランジスタQ16のドレイン側からはデータバ
ス▲▼と同極性の増幅出力▲▼が得られ、これ
はゲートQ12に帰還する。
センスアンプSAは、出力DF，▲▼を共通ソースに
帰還して基準電圧Vrefを設定しているので、入力DB，▲
▼の差動成分に対してはあたかも仮想接地の様に動
作し、またコモン成分に対しては同相で追従する。例え
ばトランジスタQ15の入力信号▲▼（こゝでは信号
には当該導線と同じ符号を使用する）がＨ側に増大しト
ランジスタQ16の入力信号DBがＬ側に減少すると出力電
位DFは低下、▲▼は上昇するが、これらを受けてト
ランジスタQ17は導通度を低め、Q18は導通度を高め、こ
れらのトランジスタの並列回路の合成抵抗はほゞ不変、
従ってVrefは一定である。これに対しトランジスタ
Q15，Q16の入力電圧が共に増大するとトランジスタ
Q17，Q18は導通度は共に減少し、Vrefは上る。またトラ
ンジスタQ15，Q16の入力電圧が共に減少するとトランジ
スタQ17，Q18の導通度は共に増大し、Vrefは下る。この
結果電位DB，▲▼、Vrefは第３図に示す如き変化を
する。こゝで横軸はデータバス電位の同相的変化を生じ
る電源電圧Vccを縦軸はDB，▲▼、Vrefが常にDBと
▲▼の中間にある詳しくはそれよりトランジスタQ
15，Q16のVth1段落ちのレベルにあれば差動増幅器はリ
ニア動作であるから、Vrefを図示のようにDB，▲▼
と共に変化させれば、差動増幅器Q15，Q16のリニア動作
を保証できる。従ってこの増幅器Q15，Q16は、入力DB，
▲▼の差動成分に対して僅かでも電位変動が生ずれ
ば第２図に示すようにそれに追従した増幅出力DF，▲
▼を発生する。即ちDBがＬ→Ｈ、▲▼がＨ→Ｌに
なるとき、▲▼がＨ→Ｌ、DFがＬ→Ｈへ急速へ遷移
するアナログのリニアアンプとして動作する。そして、
このDF，▲▼を同極性でゲートQ11，Q12に帰還する
と、Ｌ→Ｈへ遷移するデータバス及びビット線例えばD
B,BLの電位変化はゲートQ11による充電で助長されるの
で急速に行なわれ、ビット線負荷トランジスタQ5のgmが
充電時に一時的に大になったと等価になる。これに対し
Ｈ→Ｌへ遷移するデータバス及びビット線▲▼，▲
▼の電位変化はゲートQ12にＨ→Ｌに切換わる増幅
出力▲▼が印加されて該ゲートはオフになるので、
その放電特性はビット線負荷トランジスタQ6のみによる
ものと変らず、gm小であるからセルドライバQ8によるプ
ルダウンが充分に行なわれる。
このメモリでは上記のように読出し結果に応じてＨ側
のデータバスに接続されたチャージ用トランジスタがオ
ンになってプルアップを行ない、Ｌ側のデータバスに接
続されたチャージ用トランジスタはオフとされて動作に
寄与しない。この状態で次のセル選択が行なわれ、そし
てその選択セルがコラムは同じでワード線のみ異なり、
かつ記憶情報は前とは逆とすると、この選択セルのオン
トランジスタがＨ側のビット線及びデータバス本例では
BLとDBをプルダウンし、トランジスタQ11があるので従
来よりはプルダウン負荷が大になる。しかし本メモリの
センスアンプSAは、従来メモリのように±0.5V程度の電
位差が生じないと動作しないノン・リニア型と異なり、
上述のように可及的に広い比例動作範囲を持つようにし
たリニアアンプであるからビット線およびデータバスに
変化が生じ始めると直ちにそれを助長するように動作開
始するので、また本来この種メモリセルはドライバトラ
ンジスタQ7，Q8とトランスファゲートトランジスタQ9，
Q10のgm比を適当に選定して微小セルから見れば電源に
近いビット線およびデータバスを充分プルダウンできる
ようにしてあるから、Q11があるということは格別支障
にはならない。こうして本発明ではデータバス負荷のgm
を充電時に大、放電時に小（通常通り）とするのでセル
ドライバのgmに対してビット線負荷のgmをRatio lessの
様な形で設定でき、効率よくビット線の動きが高速化さ
れ読出し速度が速くなる。尚、読出し出力はセンスアン
プSAの出力DF，▲▼をバッファを通して取り出す。
以上述べたように本発明によれば、高密度化されて低
下するビット線負荷のgmを読出し信号に応じて変化させ
るので、セルドライバのgmが小さくとも高速読出しが可
能となる。
【図面の簡単な説明】 第１図は本発明の一実施例を示す回路図、第２図および
第３図は各部信号波形図である。 図中、SAはセンスアンプ、MCはメモリセル、BL，▲
▼はビット線、Q5，Q6はビット線負荷MOSトランジス
タ、Q11，Q12はビット線チャージゲートである。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】プルアップ負荷が接続されたビット線対に
    複数のメモリセルが接続され、該ビット線対にコラム選
    択ゲートを介して接続されたデータバス線に接続された
    差動型センスアンプを具備し、 該データバス線対のそれぞれと高電位側電源との間に接
    続された一対の充電用トランジスタを設け、該差動型セ
    ンスアンプの一対の増幅出力を該一対の充電用トランジ
    スタのそれぞれのゲートに帰還し、該充電用トランジス
    タにより高電位側のデータバス線を充電するようしてな
    ることを特徴とするメモリ回路。
JP56033475A 1981-03-09 1981-03-09 メモリ回路 Expired - Lifetime JPH0831278B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP56033475A JPH0831278B2 (ja) 1981-03-09 1981-03-09 メモリ回路
US06/353,332 US4467456A (en) 1981-03-09 1982-03-01 Memory circuit
DE8282301156T DE3277749D1 (en) 1981-03-09 1982-03-08 Static ram memory circuit
EP82301156A EP0060115B1 (en) 1981-03-09 1982-03-08 Static ram memory circuit
IE529/82A IE53339B1 (en) 1981-03-09 1982-03-09 Static ram

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JPS57150185A JPS57150185A (en) 1982-09-16
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EP (1) EP0060115B1 (ja)
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DE (1) DE3277749D1 (ja)
IE (1) IE53339B1 (ja)

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EP0060115A2 (en) 1982-09-15
DE3277749D1 (en) 1988-01-07
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IE820529L (en) 1982-09-09
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