DE69219914T2

DE69219914T2 - DA-Konverter mit Überabtastung mit einem durch eine einzige Spannung gesteuerten Operationsverstärker

Info

Publication number: DE69219914T2
Application number: DE69219914T
Authority: DE
Inventors: Akira Yukawa
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1991-01-18
Filing date: 1992-01-20
Publication date: 1997-09-11
Anticipated expiration: 2012-01-21
Also published as: US5206648A; DE69219914D1; EP0495687A3; EP0495687A2; EP0495687B1; JPH04243326A

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft allgemein Digital-Analag- Wandler und insbesondere einen Digital-Analog-Wandler mit Überabtastung, der einen Delta-Sigma-Demodulator verwendet.
Wie dies in einem Aufsatz mit dem Titel "ACMOS Stereo 16-bit D/A Converter for Digital Audiou (ein Stereo CMOS 16 Bit D/A- Wandler für digitales Audio) von Peter J. A. Naus et al, IEEE Journal of Solid-state Circuits, Band SC-22, Nr. 3, Juni 1987, Seiten 380-395 beschrieben ist, weist ein bekannter Digital-Analog-Wandler mit Überabtastung einen Übertastabschnitt auf, in dem 16 Bit PCM (pulscodemodulierte) 44,1 kHz (fs) parallele Eingangsdaten mit 11,2896 MHz abgetastet werden, so daß das Abtastverhältnis auf 256fs erhöht ist. Die wortlänge wird auf 1 Bit durch einen rauschenformenden Codewandlerabschnitt (oder Delta-Sigma-Modulator) reduziert und der 1 Bit Code durchläuft einen 1 Bit D/A-Wandler. Ein kleiner analoger Nachfilter beendet die D/A-Wandlung des ursprünglichen 16 Bit PCM-Signals. Der 1 Bit D/A-Wandler weist eine Schaltung mit einem geschalteten Kondensator zum Modulieren einer Bezugsspannung mit dem Ausgangssignal des Rauschformers und einen Operationsverstärker zum Verstärken der modulierten Bezugsgleichspannung durch einen verlustbehafteten Integrator auf, der das verstärkte Signal zum Eingang des Verstärkers rückkoppelt. Obwohl eine Verzerrung von 90 dB erhalten wurde, erreicht die vorbekannte D/A- Wandlertechnik nicht das Niveau der 16 Bit Auflösung, da dieses Auflösungsniveau eine doppelt so hohe Abtastrate erfordert. Die Erhöhung der Abtastrate bedeutet jedoch eine Erhöhung des Leistungsverbrauchs und Schwierigkeiten beim Entwurf der Schaltung.
Es ist auch bekannt, daß die Leistung eines überabtastenden D/A-Wandlers dadurch erhöht werden kann, daß die Anzahl der diskreten Schwellenwerte des Komparators des Delta-Sigma- Modulators erhöht wird, anstelle daß man die Abtastrate erhöht. Es würden zum Beispiel zwei Bezugsspannungsquellen benötigt, um positive und negative Spannungen mit demselben Wert zu erzeugen, wenn der Komparator dazu ausgebildet ist, einen Ausgang mit drei Werten zu erzeugen. Wenn die absoluten Werte der Bezugsspannungen aber nicht miteinander gleich sind, würde die Differenz zwischen den Bezugsspannungen eine Signalverzerrung bedeuten.
In 1987 IEEE International Symposium on Circuits and Systems, Band 2, Seiten 463-486 ist ein Digital-Analog-Wandler beschrieben, der einen Delta-Sigma-Modulator aufweist, der mit einem differentiellen Integrator, einem Komparator und einem Flip-Flop ausgebildet ist. Für Drei-Pegel-Codierung weist der Integrator einen Integrator mit einem geschalteten Kondensator, der ein unterschiedliches Taktschema verwendet, auf, wobei die Bezugsrückkopplung proportional ist zu VREF-0, 0-VREF und 0-0 für Codes +1, -1 bzw. 0.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Digital-Analog-Wandler mit überabtastung zu schaffen, dessen lineare Charakteristik weniger von der Genauigkeit der Komponenten abhängt und der in einem Raum verwirklicht werden kann, der mit demjenigen eines konventionellen zweiwertigen D/A-Wandlers vergleichbar ist.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen Digital-Analog-Wandler mit Überabtastung zu schaffen, der eine 18 Bit äquivalente Auflösungsfähigkeit ohne Erhöhung der Abtastrate hat.
Gemäß der vorliegenden Erfindung wird ein Digital-Analog- Wandler mit Überabtastung geschaffen, der aufweist:
Überabtastinittel zum Überabtasten eines Digitalsignals zum Erzeugen eines überabgetasteten Digitalsignals;
Delta-Sigma-Modulatormittel zum Quantisieren des überabgetasteten Digitalsignals in eines von diskreten Werten von +1, und -1;
einen Operationsverstärker;
eine Kondensator; und
eine Bezugsspannungsquelle;
dadurch gekennzeichnet, daß der Wandler weiter aufweist:
einen verlustbehafteten Integrator der zwischen dem Eingangs- und Ausgangsanschluß des Operationsverstärkers verbunden ist;
und
logische Schaltmittel, die mit den Delta-Sigma-Modulatormitteln und dem Kondensator zum Laden des Kondensators durch Ziehen einer Einheitsladung von der Bezugsspannungsquelle während einer ersten Hälfte der Abtastperiode des diskreten +1 Werts und zum Entladen des Kondensators durch Einbringen einer Einheitsladung in den Eingangsanschluß des Operationsverstärkers während einer zweiten Hälfte der Abtastperiode des diskreten +1 Wertes, zum Entladen des Kondensators während der ersten Hälfte der Abtastperiode des diskreten -1 Wertes und zum Laden des Kondensators durch Abziehen einer Einheitsladung vom Eingangsanschluß des Operationsverstärkers während einer zweiten Hälfte der Abtastperiode des diskreten Wertes -1 und zum Bewirken verbunden ist, daß der Kondensator den letzten Zustand während der Abtastperiode des diskreten Wertes 0 beibehält.
Gemäß einem zweiten Gesichtspunkt der Erfindung wird ein Digital-Analog-Wandler mit Überabtastung geschaffen, der aufweist:
Überabtastmittel zum Überabtasten eines Digitalsignals zum Erzeugen eines überabgetasteten Digitalsignals;
Delta-Sigma-Modulatormittel zum Quantisieren des überabgetasteten Digitalsignals in einen von diskreten Werten +1, 0 und -1;
erste und zweite Kondensatoren; und
eine Bezugsspannungsquelle;
dadurch gekennzeichnet, daß der Wandler weiter aufweist:
einen abgeglichenen Operationsverstärker mit ersten und zweiten Eingangsanschlüssen und ersten und zweiten Ausgangsanschlüssen;
einen ersten verlustbehafteten Integrator der zwischen dem ersten Eingangsanschluß und dem ersten Ausgangsanschluß des abgeglichenen Operationsverstärkers verbunden ist, und einen zweiten verlustbehafteten Integrator, der zwischen dem zweiten Eingangsanschluß und dem zweiten Ausgangsanschluß des abgeglichenen Operationsverstärkers verbunden ist; und
logische Schaltmittel, die mit den Delta-Sigma-Modulatormitteln und den ersten und zweiten Kondensatoren verbunden sind, um (a) den ersten Kondensator durch Abziehen einer Einheitsladung von der Bezugsspannungsquelle während der ersten Hälfte der Abtastperiode des diskreten Wertes +1 zu laden und den ersten Kondensator während der zweiten Hälfte der Abtastperiode des diskreten Wertes +1 zu entladen; (b) den ersten Kondensator während der ersten Hälfte der Abtastperiode des diskreten Wertes -1 zu entladen und den ersten Kondensator während der zweiten Hälfte der Abtastperiode des diskreten Wertes -1 zu laden; (c) den zweiten Kondensator während der ersten Hälfte der Abtastperiode des diskreten Wertes +1 zu entladen und den zweiten Kondensator durch Abziehen einer Einheitsladung von der Bezugsspannungsquelle und durch Einbringen der Ladung in den zweiten Eingangsanschluß des Operationsverstärkers während der zweiten Hälfte der Abtastperiode des diskreten Wertes +1 zu laden; (d) den zweiten Kondensator durch Abziehen einer Einheitsladung von der Bezugsspannungsquelle während der ersten Hälfte der Abtastperiode des diskreten Wertes -1 zu laden und den zweiten Kondensator während der zweiten Hälfte der Abtastperiode des diskreten Wertes -1 zu entladen; und (e) zu bewirken, daß sowohl der erste als auch der zweite Kondensator seinen letzten Zustand während der Abtastperiode des diskreten Wertes 0 beibehält.
Vorzugsweise entladen die logischen schaltungsmittel den ersten Kondensator während der ersten Hälfte der Abtastperiode des +1 diskreten Werts, indem eine Einheitsladung vom Eingang vom ersten Eingangsanschluß des Operationsverstärkers abgezogen wird, entladen den ersten Kondensator während der zweiten Hälfte der Abtastperiode des -1 diskreten Werts durch Abziehen einer Einheitsladung von der Bezugsspannungsquelle und durch Einbringen der Ladung in den ersten Eingangsanschluß des Operationsverstärkers, und entladen den zweiten Kondensator während der zweiten Hälfte der Abtastperiode des -1 diskreten Werts durch Abziehen einer Einheitsladung vom zweiten Eingangsanschluß des Operationsverstärkers.
Die Richtung der Ladung des ersten Kondensators und die Richtung der Ladung des zweiten Kondensators werden zwischen den ersten und zweiten Eingangsanschlüssen des Operationsverstärker während der zweiten Halbperiode der +1 und -1 Abtastungen miteinander vertauscht, um die Wirkung zu minimalisieren, die durch unerwünschte Veränderlichkeiten während der Periode für eine +1 Abtastung und eine -1 Abtastung bewirkt werden könnten.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung soll detaillierter unter Bezugnahme auf die beigefügten Zeichnung beschrieben werden. Es zeigen:
Fig. 1 ein Blockdiagramm eines Digital-Analogwandlers mit Überabtastung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ein Zeitdiagramm, das mit der Ausführungsform von Fig. 1 verknüpft ist;
Fig. 3 eine schematische Darstellung des D/A-Wandlers von Fig. 1, um seinen Betrieb während aufeinanderfolgender Phasen für unterschiedliche Modulatorausgänge zu beschreiben;
Fig. 4 ein Blockdiagramm eines Digital-Analog- Wandlers mit Überabtastung, der als ein ausgeglichener Operationsverstärker verwendet wird, gemäß einer zweiten Ausführungsform der Erfindung;
Fig. 5 ein Blockdiagramm der abgewandelten Ausführungsform von Fig. 4; und
Fig. 6A und 6B schematische Darstellungen des D/A-Wandlers von Fig. 5, um seinen Betrieb während unterschiedlicher Phasen für unterschiedliche Modulatorausgänge zu beschreiben.

DETAILLIERTE BESCHREIBUNG

Es wird nun auf Fig. 1 Bezug genommen, wo ein Digital-Analog- Wandler mit Überabtastung der Erfindung gezeigt ist. 16-Bit PCM Paralleleingangsdaten mit 44,1 kHz (fs) werden an einen Überabtastabschnitt 1 angelegt, in dem sie mit 11,2896 MHz abgetastet werden, so daß das Abtastverhältnis auf 256 fs erhöht wird, wodurch 256 Abtastwerte von 16 Bit Paralleldaten für jeden 16-Bit Eingangsabtastwert erhalten werden. Mit dieser Überabtastung erstreckt sich das Quantisierungsrauschspektrum bis über das Spektrum des Eingangssignals hinaus, und es existiert daher nur ein Bruchteil des Rauschens im Signalspektrum. Der Ausgang des Überabtastabschnitts 1 ist so bestimmt, daß das digitale Äquivalent seiner Amplitude im Bereich von +1 und -1 liegt und an einen Rauschformungsabschnitt angelegt wird, der als ein 16 Bit Delta-Sigma- Modulator zweiter Ordnung bekannter Konstruktion ausgebildet ist.
Wie dies dargestellt ist, weist der Delta-Sigma-Modulator einen digitalen Subtrahierer 3 der ersten Stufe auf, an den die überabgetasteten Paralleldaten angelegt werden. Der Ausgang des Subtrahierers 3 ist mit dem Integrator der ersten Stufe verbunden, der durch einen Addierer 4 und ein Register 5 gebildet wird, die in einer Rückkopplungsschlaufe miteinander verbunden sind. Der Ausgang des Integrators der ersten Stufe wird vom Addierer 4 abgenommen und an einen Subtrahierer 6 der zweiten Stufe angelegt, dessen Ausgang an einen Integrator der zweiten Stufe angelegt wird, der einen Addierer 7 und ein Register 8 aufweist, das mit dem Addierer 7 einen Rückkopplungsschlaufe bildet. Der Ausgang des Integrators der zweiten Stufe wird an einen Drei-Wert-Komparator 9 angelegt. Der Komparator 9 trifft Entscheidung bei der 256 fs Taktrate, ob das Ausgangssignal des Integrators der zweiten Stufe höher oder tiefer ist als die 16 Bit Darstellung von +0,5 und -0,5 und erzeugt eine 16 Bit Darstellung von +1, wenn es gleich ist wie oder höher als +0,5, eine 16 Bit Darstellung von -1, wenn es gleich ist wie oder niedriger als -0,5 und eine 16- Bit Darstellung von 0, wenn es zwischen +0,5 und -0,5 liegt. Diese Entscheidungen werden seriell durch ein Register 10 zu Subtrahierern 3 und 6 zurückgeführt. Die Register 5, 8 und 10 werden alle mit der 256 fs Taktrate synchron mit den eingegebenen überabgetasteten Daten betrieben, um nacheinander eine Verzögerungszeit einzuführen, die der 256 fs Abtastperiode entspricht. Jeder der Subtrahierer 3 und 6 erzeugt so ein Differenzsignal, das eine digitale Abweichung des Eingangs von den Bezugswerten +1, 0 und -1 darstellt. Der Komparator 9 erzeugt eine Reihe von +1 bei der 256 fs Taktrate, bis der Ausgang des Integrators der zweiten Stufe den höheren Schwellenwert des Komparators kreuzt, und erzeugt eine Reihe von -1-Signalen bei der Taktrate, bis das Integratorausgangssignal den niedrigeren Schwellenwert des Komparators kreuzt, und erzeugt eine Serie von 0-Signalen wenn das Integratorausgangssignal zwischen diesen beiden Schwellenwerten ist. Der Komparator 9 erzeugt also eine Reihe von 256 Ausgangssignalen für jeden der ursprünglichen 16-Bit Abtastwerte (fs).
Das Ausgangssignal des Delta-Sigma-Modulators 2 wird vom Komparator 9 an eine logische Schaltung 11 angelegt, die einen Dekoder 12 aufweist, in dem das Ausgangssignal des Modulators 2 in einen Puls dekodiert wird, der am Anschluß +1 erscheint, wenn das 16 Bit Drei-Pegel-Signal einen Wert von +1 hat, und einen Puls, der am Anschluß -1 erscheint, wenn es einen Wert -1 hat. Die Ausgangsanschlüsse +1 und -1 des Dekoders 12 sind mit UND-Gattern 13 und 14 verbunden, an die Abtastratentakt pulse (256 fs) von entgegengesetzten Phasen φ&sub1; und φ&sub2; von einer Abtastratentaktquelle 20 angelegt werden. Die Ausgangsanschlüsse des Dekodierers 12 werden weiter durch ein ODER- Gatter 16 als Freigabesignal an ein Taktgatter 18 angelegt. Die Ausgänge der UND-Gatter 13 und 14 werden durch ein ODER- Gatter 15 an den Dateneingang des D-Flip-Flops 17 angelegt, an den das Taktsignal von einer Taktquelle 19 mit höherer Frequenz (2 x 256 fs) über das Taktgatter 18 angelegt ist, wenn das letztere freigegeben ist.
Wie dies in Fig. 2 gezeigt ist, werden 256 fs Taktpulse von der Quelle 20 mit den Ausgangspulsen vom Dekoder 12 synchronisiert. Zum Beispiel soll angenommen werden, daß der Delta- Sigma-Modulator 2 Ausgangssignale +1, 0, -1, 0 und +1 in dieser Reihenfolge ausgibt und der Dekoder 11 als Reaktion darauf Pulse D1 und D3 am Anschluß +1 während des Intervalls t&sub1; - t&sub3; und des Intervalls t&sub1;&sub0; - t&sub1;&sub1; und einen Puls D2 am Anschluß -1 während Intervallen t&sub5; - t&sub6; erzeugt. Keine Ausgangspulse werden durch den Dekodierer 12 während der Intervalle t&sub3; - t&sub5; und t&sub7; - t&sub9; erzeugt, wenn der Modulatorausgang 0 ist. Man sieht, daß das UND-Gatter 12 als Reaktion auf den Puls D1 vom Dekoder 12 freigegeben wird, um einen Taktpuls P1 von der 256 fs Taktquelle 20 zum Dateneingang des Flip-Flops 17 weiterzuleiten. Das Taktgatter 18 wird auch durch den Puls D1 freigegeben, daß es Taktpulse P2 und P3 höherer Ordnung von der Quelle 19 zum Takteingang des Flip-Flops 17 leiten kann.
Daher ändert sich zur Zeit t&sub1; der Q-Ausgang des Flip-Flops 17 zu einem hohen Pegel, der dem hochpegeligen Dateneingang des Flip-Flops entspricht, als Reaktion auf die führende Flanke des Pulses P2, und ändert sich zum Zeitpunkt t&sub2; auf einen niedrigen Pegel, der dem niedrigpegeligen Dateneingang des Flip-Flops entspricht, als Reaktion auf die führende Kante des Pulses P3. Wenn der Modulatorausgang +1 für eine vorgegebene 256 fs Abtastperiode ist, erzeugt auf diese Weise die logische Schaltung 11 ein Ausgangssignal hohen Pegels während der ersten Hälfte (Phase φ&sub1;) der Abtastperiode und ein Ausgangssignal mit niedrigem Pegel während der zweiten Hälfte (Phase φ&sub2;) der Abtastperiode.
Bei Anwesenheit des ersten 0 Ausgangssignals vom Delta-Sigma- Modulator 11 während des Intervalls t&sub3; - t&sub5; wird das Taktgatter 18 gesperrt, und daher wird der niedrige Ausgangspegel am Q-Ausgang des Flip-Flops 17 beibehalten.
Als Reaktion auf den Puls D2 vom Dekodierer 12 während des Intervalls t&sub5; - t&sub7; wird das UND-Gatter 14 freigegeben, um einen Taktpuls P4 von der 256 fs Taktquelle 20 zum Dateneingang des Flip-Flops 17 während des Intervalls t&sub6; - t&sub7; zu leiten, und das Taktgatter 18 wird freigeschaltet, um Taktpulse P5 und P6 höherer Ordnung zum Takteingang des Flip-Flops durchzulassen. Als Reaktion auf die führende Flanke des Pulses P5 ändert sich der Q-Ausgang des Flip-Flops 17 auf einen niedrigen Pegel, der dem Dateneingang mit niedrigem Pegel des Flip- Flops entspricht. Da im dargestellten Beispiel der Q-Ausgang des Flip-Flops 17 sich im niedrigen Ausgangszustand während der Zeit vor t&sub5; befindet, treten zur Zeit t&sub5; keine Änderungen im Flip-Flop 17 auf. Zur Zeit t&sub6; schaltet der Flip-Flop 17 auf einen hohen Pegel, der dem Dateneingang mit hohem Pegel des Flip-Flops entspricht, und zwar als Reaktion auf die führende Flanke des Pulses P6.
Bei Anwesenheit des zweiten 0 Ausgangssignals von Delta- Sigma-Modulator 2 während des Intervalls t&sub7; - t&sub9; wird das Taktgatter 18 gesperrt, und der hohe Ausgangspegel wird am Q- Ausgang des Flip-Flops 17 aufrechterhalten.
Als Reaktion auf den Puls D3 vom Dekoder 12 während des Intervalls t&sub9; - t&sub1;&sub1; wird das UND-Gatter 14 freigegeben, um einen Taktpuls P7 von der 256 fs Taktquelle 20 zum Dateneingang des Flip-Flops 17 während des Intervalls t&sub9; - t&sub1;&sub0; weiterzuleiten, und das Taktgatter 18 wird freigegeben, um Taktpulse P8 und P9 höherer Ordnung zum Takteingang des Flip-Flops durchzulassen. Als Reaktion auf die führende Flanke des Pulses P8 ändert sich der Q-Ausgang des Flip-Flops 17 zu hohem Pegel entsprechend dem Dateneingang mit hohem Pegel des Flip-Flops. Da beim dargestellten Beispiel der Q-Ausgang des Flip-Flops 17 sich während der Zeit vor t&sub9; im hohen Ausgangszustand befindet, treten zur Zeit t&sub9; keine Änderungen im Flip-Flop 17 auf. Zur Zeit t&sub1;&sub0; schaltet der Flip-Flop 17 zu einem niedrigen Pegel, der dem Dateneingang mit niedrigem Pegel des Flip-Flops entspricht, als Reaktion auf die führende Kante des Pulses P9.
Die Ausgänge des D-Flip-Flops 17 werden an den D/A-Wandler 21 angelegt. Der D/A-Wandler 21 weist einen Operationsverstärker 22 mit einem Rückkopplungskondensator C&sub3;, der zwischen seinem Summierungsknotenpunkt (negativer Eingang) und dem Ausgangsanschluß verbunden ist, und eine Schaltung mit einem geschalteten Kondensator auf, die durch Paare von CMOS (komplementäre Metalloxidhalbleiter)- Schalter S1i (i = 1,2) S2 i, S3 i und Kondensatoren C&sub1; und C&sub2; gebildet wird.
Die Kondensatoren C&sub3; und der geschaltete Kondensator C&sub2; bilden zusammen einen verlustbehafteten Integrator oder Tiefpaßfilter und haben die folgenden Beziehungen:
A = C&sub2;/C&sub3;
fc = A x fs/2π
wobei A die Verstärkung des Operationsverstärkers und fc die Grenzfrequenz des Tiefpaßfilters ist.
Der Schalter S1&sub1; reagiert auf das wahre (Q) Ausgangssignal des Flip-Flops 17, um eine Gleichspannung VREF von einer Gleichspannungsquelle 23 mit dem Kondensator C&sub1; zu verbinden, und Schalter S1&sub2; reagiert auf den komplementären ( )-Ausgang des Flip-Flops 17, um den Kondensator C&sub1; mit Erde zu verbinden. Der Schalter S2&sub1; reagiert auf den Takt φ&sub1; Ausgangssignal der 256 fs Taktquelle 20 zum Verbinden des Kondensators C&sub1; mit Erde, und der Schalter S2&sub2; reagiert auf den Takt φ&sub2; Ausgang zum Verbinden des Kondensators C&sub1; mit dem Summierknotenpunkt des Operationsverstärkers 20. Auf diese Weise werden die Schalter S2&sub1; und S2&sub2; abwechselnd während Phasen φ&sub1; und φ&sub2; eingeschaltet. Ähnlich reagieren die Schalter S3&sub1; und S3&sub2; auf die Taktausgänge φ&sub1; und φ&sub2; der 256 fs Taktquelle 20, um ein Ende des Kondensators C&sub2; mit Erde während der ersten Hälfte jeder Abtastperiode und mit dem Summierknotenpunkt des Operationsverstärkers 22 während der zweiten Hälfte der Abtastperiode zu verbinden. Die Schalter S4&sub1; und S4&sub2; reagieren auf die Taktausgänge φ&sub1; und φ&sub2; der 256 fs Taktquelle 20, um das andere Ende des Kondensators C&sub2; während der ersten Hälfte jeder Abtastperiode mit Erde und mit dem Ausgangsanschluß des Operationsverstärkers 22 während der zweiten Hälfte der Abtastperiode zu verbinden.
Man sieht daher, daß dann, wenn der Modulatorausgang +1 während einer vorgegebenen 256 fs Abtastperiode ist, die logische Schaltung 11 ein Ausgangssignal hohen Pegels während der ersten Hälfte der Abtastperiode und ein Ausgangssignal niedrigen Pegels während der zweiten Hälfte der Abtastperiode erzeugt, und wenn der Modulatorausgang -1 für eine vorgegebene 256 fs Abtastperiode ist, erzeugt die logische Schaltung 11 ein Ausgangssignal niedrigen Pegels während der ersten Hälfte der Abtastperiode und ein Ausgangssignal hohen Pegels während der zweiten Hälfte der Abtastperiode. Wenn das Modulatorausgangssignal 0 ist, so behält weiterhin der Ausgangszustand des Flip-Flops 17 seinen letzten binären Zustand bei, der gerade vor dem Auftreten des Modulatorausgangssignals 0 vorhanden war. Unabhängig vom Betriebszustand der Schalter S1&sub1; und S1&sub2; wird der Kondensator C&sub2; während der ersten Hälfte der Abtastperiode entladen und während der zweiten Hälfte der Abtastperiode geladen.
Die Betriebsweise des D/A-Wandlers 21 wird am besten unter Bezugnahme auf Fig. 3 verstanden werden, in der die paarweisen CMOS-Schalter (Ski (k = 1, 2, 3, 4) schematisch dargestellt sind als einzelne Übertragungsschalter Sk.
Wenn das Modulatorausgangssignal +1 in einer vorgegebenen Abtastperiode ist, werden die Schalter S1 und S2 während der ersten Hälfte φ&sub1; der Abtastperiode nach links bewegt und der Kondensator C&sub1; wird dadurch geladen, indem er eine Einheitsladung aus der Spannungsquelle VREF abzieht, während die Schalter S3 und S4 in die obere Stellung bewegt werden, um den Kondensator C&sub2; zu Erde zu entladen, wie dies in Teil (a) in Fig. 3 gezeigt ist. Die Schalter S1 und S2 werden dann in die rechte Stellung während der zweiten Hälfte φ&sub2; der Abtastperiode bewegt, und der Kondensator C&sub1; wird durch Einbringen einer Einheitsladung in den Summierungsknotenpunkt des Operationsverstärkers 22 entladen, während die Schalter S3 und S4 in die untere Stellung bewegt werden, um den Kondensator C&sub2; dadurch zu laden, daß eine Ladung vom Ausgang des Operationsverstärkers zu seinem Summierungsknotenpunkt gezogen wird, wie dies in Teil (b) von Fig. 3 gezeigt ist.
Wenn das Modulatorausgangssignal -1 während einer Abtastperiode ist, werden die Schalter S1 und S2 in die rechten bzw. die linken Stellungen während der ersten Hälfte der Abtastperiode bewegt, und der Kondensator C&sub1; wird zu Erde entladen, während der Kondensator C&sub2; entladen wird, wie dies in Teil(c) von Fig. 3 gezeigt ist. Die Schalter S1 und S2 werden dann in die linken bzw. rechten Stellungen während der zweiten Hälfte der Abtastperiode bewegt, und der Kondensator C&sub1; wird dadurch geladen, daß eine Einheitsladung aus dem Summierungsknotenpunkt des Operationsverstärkers 22 abgezogen wird, während der Kondensator C&sub2; gleichzeitig dadurch geladen wird, daß eine Ladung vom Ausgang des Operationsverstärkers zu seinem Summierungsknotenpunkt gezogen wird, wie dies in Teil (d) von Fig. 3 gezeigt ist. Wenn das Modulatorausgangssignal sich von +1 zu 0 ändert, so bleiben die Schalter S1 und S2 in ihren rechten Stellungen während der Abtastperiode, wie dies in den Teilen (e) und (f) von Fig. 3 gezeigt ist, und der Kondensator C&sub1; wird kontinuierlich dadurch entladen, daß die gespeicherte Ladung zum Summierungsknotenpunkt des Operationsverstärkers gezogen wird, während die Schalter S3 und S4 in die obere Stellung bewegt werden, um den Kondensator C&sub2; zu Erde während der ersten Hälfte der Abtastperiode zu entladen, und dann in die untere Stellung, um den Kondensator C&sub2; während der zweiten Hälfte der Abtastperiode zu laden.
Wenn sich das Modulatorausgangssignal von -1 zu 0 ändert, so bleiben die Schalter S1 und S2 in ihren linken bzw. rechten Stellungen während der Abtastperiode, wie dies in den Teilen (g) und (h) von Fig. 3 gezeigt ist, und der Kondensator C&sub1; wird kontinuierlich dadurch geladen, daß eine Einheitsladung aus dem Summierungsknotenpunkt des Operationsverstärkers abgezogen wird, während die Schalter S3 und S4 in die obere Stellung bewegt werden, um den Kondensator C&sub2; während der ersten Hälfte der Abtastperiode zu Erde zu entladen, und dann in die untere Stellung, um den Kondensator C&sub2; während der zweiten Hälfte der Abtastperiode zu laden.
Wenn man den D/A-Wandler 21 analysiert, so gilt die folgende Beziehung zwischen den Ausgangsspannungen VY und VY+1, die während aufeinanderfolgenden Abtastperioden erzeugt werden:
Vy+1=C&sub3;(A+1)Vy / (A+1)(C&sub2;+C&sub3;)+C&sub1; + C&sub1;AVx / (A+1)(C&sub2;+C&sub3;)+C&sub1;
wobei Vx die Eingangsspannung des Wandlers ist.
Da die Eingangsspannung Vx Werte von +VREF und -VREF für Modulatorausgangssignale +1 bzw. -1 hat und dann 0 ist, wenn das Modulatorausgangssignal 0 ist, so wird die Ausgangsspannung des Wandlers nicht negativ beeinflußt durch einen unerwünschten Unterschied zwischen den Absolutwerten der beiden Bezugsspannungsquellen, die sonst verwendet würden. Die vorliegende Erfindung kann auf einen operationsverstärker vom abgeglichenen Typ, wie er in Fig. 4 gezeigt ist, angewendet werden, um den Vorteil des Durchführungsrauschens des Verstärkers auszunutzen. Bei dieser Ausführungsform sind CMOS-Schalter S2'i, S3'i und S4'i in einer symmetrischen Anordnung zusammen mit den Kondensatoren C&sub1;, C'&sub2; und C'&sub3; an einer Seite eines abgeglichenen Operationsverstärkers 100 in Bezug auf diejenigen auf der anderen Seite vorgesehen. Die Schalter S1'&sub1; und S1'&sub2; sind so verbunden, daß sie auf den wahren und den komplementären Ausgang des D-Flip-Flops 17 reagieren, um Erdpotential und Bezugsspannung VREF mit dem Kondensator C'&sub1; zu verbinden, so daß gepaarte Schalter S1i und S1'i komplementär zueinander als Reaktion auf die Ausgangssignale des Flip-Flops 17 arbeiten.
Während der ersten Hälfte der Periode einer +1 Abtastung wird der erste Kondensator C&sub1; dadurch geladen, daß er eine Einheitsladung von der Bezugsspannungsquelle abzieht, und der zweite Kondensator C'&sub1; wird entladen. Während der zweiten Halbperiode wird der Kondensator C&sub1; dadurch entladen, daß er eine Einheitsladung vom negativen Eingangsanschluß des Operationsverstärkers 100 abzieht und der Kondensator C'&sub1; wird dadurch geladen, daß er eine Einheitsladung von der Bezugsspannungsquelle abzieht und die Ladung in den zweiten Eingangsanschluß des Operationsverstärkers einbringt.
Während der ersten Hälfte der Periode der -1 Abtastung, wird der Kondensator C&sub1; entladen, und der Kondensator C'&sub1; wird dadurch geladen, daß eine Einheitsladung von der Bezugsspannungsquelle abgezogen wird. Während der zweiten Halbperiode des -1 Abtastwertes wird der Kondensator C&sub1; dadurch entladen, daß eine Einheitsladung von der Bezugsspannungsquelle abgezogen wird und die Ladung in den negativen Eingangsanschluß des Operationsverstärkers eingeführt wird, und der Kondensator C'&sub1; wird dadurch entladen, indem eine Einheitsladung vom positiven Eingangsanschluß des Operationsverstärkers 100 abgezogen wird.
Während der Periode eines Modulatorabtastwertes 0 behält jeder der Kondensatoren C&sub1; und C'&sub1; seinen letzten Zustand bei.
Es gibt eine Möglichkeit, daß die Abtastperiode für ein +1 Ausgangssignal vom Delta-Sigma-Modulator 2 von der Abtastperiode für ein -1 Ausgangssignal des Modulators differiert, obwohl das Tastverhältnis des 256 fs Taktes konstant auf einem Wert von 50 % gehalten wird. Eine in Fig. 5 gezeigte Ausführungsform soll dieses Problem der Veränderbarkeit überwinden.
In Fig. 5 ist der D/A-Wandler ähnlich zu der Ausführungsform der Fig. 4 mit der Ausnahme, daß er Schalter S2&sub1;, S2&sub2; und S2&sub3; für den positiven Eingang des Operationsverstärkers 100 und einen entsprechenden Satz von Schaltern S2'&sub1;, S2'&sub2; und S2'&sub3; aufweist. Zusätzlich sind UND-Gatter 30 und 31 enthalten, die mit dem Dekodierer 12 verbunden sind, um auf die +1 bzw. -1 Ausgangssignale zu reagieren. Ein NOR-Gatter 32 ist ebenfalls mit dem Dekodierer 12 verbunden, um ein Ausgangssignal mit logischer 1, das einem Modulatorausgangssignal 0 entspricht, an ein UND-Gatter 33 abzugeben. Die UND-Gatter 30, 31 und 33 sind alle als Reaktion auf das φ&sub2; Ausgangssignal der Abtastratentaktquelle freigegeben.
Das Ausgangssignal des UND-Gatters 30 wird verwendet, um die Schalter S2&sub2; und S2'&sub2; zu steuern, um den Kondensator C&sub1; mit den negativen bzw. positiven Eingängen des Operationsverstärkers 100 während der zweiten Hälfte jeder Abtastperiode für ein Modulatorausgangssignal +1 zu verbinden, während das Ausgangssignal des UND-Gatters 31 die Schalter S2&sub3; und S2'&sub3; zum Verbinden des Kondensators C'&sub1; mit den positiven und negativen Eingängen des Operationsverstärkers 100 während der zweiten Hälfte jeder Abtastperiode für ein Modulatorausgangssignal -1 steuert. Der Ausgang des UND-Gatters 33 ist über ein ODER-Gatter 34 mit den Schaltern S2&sub1; und S2'&sub1; verbunden, um die Kondensatoren C&sub1; und C'&sub1; während der zweiten Hälfte jeder Abtastperiode für ein Modulatorausgangssignal 0 zu verbinden. Die Schalter S2&sub1; und S2'&sub1; reagieren auch auf das φ&sub1; Ausgangssignal der Abtastratentaktquelle 20, um die Kondensatoren C&sub1; und C'&sub1; während der ersten Hälfte der Abtastperiode zu erden.
Die Betriebsweise des D/A-Wandlers von Fig. 5 wird am besten unter Bezugnahme auf die Fig. 6A und 6B verstanden werden. Wie bei den Ausführungsformen von Fig. 4 reagieren die Schalter S1 und S1' auf die wahren und komplementären Ausgangssignale des D-Flip-Flops 17. Während der ersten Hälfte jeder Abtastperiode befinden sich die Schalter S2 und S2' in der Mittelposition (entsprechend zu Schalter S2&sub1; und S2'&sub1; von Fig. 5), und zwar unabhängig vom Pegel des Modulatorausgangsabtastwertes.
Für einen Modulatorausgangsabtastwert +1 während dessen erster Halbperiode wird den Kondensator C&sub1; dadurch geladen, daß er eine Einheitsladung von der Bezugsspannungsquelle VREF abzieht, und der Kondensator C'&sub1; wird zu Erde entladen, wie dies in Teil (a) von Fig. 6A gezeigt ist, während die Kondensatoren C&sub2; und C'&sub2; entladen werden. Während der zweiten Halbperiode der Abtastung wird der Kondensator C&sub1; dadurch entladen, daß er eine Einheitsladung vom negativen Eingang des Operationsverstärkers 100 abzieht, und der Kondensator C'&sub1; wird dadurch geladen, daß er eine Einheitsladung in den positiven Eingang des Operationsverstärkers eingibt, wie dies in Teil (b) von Fig. 6A gezeigt ist, während die Kondensatoren C&sub2; und C'&sub2; geladen werden.
Für einen Modulatorausgangsabtastwert -1 wird während der ersten Halbperiode der Kondensator C&sub1; entladen und der Kondensator C'&sub1; wird dadurch geladen, daß er eine Einheitsladung von der Bezugsspannungsquelle VREF abzieht, wie dies in Teil(c) von Fig. 6A gezeigt ist, während die Kondensatoren C&sub2; und C'&sub2; entladen werden. Während der zweiten Halbperiode der Abtastung wird der Kondensator C&sub1; dadurch geladen, daß er eine Einheitsladung in den positiven Eingang des Operationsverstärkers 100 eingibt, und der Kondensator C'&sub1; wird dadurch entladen, daß er eine Einheitsladung vom negativen Eingang des Operationsverstärkers abzieht, wie dies in Teil (d) von Fig. 6A gezeigt ist, während die Kondensatoren C&sub2; und C'&sub2; geladen werden.
Als Reaktion auf einen Modulatorausgangsabtastwert 0, der einem vorherigen Abtastwert +1 folgt, wird der Kondensator C&sub1; kontinuierlich während der ersten Halbperiode des Abtastwertes 0 entladen, und der Kondensator C'&sub1; wird kontinuierlich geladen, indem eine Einheitsladung von der Bezugsspannungsquelle abgezogen wird, wie dies in Teil (a) von Fig. 6B gezeigt ist, während die Kondensatoren C&sub2; und C'&sub2; entladen werden. Dieselben Bedingungen bleiben während der zweiten Halbperiode des Abtastwertes 0 erhalten, wie dies in Teil (b) von Fig. 6B gezeigt ist, während die Kondensatoren C&sub2; und C'&sub2; geladen werden.
Als Reaktion auf einen Modulatorausgangsabtastwert 0, der einem vorhergehenden Abtastwert -1 folgt, wird der Kondensator C&sub1; kontinuierlich geladen, indem er eine Einheitsladung von der Bezugsspannungsquelle abzieht, und der Kondensator C'&sub1; wird kontinuierlich während der ersten Halbperiode des Abtastwertes 0 entladen, wie dies in Teil(c) von Fig. 6B gezeigt ist, während die Kondensatoren C&sub2; und C'&sub2; entladen werden. Dieselbe Bedingung bleibt während der zweiten Halbperiode des Abtastwertes 0 bestehen, wie dies in Teil (d) von Fig. 6B gezeigt ist, während die Kondensatoren C&sub2; und C'&sub2; geladen werden. Auf diese Weise werden die Kondensatoren C&sub1; und C'&sub1; abwechselnd mit den Eingängen des Operationsverstärkers 100 während der Phase φ&sub2; als Reaktion auf Modulatorausgangsabtastwerte +1 und -1 verbunden, so daß mögliche Änderungen der Ladungen, die in den Operationsverstärker eingebracht werden, sich aufheben.

Claims

1. Digital-Analog-Wandler mit Überabtastung, der aufweist:

Überabtastmittel (1) zum Überabtasten eines Digitalsignals zum Erzeugen eines überabgetasteten Digitalsignals;

Delta-Sigma-Modulatormittel (2) zum Quantisieren des überabgetasteten Digitalsignals in eines von diskreten Werten von +1, 0 und -1;

einen Operationsverstärker (22);

eine Kondensator (C&sub1;); und

eine Bezugsspannungsquelle (23);

dadurch gekennzeichnet, daß der Wandler weiter aufweist:

einen verlustbehafteten Integrator (C&sub2;, C&sub3;) der zwischen dem Eingangs- und Ausgangsanschluß des Operationsverstärkers verbunden ist; und

logische Schaltmittel (11), die mit den Delta-Sigma- Modulatormitteln (2) und dem Kondensator (C&sub1;) zum Laden des Kondensators durch Ziehen einer Einheitsladung von der Bezugsspannungsquelle während einer ersten Hälfte der Abtastperiode des diskreten +1 Werts und zum Entladen des Kondensators (C&sub1;) durch Einbringen einer Einheitsladung in den Eingangsanschluß des Operationsverstärkers (22) während einer zweiten Hälfte der Abtastperiode des diskreten +1 Wertes, zum Entladen des Kondensators (C&sub1;) während der ersten Hälfte der Abtastperiode des diskreten -1 Wertes und zum Laden des Kondensators (C&sub1;) durch Abziehen einer Einheitsladung vom Eingangsanschluß des Operationsverstärkers (22) während einer zweiten Hälfte der Abtastperiode des diskreten Wertes -1 und zum Bewirken verbunden ist, daß der Kondensator (C&sub1;) den letzten Zustand während der Abtastperiode des diskreten Wertes 0 beibehält.

2. Digital-Analog-Wandler mit Überabtastung nach Anspruch 1, bei dem der verlustbehaftete Integrator eine geschaltete Kondensatorschaltung (C&sub2;, C&sub3;) zum Entladen des Kondensators derselben während der ersten Hälfte der Abtastperiode des diskreten Wertes +1, -1 oder 0 und zum Laden des Kondensators desselben während der zweiten Hälfte des Abtastperiode des diskreten Wertes von entweder +1, -1 oder 0 aufweist.

3. Digital-Analog Wandler mit Überabtastung nach Anspruch 1, bei dem die logischen Schaltmittel (11) aufweisen:

Pulserzeugungsmittel (20) zum Erzeugen einer ersten Pulsreihe mit einer Reihe von Pulsen mit 50% Tastverhältnis bei der Überabtastrate und einer zweiten Pulsreihe mit einer Reihe von Pulsen mit 50% Tastverhältnis bei der Überabtastrate, wobei die Pulse der zweiten Pulsreihe komplementär zu denen der ersten Pulsreihe auftreten;

Gattermittel (18) zum Auswählen eines der Pulse der ersten Pulsreihe als Reaktion auf den diskreten Wert +1 und zum Auswählen eines der Pulse der zweiten Pulsreihe als Reaktion auf den diskreten Wert -1;

bistabile Mittel (17) zum Erzeugen eines Ausgangssignals bei einem der ersten und zweiten diskreten Werte in Abhängigkeit vom binären Pegel eines Ausgangssignals von den Gattermitteln;

einen ersten Schalter (S1&sub1;, S1&sub2;) zum Verbinden eines Endes des Kondensators mit der Bezugsspannungsquelle als Reaktion auf den ersten diskreten Wert des Ausgangssignals der bistabilen Mittel und zum Verbinden des einen Endes des Kondensators mit Erde als Reaktion auf den zweiten diskreten Wert des Ausgangssignals der bistabilen Mittel; und

einen zweiten Schalter (S2&sub1;, S2&sub2;) zum Verbinden des anderen Endes des Kondensators mit Erde als Reaktion auf die erste Pulsreihe und zum Verbinden des anderen Endes des Kondensators mit dem Eingangsanschluß des Operationsverstärkers als Reaktion auf die zweite Pulsreihe.

4. Digital-Analog-Wandler mit Überabtastung, der aufweist:

Delta-Sigma-Modulatormittel (2) zum Quantisieren des überabgetasteten Digitalsignals in einen von diskreten Werten +1, 0 und -1;

erste (C&sub1;) und zweite (C'&sub1;) Kondensatoren; und

eine Bezugsspannungsquelle;

dadurch gekennzeichnet, daß der Wandler weiter aufweist:

einen abgeglichenen Operationsverstärker (100) mit ersten und zweiten Eingangsanschlüssen und ersten und zweiten Ausgangsanschlüssen;

einen ersten verlustbehafteten Integrator (C&sub2;,C&sub3;) der zwischen dem ersten Eingangsanschluß und dem ersten Ausgangsanschluß des abgeglichenen Operationsverstärkers (100) verbunden ist, und einen zweiten verlustbehafteten Integrator (C'&sub2;,C'&sub3;), der zwischen dem zweiten Eingangsanschluß und dem zweiten Ausgangsanschluß des abgeglichenen Operationsverstärkers (100) verbunden ist; und

logische Schaltmittel (11), die mit den Delta-Sigma- Modulatormitteln und den ersten und zweiten Kondensatoren verbunden sind, um (a) den ersten Kondensator (C&sub1;) durch Abziehen einer Einheitsladung von der Bezugsspannungsquelle während der ersten Hälfte der Abtastperiode des diskreten Wertes +1 zu laden und den ersten Kondensator während der zweiten Hälfte der Abtastperiode des diskreten Wertes +1 zu entladen; (b) den ersten Kondensator (C&sub1;) während der ersten Hälfte der Abtastperiode des diskreten Wertes -1 zu entladen und den ersten Kondensator während der zweiten Hälfte der Abtastperiode des diskreten Wertes -1 zu laden; (c) den zweiten Kondensator (C'&sub1;) während der ersten Hälfte der Abtastperiode des diskreten Wertes +1 zu entladen und den zweiten Kondensator durch Abziehen einer Einheitsladung von der Bezugsspannungsquelle und durch Einbringen der Ladung in den zweiten Eingangsanschluß des Operationsverstärkers während der zweiten Hälfte der Abtastperiode des diskreten Wertes +1 zu laden; (d) den zweiten Kondensator (C'&sub1;) durch Abziehen einer Einheitsladung von der Bezugsspannungsquelle während der ersten Hälfte der Abtastperiode des diskreten Wertes -1 zu laden und den zweiten Kondensator während der zweiten Hälfte der Abtastperiode des diskreten Wertes -1 zu entladen; und (e) zu bewirken, daß sowohl der erste als auch der zweite Kondensator seinen letzten Zustand während der Abtastperiode des diskreten Wertes 0 beibehält.

5. Digital-Analog-Wandler mit Überabtastung nach Anspruch 4, bei dem die logischen Schaltmittel

den ersten Kondensator (C&sub1;) während der zweiten Hälfte der Abtastperiode des diskreten Wertes +1 durch Abziehen einer Einheitsladung vom Eingang vom ersten Eingangsanschluß des Operationsverstärkers (100) entladen;

den ersten Kondensator während der zweiten Hälfte der Abtastperiode des diskreten Wertes -1 durch Abziehen einer Einheitsladung von der Bezugsspannungsquelle und durch Einbringen der Ladung in den ersten Eingangsanschluß des Operationsverstärkers (100) entladen; und

den zweiten Kondensator (C'&sub1;) während der zweiten Hälfte der Abtastperiode des diskreten Wertes -1 durch Abziehen einer Einheitsladung von dem zweiten Eingangsanschluß des Operationsverstärkers (100) entladen.

6. Digital-Analog-Wandler mit Überabtastung nach Anspruch 4 oder 5, bei dem die logischen Schaltmittel (11) aufweisen:

Pulserzeugungsmittel (20) zum Erzeugen einer ersten Pulsreihe mit einer Reihe von Pulsen mit 50% Tastverhältnis bei der Überabtastrate und einer zweiten Pulsreihe mit einer Reihe von Pulsen mit 50% Tastverhältnis bei der Überabtastrate, wobei die Pulse der zweiten Pulsreihe komplementär zu denjenigen der ersten Pulsreihe auftreten;

Gattermittel (18) zum Auswählen eines der Pulse von der ersten Pulsreihe als Reaktion auf den diskreten Wert +1 und zum Auswählen eines der Pulse der zweiten Pulsreihe als Reaktion auf den diskreten Wert -1; und

bistabile Mittel (17) zum Erzeugen eines Ausgangssignals mit entweder dem ersten oder zweiten diskreten Wert in Abhängigkeit vom binären Pegel des Ausgangssignals von den Gattermitteln;

erste Schaltermittel (S1&sub1;,S1&sub2;) zum Verbinden eines Endes des ersten Kondensators (C&sub1;) mit der Bezugsspannungsquelle als Reaktion auf den ersten diskreten Wert des Ausgangssignals des bistabilen Mittels (17) und zum Verbinden des einen Endes des ersten Kondensators (C&sub1;) mit Erde als Reaktion auf den zweiten diskreten Wert des Ausgangssignals des bistabilen Mittels (17);

zweite Schaltermittel (S2&sub1;, S2&sub2;) zum Verbinden des anderen Endes des ersten Kondensators (C&sub1;) mit Erde als Reaktion auf die erste Pulsreihe und zum Verbinden des anderen Endes ersten Kondensators mit dem ersten Eingangsanschluß des abgeglichenen Operationsverstärkers (100) als Reaktion auf die zweite Pulsreihe;

dritte Schaltermittel (S1'&sub1;,S1'&sub2;) zum Verbinden eines Endes des zweiten Kondensators (C'&sub1;) mit Erde als Reaktion auf den diskreten Wert des Ausgangssignals der bistabilen Mittel und zum Verbinden des einen Endes des zweiten Kondensators mit der Bezugsspannungsquelle als Reaktion auf den zweiten diskreten Wert des Ausgangssignals der bistabilen Mittel; und

vierte Schaltermittel (S2'&sub1;,S2'&sub2;) zum Verbinden des anderen Endes des zweiten Kondensators mit Erde als Reaktion auf die erste Pulssequenz und zum Verbinden des anderen Endes des zweiten Kondensators mit dem zweiten Eingangsanschluß des abgeglichenen Operationsverstärkers (100) als Reaktion auf die zweite Pulsreihe.

7. Digital-Analog-Wandler mit Überabtastung nach Anspruch 4, bei dem die logischen Schaltmittel

den ersten Kondensator (C&sub1;) während der zweiten Hälfte der Abtastperiode des diskreten Wertes +1 entladen, indem eine Einheitsladung in den ersten Eingangsanschluß des Operationsverstärkers (100) eingegeben wird;

den ersten Kondensator (C&sub1;) während der zweiten Hälfte der Abtastperiode des diskreten Wertes -1 entladen, indem eine Einheitsladung von der Bezugsspannungsquelle abgezogen wird und die Ladung in den zweiten Eingangsanschluß des Operationsverstärkers (100) eingegeben wird; und

den zweiten Kondensator (C'&sub1;) während der zweiten Hälfte der Abtastperiode des diskreten Wertes -1 entladen, indem eine Einheitsladung von dem ersten Eingangsanschluß des Operationsverstärkers (100) abgezogen wird.

8. Digital-Analog-Wandler mit Überabtastung nach einem der Ansprüche 4 bis 7, bei dem jeder der ersten und zweiten verlustbehafteten Integratoren eine Schaltung mit geschaltetem Kondensator zum Entladen des Kondensators derselben während der ersten Hälfte der Abtastperiode eines der diskreten Werte +1, -1 oder 0 und zum Laden des Kondensators während der zweiten Hälfte der Abtastperiode eines der diskreten Werte +1, -1 oder 0 aufweist.