DE3788270T2

DE3788270T2 - Analog-Digital-Wandler.

Info

Publication number: DE3788270T2
Application number: DE3788270T
Authority: DE
Inventors: John Barry Hughes
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1986-12-23
Filing date: 1987-12-17
Publication date: 1994-05-19
Anticipated expiration: 2007-12-18
Also published as: US4849759A; JP2612014B2; EP0272756A2; DE3788270D1; JPH01175322A; EP0272756B1; GB8630816D0; EP0272756A3; GB2199710A

Description

Die Erfindung betrifft einen Analog-Digital-Umsetzer (AD-Umsetzer) mit einer ersten AD-Umsetzerstufe, die einen Eingang für den Empfang eines ersten Analogsignals, Mittel zur Erzeugung eines oder mehrerer Referenzpegel(s) und einen zu jedem Referenzpegel gehörenden Komparator umfaßt, wobei jeder Komparator das genannte erste Analogsignal mit seinem zugehörigen Referenzpegel vergleicht, die genannte erste AD-Umsetzerstufe außerdem einen Digital-Analog-Umsetzer zum Erzeugen eines dem digitalen Ausgangssignal der ersten AD-Umsetzerstufe entsprechenden zweiten Analogsignals enthält, Mittel zum Bilden eines dritten Analogsignals durch Subtrahieren des genannten zweiten Analogsignals vom ersten Analogsignal, Mittel zum Anlegen des dritten Analogsignals an einen Eingang einer weiteren AD-Umsetzerstufe und Mittel zum Kombinieren der digitalen Ausgangssignale der ersten und der weiteren AD-Umsetzerstufe(n), um das digitale Ausgangssignal des Umsetzers zu bilden.
Ein solcher Umsetzer ist in der US-Patentschrift Nr. 4099173 offengelegt, die einen 2-Stufen- oder "Half-Flash"-AD-Umsetzer mit zwei getrennten AD- Umsetzerstufen, die jeweils 7 Referenzpegel und sieben Komparatoren enthalten, beschreibt.
"Half-Flash"-AD-Umsetzer gehören zu der größeren Familie der mehrstufigen "Flash"-Umsetzer. Im Betrieb erzeugt jede AD-Umsetzerstufe eine Bitgruppe für das letztendliche Ausgangssignal, die von dem höchstwertigen Bit (most significant bit, MSB) bis zum niedrigstwertigen Bit (least significant bit, LSB) reicht, und subtrahiert den Analogwert dieser Bitgruppe vom Eingangswert, um ein Restsignal zu erzeugen, das das Eingangsignal für die nächste Stufe bildet.
Ein bekanntes Problem bei AD-Umsetzern besteht darin, daß innerhalb der Komparatoren, in den Referenznetzwerken, im Eingangssignal selbst oder anderweitig Gleichspannungs-Versatz-Signale (DC-Offset-Signale) entstehen können. Diese Versatzfehler reduzieren die Genauigkeit der Umsetzung, so daß eine Art Versatzkompensation wünschenswert ist. Bei "Subranging"-Umsetzern kann sich das Versatzproblem besonders zuspitzen, weil die Versatzfehler bei der Bildung des Restsignals in der nächsten Stufe vergrößerte Proportionen annehmen können.
Die AD-Umsetzer können manuell abgeglichen werden; dies ist nicht nur mühevoll, sondern kann außerdem weder den Versatz im Eingangssignal noch - und das ist noch wichtiger - Änderungen aufgrund von Alterung nach dem Abgleichen oder im Betrieb infolge von beispielsweise Temperaturänderungen kompensieren.
Die automatische Versatzkompensation in einem "Half-Flash"-AD-Umsetzer ist zum Beispiel aus der US-Patentschrift 4410876 bekannt, in der ein genaues Referenzsignal periodisch anstelle des echten Eingangssignals verwendet, umgesetzt und als ein Fehlersignal gespeichert wird, das am Eingang für die nächsten Abtastwerte addiert werden muß. Die obengenannte Spezifikation bezieht sich vor allem auf einen AD-Umsetzer für Videosignale, und für die Kalibrierung werden die natürlich auftretenden Austastperioden benutzt. Bei allgemeineren Anwendungen kann die für die zusätzliche Umsetzung erforderliche Zeit jedoch unakzeptabel sein.
Bei vielen Anwendungen wird das Signal bekanntermaßen um einen festen Pegel, z. B. um Masse, symmetrisch abgeglichen. Das Signal hat also mit anderen Worten einen festen Mittelwert. Zu den bekannten Beispielen für symmetrisch abgeglichene Signale zählen die Zeilencodes für die digitale Datenübertragung wie Alternate Mark Inversion (AMI) und WAL2-Codes.
Die US-Patentschrift Nr. 4380005 beschreibt einen AD-Umsetzer, der den konstanten Mittelpegel eines symmetrischen Eingangssignals benutzt, um eine kontinuierliche Versatzkompensation durchzuführen. Vom Vorzeichen-Bit des digitalen Ausgangssignals wird ein Rückkopplungssignal herausgenommen, durch einen Tiefpaßfilter geleitet und vom Eingangssignal subtrahiert. Der in der US-Patentschrift 4380005 beschriebene AD-Umsetzer ist jedoch von einem anderen Typ als der in dieser Patentanmeldung beschriebene, und das Problem des vergrößerten Versatzes im Restsignal ist beim beschriebenen AD-Umsetzer nicht vorhanden.
Die vorliegende Erfindung hat zur Aufgabe, einen AD-Umsetzer mit automatischer Versatzkompensation zu schaffen, der wenigstens einige der Nachteile von existierenden Systemen mildert.
Die Erfindung schafft einen AD-Umsetzer wie im einleitenden Absatz beschrieben, der dadurch gekennzeichnet ist, daß die erste AD-Umsetzerstufe weiterhin Mittel zum Erzeugen eines ersten Kompensationssignals durch Bildung eines Zeitmittelwertes des Ausgangssignals eines der Komparatoren der ersten AD- Umsetzerstufe enthält, Mittel zum Subtrahieren des genannten ersten Kompensationssignals von dem ersten Analogsignal vor der Einspeisung in die genannten Komparatoren, Mittel zum Addieren eines zweiten Kompensationssignals zu dem dritten Analogsignal vor der Zuführung zum Eingang der weiteren AD- Umsetzerstufe und Mittel zum Erzeugen des zweiten Kompensationssignals, wobei die Mittel zum Erzeugen des zweiten Kompensationssignals einen zusätzlichen Komparator umfassen, der die gleiche Form hat wie der (die) Komparator(en) der ersten AD- Umsetzerstufe, der einen mit Hilfe eines negativen Rückkopplungspfades mit seinem invertierenden Eingang verbundenen Ausgang hat und dessen nicht-invertierender Eingang mit einem Referenzpegel verbunden ist, der nominell gleich dem Referenzpegel ist, der zu dem Komparator gehört, dessen Ausgangssignal zeitlich gemittelt wird, um das erste Kompensationssignal zu bilden.
Durch Erzeugen und Einspeisen eines ersten Kompensationssignals, wie oben beschrieben, werden die Versätze in der ersten AD-Umsetzung kompensiert, aber im Restsignal (im dritten Analogsignal) tritt ein Versatzfehler auf. Dieser letztgenannte Versatzfehler enthält nachweislich hauptsächlich die durch die Komparatoren des AD- Umsetzers eingeführten Versätze und wird durch die Verwendung eines zusätzlichen Komparators und der zugehörigen Rückkopplungsschleife kompensiert.
Eine effiziente Versatzkompensation verbessert nicht nur die Genauigkeit, sondern kann den Entwerfer auch vieler Zwänge entheben, zum Beispiel in Hinblick auf die Wahl der Technologie, die Produktionsstreuung, das Timing usw. Die negative Rückkopplungsschleife kann ein Tiefpaßfilter enthalten, das zwischen den Ausgang eines zusätzlichen Komparators und seinen invertierenden Eingang geschaltet ist. Hierdurch ist die Verwendung von verriegelten Ausgangskomparatoren möglich.
Bei dem Referenzpegel oder den Referenzpegeln kann es sich um Spannungen handeln, die durch Abgriffe in der mit mindestens einem primären Referenzpegel verbundenen Widerstandskette erzeugt werden.
Die Ausgangspegel des Digital-Analog-Umsetzers (DA-Umsetzer) können von dem gleichen Referenzpegel oder den gleichen Referenzpegeln abgeleitet werden wie die Referenzpegel der ersten AD-Umsetzerstufe. Der DA-Umsetzer kann einen oder mehrere Schalter enthalten, wobei ein Schalter mit jedem Referenzpegel der ersten AD- Umsetzerstufe verbunden ist, sowie Mittel zur selektiven Betätigung eines der genannten Schalter als Reaktion auf die Ausgangssignale der Komparatoren der ersten AD- Umsetzerstufe. Dies ermöglicht eine einfache Implementierung, zum Beispiel auf einer integrierten Schaltung, und auch das Risiko von Fehlern aufgrund einer Fehlanpassung zwischen verschiedenen Gruppen von Referenzpegeln wird ausgeschlossen.
Jede AD-Umsetzerstufe kann weiterhin Mittel zur Verstärkung des dritten Analogsignals um 2m enthalten, mit m gleich der Anzahl Bits im Ausgangssignal der ersten AD-Umsetzerstufe zum Erzeugen des Eingangssignals für die weitere AD- Umsetzerstufe, wobei die genannte weitere AD-Umsetzerstufe funktioniert, indem sie das verstärkte dritte Analogsignal mit dem gleichen Referenzpegel oder den gleichen Referenzpegeln vergleicht wie die erste AD-Umsetzerstufe.
Die weitere(n) AD-Umsetzerstufe(n) kann (können) ein Multiplex-Mittel enthalten, um die Verwendung der gleichen Referenzpegel und/oder Komparatoren wie die erste AD-Umsetzerstufe zu ermöglichen. Eine derartige serielle Struktur erfordert weniger Bauelemente als eine äquivalente parallele Struktur, eignet sich jedoch nicht für den Pipeline-Betrieb, der an späterer Stelle beschrieben wird. Ein AD-Umsetzer mit mehr als zwei AD-Umsetzerstufen kann ein Mittel zum Erzeugen des ersten und/oder des zweiten Kompensationssignals unabhängig von jeder AD-Umsetzerstufe enthalten.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Fig. 1a ein Blockschaltbild einer ersten bekannten Struktur für einen parallelen (m+n)-Bit-"Half-Flash"-AD-Umsetzer;
Fig. 1b ein Blockschaltbild einer zweiten bekannten Struktur für einen parallelen (m+n)-Bit-"Half-Flash"-AD-Umsetzer;
Fig. 1c ein Zeitdiagramm für die AD-Umsetzer aus Fig. 1a und Fig. 1b;
Fig. 2a ein Blockschaltbild einer bekannten Struktur für einen seriellen (m+n)-Bit-"Half-Flash"-AD-Umsetzer;
Fig. 2b ein Zeitdiagramm für den AD-Umsetzer aus Fig. 2a;
Fig. 3 ein Blockschaltbild einer bekannten Struktur für einen n-stufigen seriellen "Subranging"-AD-Umsetzer;
Fig. 4a ein schematisches Blockschaltbild eines erfindungsgemäßen parallelen 10-Bit-"Half-Flash"-AD-Umsetzers;
Fig. 5 die Erzeugung der Versatzkompensationssignale im AD-Umsetzer aus Fig. 4a;
Fig. 6a ein schematisches Blockschaltbild eines erfindungsgemäßen seriellen 10-Bit-"Half-Flash"-AD-Umsetzers und
Fig. 6b bestimmte Signalformen, die im AD-Umsetzer aus Fig. 6a während des Betriebs auftreten.
In Fig. 1a ist ein analoger Eingangsanschluß 1 mit dem Eingang eines ersten m-Bit-"Flash"-AD-Umsetzers oder MSB-Umsetzers 2 sowie mit einem ersten Eingang (+) eines Subtraktors 3 verbunden. Der Ausgang 4 des MSB-Umsetzers 2 ist mit dem Eingang eines m-Bit-DA-Umsetzers 5 verbunden. Der Ausgang 6 des DA-Umsetzers 5 ist mit einem zweiten Eingang (-) des Subtraktors 3 verbunden. Der Ausgang 7 des Subtraktors 3 ist mit dem Eingang eines zweiten "Flash"-AD-Umsetzers oder LSB- Umsetzers 8 verbunden, dessen n-Bit-Ausgang 9 zusammen mit dem m-Bit-Ausgang 4 des MSB-Umsetzers 2 den (m+n)-Bit-Ausgang 10 bildet. Der MSB-Umsetzer 2 hat zwei Referenzanschlüsse 11a, 11b und der LSB-Umsetzer 8 zwei Referenzanschlüsse 12a und 12b.
Die in Fig. 1b dargestellte Schaltung ähnelt der aus Fig. 1a, jedoch ist der Ausgang 7 des Subtraktors 3 nicht mit dem Eingang des LSB-Umsetzers 8 verbunden, sondern mit dem Eingang eines Frequenzteilers 13 mit einer Verstärkung von 2m. Der Ausgang 14 des Frequenzteilers 13 ist mit dem Eingang des LSB-Umsetzers 8 verbunden.
Im Betrieb wird bei beiden Schaltungen das analoge Eingangssignal VIN an den Eingangsanschluß 1 und damit an den Eingang des MSB-Umsetzers 2 angelegt, der an seinem Ausgang 4 die m höchstwertigen Bits (MSB) des digitalen Ausgangssignals erzeugt.
Der DA-Umsetzer 5 erzeugt an seinem Ausgang 6 eine analoge Darstellung VDAC des MSB, die im Subtraktor 3 von VIN subtrahiert wird, um ein Restsignal VIN - VDAC an seinem Ausgang 7 zu erzeugen. Dieses Restsignal wird entweder direkt (Fig. 1a) oder über den Frequenzteiler 13 (Fig. 1b) als VLSB an den Eingang des LSB-Umsetzers 8 angelegt. Auf diese Weise werden die n niedrigstwertigen Bits (LSB) des digitalen Ausgangswortes am LSB-Umsetzer-Ausgang 9 erzeugt, und das volle (m+n)-Bit-Ausgangswort steht am Ausgang 10 zur Verfügung.
Jeder Umsetzer 2,8 wird mit einem Paar Referenzpegeln über die Referenzeingänge 11a, 11b, 12a, 12b versorgt, die den Bereich der umzusetzenden Analogwerte definieren.
Jedes Referenzpegel-Paar kann zum Beispiel, je nach den Anforderungen der jeweiligen Implementierung, aus einem Paar Referenzspannungen oder -strömen oder einer Kombination aus beiden bestehen.
In Fig. 1a ist der Bereich des Restsignals VLSB 2m mal kleiner als der Bereich von VIN, so daß die an die Referenzeingänge 12a und 12b des Umsetzers 8 angelegten Referenzpegel einen Bereich definieren müssen, der 2m mal kleiner ist als der durch die Referenzpegel an den Eingängen 11a und 11b des Umsetzers 2 definierte Bereich.
In Fig. 1b verstärkt der Frequenzteiler 13 den Rest so, daß VLSB = 2m · (VIN-VDAC) und ermöglicht damit, daß die gleichen Referenzpegel an die beiden )Umsetzer 2 und 8 angelegt werden können. In beiden Fällen kann es praktisch sein, einen Pegelverschieber in den Frequenzteiler 13 oder den Subtraktor 3 einzubauen, um die gewählten Referenzpegel anzupassen.
Das in Fig. 1c abgebildete Zeitdiagramm zeigt, wie die parallelen Strukturen der Schaltungen aus den Fig. 1a und 1b mit Hilfe des sogenannten "Pipelining"- Verfahrens eine Abtastrate ermöglichen, die ebenso hoch ist wie die eines "Full-Flash"- Umsetzers. Die aufeinanderfolgenden Abtastperioden sind mit T, T+1, T+2 usw. bezeichnet. Die beiden oberen Zeilen des Diagramms zeigen, daß die MSB-Umsetzung jeweils erfolgt, sobald der Abtastwert eintrifft. Statt vor der Erfassung eines neuen Abtastwertes zu warten, bis die LSB-Umsetzung beendet ist, erzeugt und speichert die ()Schaltung das Restsignal; VLSB wird erzeugt und gespeichert und das MSB für den Abtastwert T wird gespeichert. Der MSB-Umsetzer 2 erzeugt bereits das MSB für den Abtastwert T+1, während der LSB-Umsetzer 8 das LSB für den Abtastwert T findet, um die Umsetzung zu beenden.
Auf diese Weise entspricht die Durchsatzrate im wesentlichen der eines "Full- Flash"-Umsetzers, obwohl für die Umsetzung jedes Abtastwertes zwei Abtastperioden erforderlich sind. Die Umsetzer aus den Fig. 1a und 1b haben eine sogenannte parallele Struktur, da für jede Umsetzungsstufe ein physikalisch getrennter "Flash"-AD- Umsetzer vorgesehen ist.
Fig. 2a zeigt einen "Half-Flash"-AD-Umsetzer mit serieller Struktur, dessen Eingangsanschluß 1 mit einem ersten Kontaktanschluß 211 eines Umschalters 21 und mit einem ersten (+) Eingang des Subtraktors 3 verbunden ist. Der Polanschluß 22 des Umschalters 21 ist mit dem Eingang eines m-Bit-"Flash"-AD-Umsetzers 2 verbunden, dessen m-Bit-Ausgang 4 mit den Eingängen der selbsthaltenden Schalter (Latches) 26 und mit dem Eingang eines DA-Umsetzers 5 verbunden ist. Der Ausgang 6 des DA- Umsetzers 5 ist mit einem zweiten (-) Eingang des Subtraktors 3 verbunden, dessen Ausgang 7 mit dem Eingang eines Frequenzteilers 13 mit einer Verstärkung von gekoppelt ist. Der Ausgang 14 des Frequenzteilers 13 ist mit einem zweiten Kontaktanschluß 212 des Umschalters 21 verbunden. Die selbsthaltenden Schalter 26 haben 2m Ausgänge, die den 2m-Bit-Ausgang 20 bilden.
Die Funktionsweise ähnelt der Funktionsweise der in Fig. 1b dargestellten Schaltung, jedoch wird bei dieser seriellen Struktur der einzelne Umsetzer 2 veranlaßt, abwechselnd sowohl das MSB als auch das LSB zu erzeugen, indem der Schalter 21 jeweils auf die Position M bzw. L gestellt wird. Die selbsthaltenden Schalter 26 halten das MSB für jeden Abtastwert fest, bis das LSB bereit ist, und beide werden zusammen am 2m-Bit-Ausgang 20 ausgegeben.
Das Zeitdiagramm aus Fig. 2b stellt dar, daß das Pipelining bei seriellen "Half-Flash"-AD-Umsetzern nicht möglich ist, weil der einzige AD-Umsetzer 2 abwechselnd für die MSB- und die LSB-Umsetzung sorgen muß und daher langsamer arbeitet als dies bei der Pipeline-Architektur aus Fig. 1c der Fall ist.
Obwohl die AD-Umsetzer, die im folgenden als besondere Ausführungsformen der Erfindung beschrieben werden, der Einfachheit halber "Half-Flash"- oder 2-stufige Strukturen aufweisen wie die in den Fig. 1 und 2 dargestellten Schaltungen, versteht sich, daß das Versatzkompensations-Schema der Erfindung sich gleichermaßen für die Verwendung in parallelen und seriellen "Subranging"-AD-Umsetzern mit 3 oder mehr Stufen eignet.
Derartige Strukturen sind in der Technik gut bekannt, aber ein 3-stufiger Umsetzer kann zum Beispiel eine oben in bezug auf Fig. 1b beschriebene Anordnung enthalten, in der der zweite AD-Umsetzer 8 selbst ein 2-stufiger AD-Umsetzer entsprechend der Beschreibung ist. In der Tat kann jeder allgemeine n-stufige Umsetzer auf diese Weise aufgebaut werden und hat vielleicht nxm Bits oder m&sub1; + m&sub2; + . . . mn Bits.
Im Extremfall kann ein n-Bit-AD-Umsetzer mit n 1-Bit-Stufen implementiert werden, wobei jedoch längere Umsetzungszeiten in Kauf genommen werden müssen.
Fig. 3 zeigt eine Modifikation der seriellen Struktur aus Fig. 2b, mit der mehr als 2 Umsetzungsstufen möglich sind. Statt den Eingangsanschluß 1 direkt mit dem ersten (+) Eingang des Subtraktors 3 zu verbinden, ist er mit einem ersten Kontaktanschluß 311 eines zweiten Umschalters 31 gekoppelt, wobei der Polanschluß 32 des Umschalters 31 mit dem ersten (+) Eingang des Subtraktors 3 verbunden ist. Ein zweiter Kontaktanschluß 312 des Schalters 31 ist mit dem Ausgang 14 des Frequenzteilers 13 verbunden. Die selbsthaltenden Schalter 26 sind durch die selbsthaltenden Schalter 36 ersetzt, an deren Ausgang 30 das nxm-Bit-Ausgangswort ansteht.
Der Schalter 31 macht es möglich, daß das Restsignal vom Analogeingang zur vorhergehenden Stufe abgeleitet wird, unabhängig davon, ob es sich um VIN bei der zweiten Umsetzungsstufe oder um VLSB bei allen folgenden Stufen handelt. Die selbsthaltenden Schalter 36 akkumulieren das volle nxm-Bit-Ausgangswort über die n Stufen der Umsetzung.
Derartige Umsetzer sind bekannt und die hier beschriebene Versatzkompensations-Technik kann auch auf diese Umsetzer angewendet werden. Wieder gibt es einen Extremfall, in dem m = 1 ist.
Fig. 4a zeigt ein schematisches Blockschaltbild eines erfindungsgemaßen parallelen 10-Bit-"Half-Flash"-AD-Umsetzers. Seine Grundstruktur ähnelt der der in Fig. 1b dargestellten Schaltung, wobei m = n = 5 ist. Eine Referenzkette enthält 32 Widerstände R1-R32 mit gleichem Wert, die zwischen den Referenzanschlüssen 11a und 11b in Reihe geschaltet sind. Die Abgriffe T1-T33 sind für die Verbindung mit dem Anschluß 11a, den 31 Punkten zwischen den Widerständen R1-R32 und dem Anschluß 11b vorgesehen. Ein MSB-Komparator-Array MC1-MC33 ist vorgesehen, wobei der invertierende Eingang (-) jedes Komparators MCk mit dem entsprechenden Abgriff Tk verbunden ist und wobei die komplementären Ausgänge Mk und mit den entsprechenden Eingängen eines MSB-Decoders 401 verbunden sind. Der Decoder 401 hat einen verriegelten Fünf-Bit-Ausgang, den MSB-Ausgang 4, weitere Ausgänge 409 und 410 und einen Takteingang 408, der mit dem Ausgang CKM der Steuerlogik 407 verbunden ist. Der analoge Eingangsanschluß 1 ist mit einem nicht-invertierenden Eingang (+) eines Eingangspuffers 402 mit verlustfreier Verstärkung verbunden, dessen Ausgang 403 mit den nicht-invertierenden Eingängen (+) der Komparatoren MC1- MC33 gekoppelt ist. Die Referenzkette R1-R32, die Komparatoren MC2-MC32 und der MSB-Decoder 401 entsprechen zusammen dem MSB-Umsetzer 2 aus Fig. 1b. Der Pufferausgang 403 ist auch mit einem ersten nicht-invertierenden Eingang (+) des Verstärkers 404 verbunden, dessen Verstärkung 2m, in diesem Beispiel zweiunddreißig, beträgt.
Ein Anschluß 405 ist mit einem invertierenden Eingang (-) des Puffers 402 verbunden und ein Anschluß 406 mit einem zweiten nicht-invertierenden Eingang (+) des Verstärkers 404. Diese Anschlüsse bilden einen Teil der Versatzkompensationsschleifen 510 bzw. 520, die der Übersichtlichkeit halber nicht in Fig. 4a dargestellt sind, sondern später in bezug auf Fig. 5 beschrieben werden.
Jeder der Abgriffe T1-T32 ist mit einem ersten Anschluß der entsprechenden Abgriff-Wahlschalter S1-S32 verbunden. Die Schalter S1-S32 können in Abhängigkeit von den Ausgängen der entsprechenden UND-Gatter A1-A32 einzeln betätigt werden. Jedes UND-Gatter Ak hat einen ersten Eingang, der mit dem Ausgang Mk des entsprechenden Komparators MCk verbunden ist, und einen zweiten Eingang, der mit dem Komplementärausgang des Komparators MC(k+1) verbunden ist. Der dritte Eingang ist bei allen UND-Gattern A1-A32 mit einem Ausgang TAPEN der Steuerlogik 407 verbunden. Die Referenzkette R1-R32, die Schalter S1-S32 und die UND-Gatter A1-A32 entsprechen zusammen dem DA-Umsetzer 5 aus Fig. 1b. Die zweiten Anschlüsse der Schalter S1-S32 sind zusammengefaßt, um den DA- Umsetzerausgang 6 zu bilden, der mit einem invertierenden Eingang (-) des Verstärkers 404 verbunden ist.
Der Ausgang 14 des Verstärkers 404 ist mit den nicht-invertierenden Eingängen (+) der LSB-Komparatoren LC2-LC32 verbunden. Die Komparatorausgänge L2-L32 und L2'-L32' sind mit den entsprechenden Eingängen eines LSB-Decoders 411 verbunden, der einen 5-Bit-LSB-Ausgang 9 und einen Takteingang 412 hat, die mit einem Ausgang CKL der Steuerlogik 407 gekoppelt sind. Ein invertierender Eingang (-) jedes Komparators LCk (k = 2, 3, . . . 32) ist mit dem entsprechenden Abgriff Tk der Referenzkette verbunden. Die LSB-Komparatoren LC2-LC32, der LSB-Decoder 411 und die Referenzkette entsprechen zusammen dem LSB-Umsetzer 8 aus Fig. 1b.
Ein Haupt-Takteingangsanschluß 413 ist mit einem Eingang der Steuerlogik 407 verbunden, die zusätzlich zu den bereits erwähnten Ausgängen CKM, CKL und TAPEN einen READY-Ausgang hat.
Im Betrieb wird ein Haupt-Taktsignal Φ an den Anschluß 413 angelegt, und die Steuerlogik 407 erzeugt Taktsignale an ihren Ausgängen CKM, CKL, TAPBN und READY, wie in den Signalform-Diagrammen von Fig. 4b dargestellt. Die Steuerlogik 407 kann auch alle anderen Taktsignale generieren, die durch die jeweilige für den AD- Umsetzer benutzte Schaltungstechnologie benötigt werden. Schaltungen mit geschaltetem Kondensator zum Beispiel erfordern mehrphasige und/oder komplementäre Taktsignale.
Eine Abtast-Halte-Schaltung (nicht abgebildet) wird verwendet, um aufeinanderfolgende Abtastwerte VIN(T), VIN(T+1) usw. eines unbekannten analogen Eingangssignals VIN(t) an den Eingangsanschluß 1 anzulegen. Es ist zu beachten, daß die Abtastung der Signale in dieser Schaltung nicht wesentlich ist für die Versatzkompensations-Technik der vorliegenden Erfindung, jedoch häufig ein Merkmal der in der Praxis verwendeten AD-Umsetzer ist, die benötigt werden, um sich schnell ändernde Eingangssignale umzusetzen.
Referenzspannungen Vref(+) und Vref(-), die um eine feste Referenzspannung, zum Beispiel Null Volt, nominell symmetrisch sind, werden an die Referenzanschlüsse 11a bzw. 11b angelegt und führen dazu, daß zweiunddreißig äquidistante Referenzpotentiale VT(1)-VT(33) über die Abgriffe T1-T33 an die invertierenden Eingänge (-) der entsprechenden Komparatoren MC1-MC33 und LC2-LC32 angelegt werden.
Das erste und das zweite versatzkompensierende Signal LOFF und COFF werden an die Anschlüsse 405 bzw. 406 angelegt und durch ein Mittel erzeugt, das an späterer Stelle in bezug auf Fig. 5 beschrieben wird. Vorerst kann davon ausgegangen werden, daß sie bei Null Volt liegen, und die Schaltung funktioniert dann wie ein herkömmlicher "Half-Flash"-AD-Umsetzer.
Wie oben kurz in bezug auf Fig. 1 beschrieben, ermöglicht ein solcher AD- Umsetzer eine hohe Abtastrate mit Hilfe des Pipelining. Eine praktische Implementierung der Schaltung aus Fig. 4a mit Schaltungselementen mit geschaltetem Kondensator zum Beispiel kann für den Pipeline-Betrieb aufgebaut werden; um aber eine solche Schaltung zu beschreiben, müßten die Schritte im Umsetzungsprozeß noch genauer betrachtet werden als für die Erläuterung der vorliegenden Erfindung erforderlich ist. Daher wird nur der Betrieb ohne Pipelining beschrieben. Zu diesem Zweck ist in Fig. 4b ein einfaches Signalform-Diagramm dargestellt, das die Zustände der Signale TAPEN, CKM, CKL und READY in bezug auf die Abtastperioden T, T+1 usw. wiedergibt, wie sie an den entsprechenden Ausgängen der Steuerlogik 407 erzeugt werden. Die Bezugszeichen A bis F werden in der folgenden Beschreibung verwendet, um die in dem Diagramm angegebenen Ereignisse zu bezeichnen.
Zum Zeitpunkt A wird der Abtastwert des analogen Eingangssignals VIN(T) an den Eingangsanschluß 1 angelegt und VMSB = VIN(T) am Ausgang 403 des Eingangspuffers 402 erzeugt. Die MSB-Komparatoren MC1-MC33 vergleichen VMSB mit den Abgriffspannungen VT(1)-VT(33), um zum Zeitpunkt B verriegelte, gültige Ausgangssignale an M1-M33 und zu erzeugen. Der MSB-Decoder 401 verwendet die Signale an M2-M32 und , um einen 5-Bit-Binärwert für das MSB, D1-D5, zu erzeugen. CKM wird zum Zeitpunkt C auf "hoch" gesetzt, was dazu führt, daß D1-D5 mit dem MSB-Ausgang 4 verriegelt werden, womit die MSB- Umsetzung abgeschlossen wird.
Gleichzeitig geben die Ausgänge der Komparatoren MC1 und MC33 die Bereichsüberschreitungsbedingungen VMSB Vref(-) bzw. VMSB Vref(+) an. Diese werden vom Decoder 401 verwendet, um ein Signal an Ausgang 410 zu erzeugen.
Auch die Abgriffspannung VT(17) liegt idealerweise auf der festen Referenzspannung in der Mitte zwischen den an die Anschlüsse 11a und 11b angelegten Referenzspannungen, zum Beispiel Null Volt, und der Ausgang des Komparators MC17 wird durch den Decoder 401 verwendet, um ein Signal = 0 am Ausgang 409 zu erzeugen, wenn VIN kleiner ist als die feste Referenzspannung, also zum Beispiel negativ ist. Bei der folgenden Beschreibung wird angenommen, daß die feste Referenzspannung Null Volt beträgt.
Zum Zeitpunkt B wird das Taktsignal TAPEN auf "hoch" gesetzt, um den DA- Umsetzer 5 zu aktivieren, der dann folgendermaßen arbeitet. Wenn das Analogsignal VMSB zwischen den benachbarten Abgriffspannungen VT(k) und VT(k+1) liegt, werden die Komparatorausgänge M1 bis Mk auf den Zustand "1" gesetzt und die Komparatorausgänge M(k+1) bis M33 auf den Zustand "0". Der erforderliche Wert für VDAC ist in der Tat VT(k), und das UND-Gatter Ak erkennt benachbarte Komparatoren MCk und MC(k+1) mit voneinander abweichenden Ausgängen anhand der Ausgänge Mk und der Komparatoren und schließt den Schalter Sk, so daß VDAC wie gefordert zu VT(k) wird und am DA-Umsetzerausgang 6 zur Verfügung steht.
Die Funktionen des Subtraktors 3 und des Frequenzteilers 13 in der oben beschriebenen Fig. 1b werden im Verstärker 404 kombiniert, der an seinem Ausgang 14 ein Restsignal VLSB erzeugt. Es ist jedoch zu beachten, daß TAPEN zum Zeitpunkt D auf '0' fällt und VDAC nicht mehr am Ausgang 6 des DA-Umsetzers ansteht, so daß der Verstärker 404 ein Mittel zum Speichern des Wertes von VDAC zum Zeitpunkt D bis zur Ermittlung der Differenz VMSB-VDAC enthält. Auf ähnliche Weise ist das kompensierende Signal COFF eventuell nicht kontinuierlich verfügbar, zum Beispiel bei einer Implementierung mit geschaltetem Kondensator, und es sind Mittel vorgesehen, die dafür sorgen, daß COFF zum geeigneten Zeitpunkt zur Verfügung steht.
Da VMSB-MDAC unipolar ist, ist der Verstärker 404 auf Vref(-) und nicht auf Masse bezogen, um den vollen, bipolaren Eingangsbereich des LSB-Umsetzers 8 zu nutzen. Damit (unter der Voraussetzung, daß COFF = 0 V ist, wie oben erwähnt) ist VLSB = 32 · (VMSB-VDAC) + Vref(-), wobei Vref(-) einen negativen Wert hat.
Der LSB-Umsetzer funktioniert in ähnlicher Weise wie der MSB-Umsetzer 2, jedoch ist kein LSB-Komparator LC1 oder LC33 vorhanden, da kein Überlauf von VLSB erfolgen kann, wenn VMSB innerhalb des Bereiches liegt. Der LSB-Decoder 411 erzeugt den 5-Bit-Binär-LSB-Wert als Signale D6-D10, die zum Zeitpunkt E mit dem LSB-Ausgang 9 verriegelt sind, wenn CKL auf "hoch" gesetzt wird.
Zum Zeitpunkt F schaltet der Ausgang READY auf "hoch", um anzugeben, daß die Umsetzung abgeschlossen ist und daß das 10-Bit-Ausgangssignal D1-D10 über die Ausgänge 4 und 9 zusammen zur Verfügung steht. Zu diesem Zeitpunkt hat die MSB- Umsetzung für den Abtastwert T+1 zum Zeitpunkt A1 bereits begonnen.
Die Bezugszeichen A1 bis F1 stellen die Ereignisse dar, die den Bezugszeichen A bis F entsprechen, jedoch während der Abtastperiode T+1.
Aus verschiedenen Gründen gibt es an verschiedenen Teilen der Schaltung aus Fig. 4a DC-Versätze, die jedoch zu Modellzwecken in einem Eingangs-Versatzfehler Vi, einem Komparator-Versatzfehler Vc und einem Abgriff-Versatzfehler Vt zusammengefaßt werden können. Fig. 5 zeigt einen Teil der Schaltung aus Fig. 4a, der diese Versätze mit Hilfe der imaginären Spannungsquellen Vi, Vc und Vt am Analogeingang 1, an den nicht-invertierenden Eingängen (+) der Komparatoren MC1- MC33 und an den Abgriffen T1-T33 darstellt.
Die versatzkompensierenden Spannungen LOFF und COFF werden erzeugt und durch die negativen Rückkopplungsschleifen 510 und 520, wie in Fig. 5 dargestellt, an die Anschlüsse 405 bzw. 406 angelegt.
Die erste Schleife ist die MSB-Schleife 510 und enthält den Mittelpunkt- Komparator MC17 des MSB-Umsetzers 2, einen ersten Tiefpaßfilter 511 und den Eingangspuffer 402. Der Ausgang M17 des Komparators MC17 ist mit dem Eingang des Filters 511 verbunden, und dieser Eingang wird in dem vorliegenden Ausführungsbeispiel nur aktiviert, wenn der Ausgang TAPEN der Steuerlogik 407 (Fig. 4a) auf "hoch" gesetzt ist. Der Ausgang des Filters 511 ist mit dem Anschluß 405 verbunden und damit an den invertierenden Eingang (-) des Eingangspuffers 402 angeschlossen.
Die zweite Schleife ist die LSB-Schleife 520 und enthält einen Komparator MC34 sowie einen zweiten Tiefpaßfilter 521. Der Komparator MC34 hat einen nichtinvertierenden Eingang (+), der an 522 mit Masse verbunden ist. Der Komparator MC34 wurde möglichst identisch mit denen des MSB-Arrays MC1-MC33 entworfen, so daß der Komparator-Versatzfehler Vc vorliegt und durch die imaginäre Spannungsquelle Vc an 522 dargestellt wird.
Der Ausgang M34 des Komparators MC34 ist mit dem Eingang des Filters 521 verbunden, und dieser Eingang wird ebenfalls nur aktiviert, wenn TAPEN auf "hoch" liegt. Der Ausgang des Filters 521 ist mit dem Anschluß 406 und mit dem invertierenden (-) Eingang des Komparators MC34 verbanden.
Die Verbindung zwischen dem Komparatorausgang M17 und dem Eingang des Filters 511 (und in ähnlicher Weise zwischen M34 und dem Eingang des Filters 521) ist so beschaffen, daß der Filter 511 (521) mit Hilfe des Aktiviersignals TAPEN die Nullen und Einsen des Komparatorausgangs M17 (M34) abtastet und ein zeitlich gemitteltes Signal LOFF (COFF) bildet, das auf null Volt liegt, wenn sich die Abtastwerte von M17 (M34) gleichermaßen auf Einsen und Nullen aufteilen. Die Zeitkonstanten der Filter 511 und 521 werden nach der Beschaffenheit des Eingangssignals (VIN(t) gewählt, sind aber auf jeden Fall um ein Vielfaches größer als die Abtastperiode.
Während des Betriebs des Umsetzers wie oben in bezug auf Fig. 4 beschrieben kompensieren die Schleifen 510 und 520 kontinuierlich die DC-Versätze, wenn das Eingangssignal (VIN(t) um einen bekannten Referenzpegel, z. B. = 0 V, symmetrisch abgeglichen ist (oder besser werden soll).
Die MSB-Schleife 510 funktioniert folgendermaßen. Der Abgriff T17 liegt nominell auf null Volt (Masse), jedoch führt die Asymmetrie zwischen den Referenzspannungen Vref(+) und Vref(-) zu einem Versatzfehler Vt. Der Komparator- Versatzfehler Vc kann durch die statische Fehlanpassung der Komparator- Eingangstransistoren oder, wenn eine Konfiguration mit geschaltetem Kondensator verwendet wird, durch das Ladungspumpen hervorgerufen sein. Der Eingangsversatz Vi wird von externen Schaltungen oder vom Eingangspuffer 31 eingeführt. Wenn alle diese Fehler Null wären, würde der Komparatorausgang M17 Einsen und Nullen mit gleicher Wahrscheinlichkeit erzeugen, da das Eingangssignal VIN symmetrisch ist. Der Ausgang des Tiefpaßfilters 41 würde dann auf Masse liegen. Bei finiten Fehlerspannungen stabilisiert sich die Schleife, wenn LOFF eine mittlere Spannung am (+)-Eingang des Komparators MC17 erzeugt, die der Abgriffspannung an seinem (-)-Eingang entspricht. Diese Eingangsspannungen v(-) und v(+) sind gegeben durch
v(-) = VT(17) + Vt = Vt (da VT(17) = 0)
und v(+) = Vi - LOFF + Vc (da VIN im Mittel = 0)
Die Schleife stabilisiert sich mit v(-) = v(+).
Aus diesem Grunde LOFF = Vi + Vc - Vt (1)
und der Ausgang des Eingangspuffers 402 ist gegeben durch
VMSB = VIN + Vi - LOFF
durch Einsetzen von (1) erhält man:
VMSB = VIN + Vt - Vc (2)
Die Eingangsspannung VIN hat eine zugehörige Abgriffspannung VT(k), so daß
VT(k+1) VIN VT(k)
Der an Tk angeschlossene MSB-Komparator ist MCk und seine Eingangsspannungen sind v(+)k und v(-)k, wobei
v(+)k = VMSB + Vc
Durch Einsetzen von (2) erhält man:
v(+) = VIN + Vt (3)
und v(-)k = VT(k) + Vt (4)
Der vom Komparator MCk durchgeführte Vergleich ist
v(+)k-v(-)k=VIN-VT(k) (5).
Offensichtlich zeigt (5) einen Vergleich, der bei einer idealen Umsetzung durchgeführt wird, d. h. die Versatzspannungen wurden in der MSB-Umsetzung kompensiert.
Der analoge Rest, der die LSBs erzeugen soll, wird durch Subtrahieren einer analogen Nachbildung der MSBs von der Eingangsspannung gebildet. In einem praktischen AD-Umsetzer stehen für diese Subtraktion nur die Signale VMSB und VDAC zur Verfügung, wobei
VMSB = VIN + Vt - Vc aus (2)
und VDAC = VT(k) + Vt (6)
Da durch eine einfache Subtraktion offensichtlich Fehler in die LSB-Umsetzung gebracht würden, ist eine zusätzliche Kompensierung erforderlich. Diese wird durch die zweite negative Rückkopplungsschleife, die LSB-Schleife 520, durchgeführt.
Ähnlich wie bei der MSB-Schleife wird eine Stabilität erreicht, wenn der mittlere Eingang am (-)-Eingang des Komparators MC34 der Eingangsspannung am Eingang (+) entspricht. Auf diese Weise ist
COFF = Vc (7).
Die Spannung VLSB, die das LSB-Array versorgt, einschließlich der Pegelverschiebung durch den Verstärker 404, ist gegeben durch:
VLSB = 32 (VMSB + COFF - VDAC) - Vref(-)
Setzt man (2), (6) und (7) ein, so erhält man:
VLSB = 32 (VIN + Vt - Vc + Vc - Vt(k) - Vt) - Vref(-)
VLSB = 32 (VIN - VT(n)) - Vref(-) (8).
Da die obige LSB-Umsetzung in bezug auf den gleichen Vref(-) stattfindet, ist die Pegelverschiebung keine wesentliche Fehlerquelle, und die Gleichung (8) bestätigt, daß bei der beschriebenen Kompensierung der analoge Spannungsrest für die Umsetzung im LSB-Array im wesentlichen keine Versatzspannungsfehler enthält. Selbstverständlich gibt es weitere Versatzspannungen im LSB-Array, aber sie sind 32mal weniger bedeutend als ähnliche Fehler im MSB-Array und können normalerweise vernachlässigt werden.
Fig. 6a zeigt ein schematisches Blockschaltbild eines seriellen 10-Bit-"Half- Flash"-AD-Umsetzers. Die Referenzkette R1-R32, die Komparatoren MC1-MC33 und der DA-Umsetzer 5 sind alle genauso vorhanden wie in bezug auf Fig. 4a beschrieben.
Der MSB-Decoder 401 ist durch den Decoder 601 ersetzt, der einen 10-Bit-Ausgang 20 und die Ausgänge 609 und 610 hat, die mit den Ausgängen 409 und 410 aus Fig. 4a übereinstimmen, sowie zwei Takteingänge 608 und 612, die mit den Ausgängen CKM bzw. CKL der Steuerlogik 607 verbunden sind. Die Steuerlogik 607 funktioniert im wesentlichen ebenso wie die Steuerlogik 407 aus Fig. 4a, hat jedoch zwei weitere Ausgänge SCA und .
Es gibt keinen separaten LSB-Umsetzer. Der Puffer 402, der Verstärker 404 und die Anschlüsse 1, 405, 406 und 413 sind wie zuvor vorhanden, jedoch ist Ausgang 403 des Puffers 402 nicht mehr direkt mit den Eingängen (+) der Komparatoren MC1- MC33 verbunden, sondern mit einem ersten Anschluß eines ersten Schalters 62. Auf ähnliche Weise kann der Ausgang 14 des Frequenzteilers 404 nicht mehr mit dem Eingang des LSB-Umsetzers 8 verbunden sein, sondern ist statt dessen mit einem ersten Anschluß eines zweiten Schalters 63 verbunden. Die zweiten Anschlüsse der Schalter 62 und 63 sind gemeinsam mit dem Eingang des MSB-Umsetzers 2 verbunden, der wie in Fig. 4a die nicht-invertierenden Eingänge (+) der Komparatoren MC1-MC33 gemeinsam umfaßt. Die Schalter 62 und 63 können in Abhängigkeit von den "hohen" Logikpegeln an den Ausgängen SCA bzw. der Steuerlogik 607 elektronisch geschlossen werden.
Die kompensierenden Rückkopplungsschleifen 510 und 520 sind wie oben in bezug auf Fig. 5 vorhanden und mit den Anschlüssen 405 bzw. 406 verbunden.
Die Funktionsweise entspricht der Funktionsweise des parallelen Umsetzers aus Fig. 4, jedoch wird der gleiche Umsetzer 2 sowohl für die MSB- als auch für die LSB-Umsetzung verwendet. Das Signalform-Diagramm in Fig. 6b zeigt, wie die zusätzlichen Signale SCA und durch die Steuerlogik 607 in Bezug zu den anderen Signalen TAPEN, CKM, CKL und READY als ein nicht-überlappendes, komplementäres Paar erzeugt werden. Die Bezugszeichen A-F bezeichnen die Hauptstufen der Umsetzung für die Abtastperiode T.
Die MSB-Umsetzung beginnt wie beim parallelen Umsetzer zum Zeitpunkt A. wird auf "niedrig" gesetzt, um den Schalter 63 zu öffnen, und dann wird SCA auf "hoch" gesetzt, um den Schalter 62 zu schließen. Hierdurch wird VMSB an die Eingänge (+) der Komparatoren MC1-MC33 angelegt. Wie beim parallelen Umsetzer verriegeln die Komparatoren ihre Ausgänge und zum Zeitpunkt B wird TAPEN auf "hoch" gesetzt, DA-Umsetzer 5 wird aktiviert und die Abtastwerte der Komparatorausgänge M17 und M34 werden an die Eingänge der Tiefpaßfilter 511 und 521 (nicht abgebildet) angelegt. Zum Zeitpunkt C wird CKM auf "hoch" gesetzt, so daß die MSB-Ausgangssignale D1-D5 mit den höchstwertigen fünf Bits des 10-Bit-Ausgangs 20 von Decoder 601 verriegelt werden. Die Überlauf- und Vorzeichen-Signale und werden ebenfalls mit den Ausgängen 610 bzw. 609 verriegelt.
Zum Zeitpunkt D speichert der Verstärker 404 den aktuellen Wert von VDAC, um das Restsignal VLSB zu ermitteln, weil TAPEN auf "niedrig" gesetzt wird und der DA-Umsetzer 5 deaktiviert wird. Vorher, zum Zeitpunkt L, wurde SCA auf "niedrig" gesetzt und damit der Schalter 62 geöffnet um VMSB von den Komparatoreingängen zu trennen, und wurde auf "hoch" gesetzt und damit der Schalter 63 geschlossen, so daß VLSB durch den Ausgang 14 des Frequenzteilers 404 zur LSB-Umsetzung an die Komparatoren weitergeleitet wird.
Da TAPEN während der LSB-Umsetzung auf "niedrig" bleibt, nehmen die Filter 511 und 521 kein Eingangssignal von den Komparatorausgängen M17 und M34 auf und verhindern damit, daß die LSB-Umsetzung den Betrieb der Kompensationsschleifen 510 und 520 stört. Obwohl VLSB ein symmetrisches Signal sein kann, entsprechen die in der LSB-Umsetzung vorhandenen Versätze im allgemeinen nicht denen in der MSB-Umsetzung und sind auf jeden Fall 32 mal kleiner.
Zum Zeitpunkt E sind die LSB-Signale D6-D10 innerhalb des Decoders 601 bereit und CKL = 1 führt dazu, daß sie mit den niedrigstwertigen 5 Bits von Ausgang 20 verriegelt werden. Zum Zeitpunkt F wird der Ausgang READY auf "hoch" gesetzt, um anzugeben, daß am Ausgang 20 ein gültiges 10-Bit-Binärsignal D1-D10 ansteht, das den Wert des Eingangs-Abtastwertes VIN(T) darstellt.
In der Zwischenzeit wurden SCA und zum Zeitpunkt A1 wieder für die MSB-Umsetzung des nächsten Eingangs-Abtastwertes VIN(T+1) geändert.
Wenn mehr als zwei Umsetzungsstufen verwendet werden, entweder in paralleler Struktur mit drei oder mehr "Flash"-AD-Umsetzerstufen oder in seriellem Betrieb, wobei die gleich. "Flash"-AD-Umsetzerstufe mehr als zweimal verwendet wird, ist eine separate MSB-Schleife für jede zu kompensierende Stufe erforderlich. Bei einer parallelen Struktur können ebenfalls getrennte LSB-Schleifen erforderlich sein, wenn erwartet wird, daß die verschiedenen Komparator-Arrays unterschiedliche Komparator-Versatzspannungen Vc entwickeln können, zum Beispiel, wenn jede Stufe eine separate integrierte Schaltung enthält.
In derartigen Umsetzern kann die Steuerlogik separate Aktiviersignale für jede Stufe erzeugen, und diese können verwendet werden, um die separaten Filtereingänge zu aktivieren und - bei seriellem Betrieb - die Schalterreihe zu betätigen, um die einzelnen Schleifen abwechselnd zu schalten.
Selbstverständlich könnte eine einzige Schleife der MSB-Schleife in der LSB- Umsetzung verwendet werden, um die Versätze dort zu kompensieren; das Problem ist jedoch weniger bedeutend, wenn keine Restbildung erforderlich ist, da dann eventuelle Fehler nicht verstärkt und an die folgende Stufe weitergegeben werden.

Claims

1. Analog-Digital-Umsetzer (AD-Umsetzer) mit einer ersten AD- Umsetzerstufe, die einen Eingang für den Empfang eines ersten Analogsignals, Mittel zur Erzeugung eines oder mehrerer Referenzpegel(s) und einen zu jedem Referenzpegel gehörenden Komparator umfaßt, wobei jeder Komparator das genannte erste Analogsignal mit seinem zugehörigen Referenzpegel vergleicht, die genannte erste AD- Umsetzerstufe außerdem einen Digital-Analog-Umsetzer zum Erzeugen eines dem digitalen Ausgangssignal der ersten AD-Umsetzerstufe entsprechenden zweiten Analogsignals enthält, Mittel zum Bilden eines dritten Analogsignals durch Subtrahieren des genannten zweiten Analogsignals vom ersten Analogsignal, Mittel zum Anlegen des dritten Analogsignals an einen Eingang einer weiteren AD-Umsetzerstufe und Mittel zum Kombinieren der digitalen Ausgangssignale der ersten und der weiteren AD- Umsetzerstufe(n), um das digitale Ausgangssignal des Umsetzers zu bilden, dadurch gekennzeichnet, daß die erste AD-Umsetzerstufe weiterhin Mittel zum Erzeugen eines ersten Kompensationssignals durch Bildung eines Zeitmittelwertes des Ausgangssignals eines der Komparatoren der ersten AD-Umsetzerstufe enthält, Mittel zum Subtrahieren des genannten ersten Kompensationssignals von dem ersten Analogsignal vor der Einspeisung in die genannten Komparatoren, Mittel zum Addieren eines zweiten Kompensationssignals zu dem dritten Analogsignal vor der Zuführung zum Eingang der weiteren AD-Umsetzerstufe und Mittel zum Erzeugen des zweiten Kompensationssignals, wobei die Mittel zum Erzeugen des zweiten Kompensationssignals einen zusätzlichen Komparator umfassen, der die gleiche Form hat wie der (die) Komparator(en) der ersten AD-Umsetzerstufe, der einen mit Hilfe eines negativen Rückkopplungspfades mit seinem invertierenden Eingang verbundenen Ausgang hat und dessen nicht-invertierender Eingang mit einem Referenzpegel verbunden ist, der nominell gleich dem Referenzpegel ist, der zu dem Komparator gehört, dessen Ausgangssignal zeitlich gemittelt wird, um das erste Kompensationssignal zu bilden.

2. AD-Umsetzer nach Anspruch 1, wobei die negative Rückkopplungsschleife ein Tiefpaßfilter enthält, das zwischen den Ausgang des zusätzlichen Komparators und seinen invertierenden Eingang geschaltet ist.

3. AD-Umsetzer nach Anspruch 1 oder 2, wobei der Referenzpegel oder die Referenzpegel Spannungen sind, die durch Abgriffe in einer mit mindestens einem primären Referenzpegel verbundenen Widerstandskette erzeugt werden.

4. AD-Umsetzer nach einem der vorhergehenden Ansprüche, wobei die Ausgangspegel des Digital-Analog-Umsetzers (DA-Umsetzer) von dem gleichen Referenzpegel oder den gleichen Referenzpegeln abgeleitet werden wie die Referenzpegel der ersten AD-Umsetzerstufe.

5. AD-Umsetzer nach Anspruch 1, wobei der DA-Umsetzer einen oder mehrere Schalter enthält, wobei ein Schalter mit jedem Referenzpegel der ersten AD- Umsetzerstufe verbunden ist, und Mittel zur selektiven Betätigung von einem der genannten Schalter als Reaktion auf die Ausgangssignale der Komparatoren der ersten AD-Umsetzerstufe enthält.

6. AD-Umsetzer nach einem der vorhergehenden Ansprüche, der Mittel zur Verstärkung des dritten Analogsignals um 2m enthält, mit m gleich der Anzahl Bits im Ausgangssignal der ersten AD-Umsetzerstufe zum Erzeugen des Eingangssignals für die weitere AD-Umsetzerstufe, wobei die genannte weitere AD-Umsetzerstufe funktioniert, indem sie das verstärkte dritte Analogsignal mit dem gleichen Referenzpegel oder den gleichen Referenzpegeln vergleicht wie die erste AD-Umsetzerstufe.

7. AD-Umsetzer nach einem der vorhergehenden Ansprüche, wobei die weitere AD-Umsetzerstufe oder die weiteren AD-Umsetzerstufen Multiplex-Mittel benutzen, um die Verwendung der gleichen Referenzpegel und/oder Komparatoren wie die erste AD-Umsetzerstufe zu ermöglichen.

8. AD-Umsetzer nach einem der vorhergehenden Ansprüche, der mehr als zwei AD-Umsetzerstufen enthält und ein Mittel zum unabhängigen Erzeugen des ersten und/oder des zweiten Kompensationssignals für jede AD-Umsetzerstufe umfaßt, für die eine Kompensation angewendet wird.