DE69213026T2

DE69213026T2 - Digitaler addierer mit hohem geschwindigkeitsnachrichtenweg bei niedrigem kapazitäts - "carry bypass".

Info

Publication number: DE69213026T2
Application number: DE69213026T
Authority: DE
Inventors: Laurence Flora; Luverne Peterson
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1991-11-21
Filing date: 1992-11-19
Publication date: 1997-03-20
Anticipated expiration: 2012-11-20
Also published as: US5146424A; EP0613574B1; DE69213026D1; WO1993010491A1; JPH07501165A; EP0613574A1

Description

HINTERGRUND DER ERFINDUNG

Diese Erfindung betrifft eine Anordnung digitaler Schaltungen, welche binäre Datenbits addieren, und insbesondere betrifft sie die Anordnung solcher Addiererschaltungen, die mit hoher Geschwindigkeit arbeiten.
Im Stand der Technik finden digitale Addiererschaltungen breite Anwendung. Z.B. werden sie in den arithmetischen Einheiten digitaler Mehrzweckcomputer verwendet und sie werden ebenso verwendet in arithmetischen Spezialmodulen wie einem Multiplizierer. Bei vielen dieser Anwendungen findet die Geschwindigkeit, mit der die Addiererschaltung arbeitet, kritische Aufmerksamkeit.
Konventionell sind digitale Addiererschaltungen vollständig aus digitalen Logikgattern wie UND-Gattern, NOR-Gattern, EXKLUSIV-ODER-Gattern usw. aufgebaut. Eine solche Addiererschaltung ist z.B. die SN54HC283, welche von Texas Instruments vertrieben wird. Ein Logik-Schaltbild dieser Addiererschaltung ist veröffentlicht auf Seite 2-364 des "High-Speed CMOS Logic Data BOOK" von Texas Instruments, Copyright 1987.
Ein Problem bei einem vollständig aus logischen Gattern implementierten Addierer ist jedoch, daß der Signalpfad vom Übertrags-Eingangsanschluß für die am wenigsten signifikanten Datenbits zu dem Übertrags-Ausgangsanschluß der signifikantesten Datenbits durch mehrere aufeinanderfolgende Logikgatter verläuft. Jedes Logikgatter bewirkt eine bestimmte Zeitverzögerung auf dem Signalpfad und somit ist die Geschwindigkeit zum Erzeugen des Übertrags- Ausgangssignals der signifikantesten Datenbits durch die aufeinanderfolgenden Gatter begrenzt.
Ein anderer Aufbau im Stand der Technik für einen digitalen Addierer, welcher die obigen Probleme vermeidet, ist veröffentlicht in einer technischen Schrift mit dem Titel "High-Speed CMOS Adder and Multiplier Modules for Digital Signal Processing in a Semicustom Environment" von Kershof et al, IEEE Journal of solid-state circuits, Band 24, Nr. 3, Jahrgang 1989, Seite 570-575. In dieser Schrift zeigt Fig. 5 ein Schaltbild eines digitalen Addierers, in welchem der Signalpfad
vom Übertrags-Eingangssignal für die am wenigsten signifikanten Bits zu dem Übertrags-Ausgangsanschluß der signifikantesten Bits durch einen Eingangsinvertierer und die Kanäle mehrerer Transistoren und eines Ausgangs-Invertierers verläuft. Für je zwei Datenbits, die addiert werden, ist ein separater Transisterkanal enthalten. Diese Addiererschaltung vermeidet die Zeitverzögerung durch eine serielle Kette von Logikgattern durch Ersetzen dieser durch eine kürzere Zeitverzögerung durch eine serielle Kette von Transistorkanälen.
Ein anderer Aufbau im Stand der Technik eines digitalen Addierers, welcher eine Variante des Addierers von Kershof et al ist, ist in dem U.S.-Patent 5,025,409 von Gotto offenbart, veröffentlicht am 18. Juni 1991. Verschiedene Ausführungsformen des Gotto-Addierers sind in den Fig. 3 bis 9c gezeigt, der Kern jeder dieser Ausführungsformen ist es jedoch, eine Umgehungsschaltung für die serielle Kette von Transistorkanälen anzugeben. Bei jeder der Gotto-Ausführungsformen existiert jedoch noch ein Signalpfad von dem Übertrags-Eingangsanschluß zu dem Übertrags-Ausgangsanschluß, welcher in einem bestimmten Worst-Case-Szenario eine große Signalausbreitungsverzögerung aufweist.
Gottos Ausführungsform in Fig. 3 beinhaltet z.B. drei Umgehungsschaltungen #1', #2' und #3'. In dem Fall, in dem jede dieser Umgehungsschaltungen aktiv ist, verläuft das Anfangs-Übertrags-Eingangssignal C&sub0; durch eine erste Übertragsschaltung #1, dann durch eine Umgehungsschaltung #1', dann durch eine Umgehungsschaltung #2' und dann durch eine letzte Übertragsschaltung #(L+2).
Gleichzeitig verläuft das Übertrags-Eingangssignal C&sub0; jedoch ebenfalls durch andere Schaltungen. Insbesondere verläuft das Übertrags-Eingangssignal C&sub0; durch alle Übertragsschaltungen #2-#m, dann durch die Umgehungsschaltung #3' und dann durch Übertragsschaltungen #1-#(m+2). Jede dieser Schaltungen hat eine dem Kanal eines Transistors (mit 1 in Fig. 4a bezeichnet) zugeordnete inhärente Kapazität und die Gesamtkapazität von diesen Transistoren in allen Schaltungen #2-#m, #3' und #1-#(m + 2) ist an den Ausgangsanschluß der Schaltung #1 gekoppelt. Daher ist die Ausbreitungsverzögerung von der Schaltung #1 zur Schaltung #1' verlangsamt.
Ein ähnliches kapazitives Belastungsproblem existiert für alle Ausführungsformen von Gotto. In der Ausführungsform in Fig. 7B verläuft der Umgehungspfad für das Übertrags-Eingangssignal Ci-1 durch den Kanal eines Umgehungstransistors (mit 2 bezeichnet) und durch einen (nicht bezeichneten) Invertierer zum Bilden des Übertrags-Ausgangssignals Ci+3. Gleichzeitig durchläuft das Übertrags- Eingangssignal Ci-1 jedoch ebenfalls den Kanal eines (mit 1 bezeichneten) zusätzlichen Transistors zum Eingang des (nicht bezeichneten) zusätzlichen Invertierers und der Ausgang von dem Kanal des Umgehungstransistors 2 verläuft zu dem Kanal des anderen Zusatztransistors (mit 1 bezeichnet). Alle diese zusätzlichen Komponenten addieren Kapazität zu dem Umgehungs-Pfad und dies verlangsamt die Geschwindigkeit, mit welcher sich Signale entlang des Umgehungspfades ausbreiten.
Weiterhin sind alle Gotto-Ausführungsformen unvollständig, da sie keine Summenbits aus den Übertragssignalen bilden. Um diese Summenbits zu bilden, müssen EXKLUSIV-ODER-Gatter mit den Kanälen von jedem der Transistoren 1 gekoppelt werden und dies addiert noch mehr Kapazität zu dem Umgehungspfad. In Gottos Ausführungsform in Fig. 7B z.B. wird ein EXKLUSIV-ODER- Gatter zu dem Eingang des äußerst linken Transistors 1 hinzugefügt und ein anderes EXKLUSIV-ODER-Gatter wird zu dem Eingang des äußerst rechten Transistors 1 hinzugefügt.
Noch ein anderer bekannter digitaler Addierer ist in der UK-Patentanmeldung 2,215,496 A von Robertson et al, veröffentlicht am 20. September 1989, beschrieben. Dort ist ein Gesamtblockschaltbild des Robertson et al -Addierers 1 als Satz von 16 identischen Stufen gezeigt, welche untereinander in Reihe geschaltet sind. Fig. 3 ist ein detailliertes Schaltbild von einer der Stufen, welches zeigt, daß jede Stufe mit zwei Datenbits arbeitet. Ein Problem bei dem Robertson et al -Addierer ist jedoch, daß, damit alle Stufen die Summe ihrer entsprechenden Datenbits bilden, ein Übertragsignal sich in serieller Weise von der ersten Stufe den gesamten Weg bis zur letzten Stufe ausbreiten muß. Mit anderen Worten, eine Zwischenstufe in der Folge erzeugt nicht einen eigenen Übertrag für die nächste Stufe, und dies wiederum bewirkt ein langsames Arbeiten des Addierers. Eine andere Begrenzung des Robertson et al-Addierers ist, daß in jeder Stufe der Übertrags-Ausgangsanschluß auf einen hohen Pegel voreingestellt werden muß, bevor Daten addiert werden können. Daher ist die Gesamtzykluszeit, in welcher der Robertson et al-Addierer verwendet werden kann, lang, da die Zykluszeit die Zeit beinhalten muß, die er für alle Stufen zum Ausführen einer Addition benötigt, und zusätzlich die Zeit, die das Voreinstellen dieser Stufen erfordert. Weiterhin besteht noch ein anderer Nachteil des Robertson et al-Addierers, daß der Übertragspfad, welcher in einer seriellen Weise durch alle Stufen verläuft, eine große Anzahl von Komponenten beinhaltet und dies wiederum erzwingt eine lange Verzögerung des Übertrags-Pfades. Insbesondere für jedes Stufenpaar (d.h. für jede Gruppe von 4 Bits, die addiert werden) - a) sind zwei Invertierer in dem Übertrags-Pfad in Reihe gekoppelt und b) beinhaltet der Übertrags-Pfad den Kanal von zwei Transistoren plus der Kapazität, welche dem Source und/oder Drain von acht anderen Transistoren zugeordnet ist.
Daher ist es eine primäre Aufgabe der Erfindung, eine digitale Addiererschaltung anzugeben, welche die oben beschriebenen Probleme im Stand der Technik beseitigt und welche schneller als die bekannten Addierer arbeitet.

KURZE ZUSAMMENFASSUNG DER ERFINDUNG

Ein digitales Addierermodul, welches die vorliegende Erfindung, wie in Anspruch 1 beschrieben, verwendet, weist Dateneingangsanschlüsse zum Empfangen von N Paaren von Datenbitsignalen A&sub1; und B&sub1; bis AN und BN auf, einen Übertrags- Eingangsanschluß zum Empfangen eines Übertrags-Eingangssignals, Summenausgangsanschlüsse, an welchen N Summenbits erzeugt werden, und einen Übertrags-Ausgangsanschluß. Zum Ausführen von Additionen mit jeder Anzahl von Datenbits sind mehrere Module untereinander in Reihe geschaltet mit einem entsprechenden Invertierer zwischen dem Übertrags-Ausgangsanschluß und dem Übertrags-Eingangsanschluß aufeinanderfolgender Module. Erfindungsgemäß beinhaltet jedes Modul: a) eine Quasi-Übertragsschaltung, welche ein Quasi- Übertrags-Ausgangssignal erzeugt, das nur dann gültig ist, wenn Datenbits von wenigstens einem der N Datenbitpaare gleich sind, und welches keine Last für das Übertrags-Eingangssignal bedeutet; b) eine Steuerungsschaltung, welche ein erstes Steuerungssignal erzeugt, das anzeigt, wann die Datenbits von wenigstens einem der N Datenbitpaare gleich sind, welche ein zweites Steuerungssignal erzeugt, das das invertierte des ersten Steuerungssignals ist, und welche keine Last für das Übertrags-Eingangssignal darstellt; c) einen ersten Transistor, dessen Source so angeschlossen ist, daß er das Quasi-Übertrags-Ausgangssignal empfängt, einen an den Übertrags-Ausgangsanschluß angeschlossenen Drain und ein Gatter, welches das erste Steuerungssignal empfängt; d) einen zweiten Transistor, dessen Source an den Übertrags-Eingangsanschluß angeschlossen ist, einen an den Übertrags-Eingangsanschluß angeschlossenen Drain und ein Gate, welches das zweite Steuerungssignal empfängt; und e) eine Summierschaltung, welche die Summenbits aus den Datenbits und dem Übertrags- Eingangssignal erzeugt, und welche für das Übertrags-Eingangssignal eine Last von lediglich einem einzelnen Invertierer darstellt.
Infolge der obigen Anordnung ist die Kapazität des Signalpfades vom Übertrags- Eingangsanschluß zum Übertrags-Ausgangsanschluß: CIN = CCH + CDR + CSUM + CLOAD + CWIRE. In diesem Ausdruck ist CCH die Kanalkapazität des zweiten Transistors; CDR ist die Drain-Kapazität des ersten Transistors; CSUM ist die Eingangskapazität des einzelnen Invertierers der Summierschaltung; CLOAD ist die Kapazität des Invertierers zwischen zwei aufeinanderfolgenden Modulen und CWIRE ist die Kapazität der Verbindungen zwischen den bezeichneten Komponenten. Verglichen mit dem Stand der Technik ist die Kapazität CIN klein und somit breiten sich die Signale von dem Übertrags-Eingangsanschluß zu dem Übertrags-Ausgangsanschluß mit hoher Geschwindigkeit aus.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Verschiedene bevorzugte Ausführungsformen der Erfindung sind hierin in Verbindung mit den beigefügten Zeichnungen beschrieben. Dabei zeigen:
Fig. 1 einen Überblick über eine bevorzugte Ausführungsform der Erfindung;
Fig. 2 ein detailliertes Schaltbild von zwei Modulen M1 und M3 der Ausführungsform in Fig. 1; und
Fig. 3 ein detailliertes Schaltbild von zwei anderen Modulen M2 und M4 der Ausführungsform in Fig. 1.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Anhand von Fig. 1 wird eine bevorzugte Ausführungsform eines digitalen Addierers, welcher erfindungsgemäß aufgebaut ist, detailliert beschrieben. In der Ausführungsform in Fig. 1 ist der Addierer ein 16-Bit-Addierer, welcher vier Module M1, M2, M3 und M4 umfaßt. Die Module M1 und M3 weisen einen identischen Aufbau auf und ihre internen Schaltungen sind in Fig. 2 detailliert gezeigt. Die Module M2 und M4 weisen ebenfalls einen identischen Aufbau auf und ihre internen Schaltungen sind in Fig. 3 detailliert gezeigt.
Das Modul M1 hat Dateneingangsanschlüsse 10 und 11 und weist einen Übertrags-Eingangsanschluß 12 auf. Vier Datenbitsignale A&sub4;-A&sub1; werden an den Eingangsanschlüssen 10 empfangen; vier Datenbitsignale B&sub4;-B&sub1; werden an den Eingangsanschlüssen 11 empfangen und ein einzelnes Übertrags-Eingangssignal CI&sub1; wird an dem Eingangsanschluß 12 empfangen. Für diese Signale zeigt ein hoher Spannungspegel (z.B. 5 Volt) eine binäre "1" und ein niedriger Spannungspegel (z.B. 0 Volt) zeigt eine eine binäre "0". Die Signale A&sub1; und B&sub1; sind die am wenigsten signifikanten Bits; die Signale A&sub2; und B&sub2; sind die nächsten am wenigsten signifikanten Bits; usw.
Das Modul M1 beinhaltet weiterhin eine Quasi-Übertrags-Ausgangsschaltung 13, eine Steuerungsschaltung 14 und eine Summierschaltung 15. Im Betrieb erzeugt die Quasi-Übertrags-Ausgangsschaltung 13 ein Quasi-Übertrags-Ausgangssignal QCO&sub4; auf einem Leiter 13a. Das Signal QCO&sub4; zeigt den Übertrag an, der erzeugt wird, wenn gerade die Datenbits A&sub4;-A&sub1; und B&sub4;-B&sub1; addiert werden (das Übertrags-Eingangssignal am Anschluß 12 wird mißachtet). Das Signal QCO&sub4; ist nur dann gültig, wenn wenigstens eines der Datenbitpaare A&sub1; und B&sub1;, A&sub2; und B&sub2;, usw. gleich ist. In diesem Fall wird ein Übertrag mit einem binären Wert von "1" durch ein Signal QCO&sub4; angezeigt, das eine hohe Spannung aufweist, und ein binärer Wert von "0" wird durch eine niedrige Spannung angezeigt.
Die Steuerungsschaltung 14 erzeugt zwei Steuerungssignale CA&sub4; und CB&sub4; auf den Leitern 14a und 14b. Diese Steuerungssignale sind Funktionen von gerade den Datenbits an den Anschlüssen 10 und 11 und nicht des Übertrags-Eingangssignals am Anschluß 12. Insbesondere das Signal CA&sub4; ist hoch, wenn wenigstens eines der Datenbitpaare A&sub1; und B&sub1;, A&sub2; und B&sub2;, usw. gleich sind, und das Steuerungssignal CB&sub4; ist das invertierte des Steuerungssignals CA&sub4;.
Die Summierschaltung 15 arbeitet mit den Datenbits an den Anschlüssen 10 und 11 ebenso wie mit dem Übertrags-Eingangssignal am Anschluß 12 zum Erzeugen von Summenbits S&sub4; bis S&sub1;. S&sub1; ist das am wenigsten signifikante Summenbit, S&sub2; ist das nächste am wenigsten signifikante Summenbit; usw. Beim Ausführen der Summierfunktion verwendet die Schaltung 15 einen Invertierer 15a als einzige Last, welche die Schaltung 15 für das Übertrags-Eingangssignal am Anschluß 12 darstellt.
Weiterhin sind in dem Modul M1 zwei Transistoren T10 und T11 enthalten. Der Transistor T10 ist mit seinem Source an den Leiter 13a angeschlossen zum Empfangen des Signals QCO&sub4;, mit seinem Gate an den Leiter 14a zum Empfangen des Steuerungssignals CA&sub4; und mit seinem Drain an einen Übertrags- Ausgangsleiter 16 von Modul M1. Somit führt der Transistor T10 das Quasi- Übertrags-Ausgangssignal QCO&sub4; zu dem Übertrags-Ausgangsanschluß 16, wenn wenigstens eines der Datenbitpaare A&sub1; und B&sub1;, A&sub2; und B&sub2;, usw. gleich ist. In allen anderen Fällen entkoppelt der Transistor T10 den Leiter 13a von dem Übertrags-Ausgangsanschluß 16.
Der Source des Transistors T11 ist an den Übertrags-Eingangsanschluß 12 angeschlossen, das Gate ist zum Empfangen des Steuerungssignals CB&sub4; an den Leiter 14b angeschlossen und der Drain ist an den Übertrags-Ausgangsanschluß 16 angeschlossen. Somit führt der Transistor T11 das Übertrags-Eingangssignal CI&sub1; zu dem Übertrags-Ausgangsanschluß 16, wenn alle Datenbitpaare nicht gleich sind. In allen anderen Fällen entkoppelt der Transistor T11 den Übertrags- Eingangsanschluß 12 von dem Übertrags-Ausgangsanschluß 16.
Ein wesentliches Merkmal, welches sich aus der obigen Anordnung ergibt, ist, daß der Signalpfad von dem Übertrags-Eingangsanschluß 12 durch den Transistor T10 zu dem Übertrags-Ausgangsanschluß 16 eine sehr kleine kapazitive Last aufweist. Diese kapazitive Last ergibt sich einzig aus dem einzelnen Logikgatter 15a, dem Kanal von Transistor T11, dem Drain von Transistor T10, dem Eingangsanschluß eines Invertierers I1, der an den Ausgangsanschluß 16 angeschlossen ist, und einer parasitären Kapazität des Leiters, welcher diese Komponenten untereinander verbindet. Da die kapazitive Belastung gering ist, breitet sich das Signal CI&sub1; am Eingangsanschluß 12 schnell zum dem Ausgangsanschluß 16 als Signal CO&sub4; aus, wo es zur Verwendung durch den verbleibenden Addierer in Fig. 1 verfügbar ist.
Das jetzt betrachtete Modul M2 beinhaltet vier Dateneingangsanschlüsse 20, welche Datenbits A&sub8;-A&sub5; empfangen, vier Dateneingabeanschlüsse 21, welche Datenbits B&sub8;-B&sub5; empfangen, einen Übertrags-Eingangsanschluss 22, eine Quasi- Übertrags-Ausgangsschaltung 23, eine Steuerungsschaltung 24, eine Summierschaltung 25, zwei Transistoren T20 und T21 und einen Übertrags- Ausgangsanschluß 26. All diese Komponenten sind untereinander verbunden, wie dargestellt.
Die Komponenten 20 bis 26 des Moduls M2 sind ähnlich den, aber nicht gleich den bereits beschriebenen Komponenten 10 bis 16 des Moduls M1 und vergleichbare Komponenten haben die gleichen Bezugszeichen minus 10. Die Schaltung 23 ist z.B. ähnlich der Schaltung 13 und die Schaltung 25 ist ähnlich der Schaltung 15.
Ein Unterschied zwischen dem Modul M2 und dem Modul M1 ist, daß in dem Modul M2 das Übertrags-Eingangssignal am Eingangsanschluß 22 niedrig ist (eher als hoch), wenn der Übertragseingang eine binäre "1" aufweist. Dieses Übertrags-Eingangssignal wird als CI&sub4; bezeichnet. Das Übertrags-Ausgangssignal CO&sub8; am Ausgangsanschluß 26 ist ebenfalls niedrig (eher als hoch), wenn der Übertragsausgang vom Modul M2 eine binäre "1" ist. Weiterhin ist das Quasi- Übertrags-Ausgangssignal am Leiter 23a niedrig (eher als hoch), wenn ein Übertrags-Ausgang mit einem binären Wert von "1" erzeugt wird, wenn gerade die Datenbits A&sub8;-A&sub5; und B&sub8;-B&sub5; addiert werden. Dieses Quasi-Übertrags-Ausgangssignal wird als QCO&sub8; bezeichnet.
Im Vergleich sind die Module M2 und M1 ähnlich, indem der Signalpfad vom Übertrags-Eingangsanschluß 22 durch den Transistor T21 zu dem Übertrags- Ausgangsanschluß 26 eine sehr kleine kapazitive Last aufweist. Insbesondere diese kapazitive Last ergibt sich einzig aus dem einzelnen Logik-Gatter 25a, dem Kanal des Transistors T21, dem Drain des Transistors T20, dem Eingangsanschluß des Invertierers 12, welcher an den Übertrags-Ausgangsanschluß 26 angeschlossen ist, und den Leiterverbindungen zwischen diesen Komponenten. Da die kapazitive Belastung gering ist, breitet sich das Übertrags-Eingangssignal auf dem Leiter 22 schnell zu dem Übertrags-Ausgangsanschluß 26 aus, woraufhin es für die Verwendung durch den restlichen Addierer verfügbar ist.
In dem Addierer in Fig. 1 sind die Übertrags-Ausgangsanschlüsse der Module M1, M2 und M3 durch entsprechende Invertierer I1, I2, I3 an den Übertrags- Eingangsanschluß des nächsten folgenden Moduls gekoppelt. Daher ist die Gesamtausbreitungsverzögerung vom Übertrags-Eingangsanschluß 12 des ersten Moduls M1 zu dem Übertrags-Eingangsanschluß 22 des letzten Moduls M4 einfach die Verzögerung durch die drei Invertierer I1, I2 und I3, plus die oben beschriebenen Verzögerungen durch jedes der Module M1, M2 und M3. Somit steht das Übertrags-Eingangssignal dem letzten Modul M4 schnell zur Verfügung und dies wiederum ermöglicht der Summierschaltung 25 in dem letzten Modul schnell, die Ausführung der letzten Addition der Datenbits A&sub1;&sub3;-A&sub1;&sub6; und B&sub1;&sub3;-B&sub1;&sub6; zu beginnen.
Ein mathematischer Ausdruck für die Kapazität vom Übertrags-Eingangsanschluß 12 zu dem Übertrags-Ausgangsanschluß 16 in den Modulen M1 und M3 ist: CIN = CCH + CSUM + CDR + CLOAD + CWIRE. In diesem Ausdruck ist CIN die Eingangskapazität von einem Übertrags-Eingangsanschluß; CCH ist die Kanalkapazität des Transistors. T11; CDR ist die Drain-Kapazität des Transistors T10; CSUM ist die Kapazität eines Invertierers 15a in der Summierschaltung 15; CLOAD ist die Kapazität des Invertierers I1 und CWIRE ist die Kapazität der Verbindungen zwischen den obigen Komponenten. Ein Ausdruck für die Eingangskapazität des Übertrags-Eingangsanschlusses 22 von jedem der Module M2 und M4 ist gleich.
Wenn der Invertierer 15a, 25a, I1 oder I2 ein CMOS-Invertierer ist, ist die Kapazität des Invertierers die Gate-Kapazität eines P-Kanaltransistors plus der Gate-Kapazität eines N-Kanal-Transistors. Der Invertierer 15a z.B. ist in Fig. 2 dargestellt als ein CMOS-Invertierer. Wenn andererseits der Invertierer 15a, 25a, I1 oder I2 ein NMOS-Invertierer ist, dann ist die Kapazität des Invertierers gerade die Gate-Kapazität von einem N-Kanal-Transistor. Der Invertierer 25a z.B. ist in Fig. 3 als ein NMOS-Invertierer gezeigt.
Für Transistoren mit einer Kanallänge von 1µm sind praktische numerische Werte für jede der obigen Kapazitäten wie folgt:
CCH = 25 Femtofarad
CDR = 15 Femtofarad
CSUM = 75 Femtofarad für CMOS-Invertierer
CSUM = 45 Femtofarad für NMOS-Invertierer
CLOAD = 170 Femtofarad für CMOS-Invertierer
CLOAD = 100 Femtofarad für NMOS-Invertierer
CWIRE = 55 Femtofarad.
Anhand von Fig. 2 werden zusätzliche Einzelheiten der Quasi-Übertrags-Ausgangsschaltung 13, der Steuerungsschaltung 14 und der Summierschaltung 15 in Modul M1 beschrieben. Beginnend mit der Quasi-Übertrags-Ausgangsschaltung 13 beinhaltet sie vier Knoten 30-1, 30-2, 30-3 und 30-4; und diese Knoten sind durch Kanäle von entsprechenden Transistoren 31-2, 31-3 und 31-4 seriell untereinander verbunden. Ein Leiter 13a, auf welchem das Quasi-Übertrags- Ausgangssignal QCO&sub4; erzeugt wird, ist an den Knoten 30-4 angeschlossen. Die Schaltung 13 beinhaltet weiterhin vier Transistoren 32-1 bis 32-4, vier UND- Gatter 33-1 bis 33-4, vier EXKLUSIV-ODER-Gatter 34-1 bis 34-4, vier Transistoren 35-1 bis 35-4 und vier NOR-Gatter 36-1 bis 36-4. Alle diese Komponenten sind untereinander verbunden, wie dargestellt.
Im Betrieb wird der Transistor 32-1 EIN-geschaltet durch das UND-Gatter 33-1, wenn die Datenbits A&sub1; und B&sub1; beide gleich einer binären "1" sind; und dies wiederum bewirkt, daß der Knoten 30-1 auf eine hohe Spannung aufgeladen wird. Diese hohe Spannung stellt ein Übertrags-Bit von "1" aus der Addition von Bit A&sub1; zu Bit B&sub1; dar. Umgekehrt wird der Transistor 35-1 EIN-geschaltet durch das NOR-Gatter 36-1, wenn die A&sub1; und B&sub1; Datenbits beide eine binäre "0" aufweisen und dies wiederum führt zum Entladen des Knotens 30-1 auf eine niedrige Spannung. Diese niedrige Spannung stellt einen Übertrag einer binären "0" von der Addition der A&sub1;- und B&sub1;-Datenbits dar.
Der Transistor 31-2 wird EIN-geschaltet durch das EXKLUSIV-ODER-Gatter 34-2, wenn die A&sub2;- und B&sub2;-Datenbits nicht gleich sind. In diesem Fall wird der Übertrag, der durch die Spannung am Knoten 30-1 dargestellt wird, weitergeleitet zu dem Knoten 30-2. Wenn andererseits die A&sub2;- und B&sub2;-Datenbits beide eine "1" sind, wird der Transistor 32-2 durch das UND-Gatter 33-2 EIN-geschaltet und dieses lädt den Knoten 30-2 auf eine Spannung auf. Wenn umgekehrt die A&sub2;- und B&sub2;-Datenbits beide eine binäre "0" sind, schaltet das NOR-Gatter 36-2 den Transistor 35-2 ein, welcher wiederum den Knoten 30-2 auf eine niedrige Spannung entlädt.
Bezogen auf die Datenbits A&sub3; und B&sub3; arbeiten alle Komponenten 31-3 bis 36-3 ebenso wie die oben beschriebenen Komponenten 31-2 bis 36-2. Der Transistor 31-3 z.B. leitet den Übertrag, wie er durch die Spannung am Knoten 30-2 dargestellt wird, zu dem Knoten 30-3 weiter, wenn die Datenbits A&sub3; und B&sub3; untereinander nicht gleich sind. Ebenso arbeiten, bezogen auf die Datenbits A&sub4; und B&sub4; alle Komponenten 31-4 bis 36-4 ebenso wie die Komponenten 31-2 bis 36-2.
Die Steuerungsschaltung 14 beinhaltet ein NAND-Gatter 40 und einen Invertierer 41, welche untereinander verbunden sind, wie dargestellt. Das Steuerungssignal CA&sub4; auf dem Leiter 14a wird durch das NAND-Gatter 40 erzeugt und das Steuerungssignal CB&sub4; auf dem Leiter 14b wird durch den Invertierer 41 erzeugt. Das NAND-Gatter 40 führt eine NAND-Verknüpfung der Ausgangssignale von den vier EXKLUSIV-ODER-Gattern 34-1 bis 34-4 aus. Somit ist das Ausgangssignal des NAND-Gatters 40 niedrig, wenn alle Datenbitpaare ungleich sind. Wenn ein Paar der Datenbits gleich ist (z.B. A&sub1; = B&sub1;), dann ist das Steuerungssignal CA&sub4; hoch.
Die Summierschaltung 15 beinhaltet vier Knoten 50-1, 50-2, 50-3 und 50-4, welche durch die Kanäle von entsprechenden Transistoren 51-1, 51-2 und 51-3 untereinander seriell gekoppelt sind. Der Knoten 50-1 wird angesteuert durch das Ausgangssignal des Invertierers 15a und der Invertierer ist die einzige Logikgatter-Belastung, welche das gesamte Modul M1 für den Übertrags-Eingangsanschluß 12 darstellt. Weiterhin sind in der Summierschaltung 15 drei Transistoren 52-1 bis 52-3 enthalten, drei zusätzliche Transistoren 53-1 bis 53-3 und vier EXKLUSIV-NOR-Gatter 54-1 bis 54-4. Alle diese Komponenten sind untereinander verbunden, wie dargestellt.
Im Betrieb erzeugt der Invertierer 15a eine niedrige Spannung am Knoten 50-1, wenn das Übertrags-Eingangssignal CI&sub1; auf dem Leiter 12 eine binäre "1" ist; und umgekehrt. Dann wird die Spannung an dem Knoten 50-1 zu dem Knoten 50-2 durch den Transistor 51-1 weitergeleitet, wenn die Datenbits A&sub1; und B&sub1; nicht gleich sind. Wenn andererseits beide Datenbits A&sub1; und B&sub1; binär "1" sind, wird der Transistor 53-1 EIN-geschaltet und entlädt den Knoten 50-2 auf eine niedrige Spannung. Wenn umgekehrt beide Datenbits A&sub1; und B&sub1; eine binäre "0" sind, wird der Transistor 52-1 EIN-geschaltet und lädt den Knoten 50-2 auf eine hohe Spannung.
In der gleichen Weise, aber als Reaktion auf die Datenbits A&sub2; und B&sub2; laden und entladen die Transistoren 51-2 bis 53-2 den Knoten 50-3. Der Transistor 51-2 z.B. überträgt die Spannung am Knoten 50-2 zum Knoten 50-3, wenn beide Datenbits A&sub2; und B&sub2; voneinander verschieden sind. Ebenso arbeiten die Transistoren 51-3 bis 53-3 als Reaktion auf die Datenbits A&sub3; und B&sub3; zum Laden und Entladen des Knotens 50-4.
Zum Bilden des Summenbits S&sub1; führt das EXKLUSIV-NOR-Gatter 54-1 eine EXKLUSIV-NOR-Operation mit dem Signal am Knoten 50-1 und dem Ausgangssignal des Logikgatters 34-1 aus. Jedes der verbleibenden Summenbits S&sub2;, S&sub3; und S&sub4; wird durch die EXKLUSIV-NOR-Gatter 54-2, 54-3 und 54-4 entsprechend in der gleichen Weise ausgebildet. Das Summenbit S&sub3; ist z.B. gebildet durch eine EXKLUSIV-NOR-Verknüpfung des Signals am Knoten 50-3 und des Ausgangssignals von dem Logikgatter 34-3.
Ein wesentliches Merkmal, das aus der oben beschriebenen Anordnung von Modul M1 resultiert, ist, daß die kapazitive Belastung der Quasi-Übertrags- Schaltungsknoten 30-1 bis 30-4 gering ist, und somit sich die Signale von einem dieser Knoten zu dem nächsten Knoten schnell ausbreiten. Als ein Ergebnis wird das Quasi-Übertrags-Signal QCO&sub4; schnell erzeugt. Die geringe kapazitive Belastung tritt auf, da das Übertrags-Eingangssignal CI&sub1; nicht an die Knoten 30- 1 bis 30-4 gekoppelt ist, und da diese Knoten nicht zum Bilden der Summenbits S&sub1;-S&sub4; verwendet werden. D.h., die Knoten 30-1 bis 30-4 sind von den EXKLUSIV-NOR-Gattern 54-1 bis 54-4 in der Summierschaltung entkoppelt und jedes dieser Gatter hat eine inhärente Eingangskapazität.
Anhand von Fig. 3 werden zusätzliche Einzelheiten der Quasi-Übertrags-Ausgangsschaltung 23, der Steuerungsschaltung 24 und der Summierschaltung 25 in dem Modul M2 beschrieben. Allgemein ähnelt das Modul M2 dem Modul M1, es gibt jedoch einige feine Unterschiede.
In dem Modul M2 beinhaltet die Quasi-Übertrags-Ausgangsschaltung 23 vier Knoten 60-1, 60-2, 60-3 und 60-4 und diese Knoten sind durch Kanäle von entsprechenden Transistoren 61-2, 61-3 und 61-4 seriell untereinander gekoppelt. Ein Leiter 23a, auf welchem das Quasi-Übertrags-Ausgangssignal QCO&sub8; erzeugt wird, ist an den Knoten 60-4 angeschlossen. Die Schaltung 23 beinhaltet weiterhin vier Transistoren 62-1 bis 62-4, vier NOR-Gatter 63-1 bis 63-4, vier EXKLUSIV-ODER-Gatter 64-1 bis 64-4, vier Transistoren 65-1 bis 65-4 und vier UND-Gatter 66-1 bis 66-4. Alle diese Komponenten sind untereinander verbunden, wie dargestellt.
Der Transistor 62-1 wird durch das NOR-Gatter 63-1 EIN-geschaltet, wenn die Datenbits A&sub5; und B&sub5; beide gleich einer binären "0" sind und dies wiederum bewirkt, daß der Knoten 60-1 auf eine hohe Spannung aufgeladen wird. Diese hohe Spannung stellt ein Übertragsbit von "0" aus der Addition des Bits A&sub5; zu dem Bit B&sub5; dar. Umgekehrt wird der Transistor 65-1 durch das UND-Gatter 66-1 EIN-geschaltet, wenn die A&sub5;- und B&sub5;-Datenbits beide eine binäre "1" aufweisen, und dies wiederum entlädt den Knoten 60-1 auf eine niedrige Spannung. Diese niedrige Spannung stellt einen Übertrag einer binären "1" aus der Addition der A&sub5;- und B&sub5;-Datenbits dar.
Der Transistor 61-2 wird EIN-geschaltet durch das EXKLUSIV-ODER-Gatter 64-2, wenn die A&sub6;- und B&sub6;-Datenbits nicht gleich sind. In diesem Fall wird der Übertrag, wie er durch die Spannung am Knoten 60-1 dargestellt wird, zu dem Knoten 60-2 weitergeleitet. Wenn andererseits die A&sub6;- und B&sub6;-Datenbits beide eine "0" sind, wird der Transistor 62-2 durch das NOR-Gatter 63-2 EIN-geschaltet, und dies lädt den Knoten 60-2 auf eine hohe Spannung. Wenn umgekehrt die A&sub6;- und B&sub6;-Datenbits beide eine binäre "1" aufweisen, schaltet das UND- Gatter 66-2 den Transistor 65-2 ein, welcher wiederum den Knoten 60-2 auf eine niedrige Spannung entlädt.
Bezogen auf die Datenbits A&sub7; und B&sub7; wirken alle Komponenten 61-3 bis 66-3 ebenso wie die oben beschriebenen Komponenten 61-2 bis 66-2. Der Transistor 61-3 leitet z.B. den Übertrag, wie er durch die Spannung am Knoten 60-2 dargestellt wird, zu dem Knoten 60-3 weiter, wenn die Datenbits A&sub7; und B&sub7; einander nicht gleich sind. Ebenso wirken, bezogen auf die Datenbits A&sub8; und B&sub8; alle Komponenten 61-4 bis 66-4 ebenso wie die Komponenten 61-2 bis 66-2.
Die Steuerungsschaltung 24 beinhaltet ein NAND-Gatter 70 und einen Invertierer 71, welche untereinander verbunden sind, wie dargestellt. Das Steuerungssignal CA&sub8; auf dem Leiter 24a wird durch das NAND-Gatter 70 erzeugt und das Steuerungssignal CB&sub8; auf dem Leiter 24b wird durch den Invertierer 71 erzeugt. Das NAND-Gatter 70 führt eine NAND-Verknüpfung der Ausgangssignale von den vier EXKLUSIV-ODER-Gattern 64-1 bis 64-4 aus. Somit ist das Ausgangssignal des NAND-Gatters 70 niedrig, wenn alle Datenbitpaare A&sub5; und B&sub5;, A&sub6; und B&sub6;, usw., ungleich sind. Wenn ein Paar Datenbits gleich ist (z.B. A&sub5; = B&sub5;), ist das Steuerungssignal CA&sub8; hoch.
Die Summierschaltung 25 schließlich beinhaltet vier Knoten 80-1, 80-2, 80-3 und 80-4, welche durch die Kanäle von entsprechenden Transistoren 81-1, 81-2 und 81-3 seriell untereinander verbunden sind. Der Knoten 80-1 wird angesteuert durch das Ausgangssignal des Invertierers 25a und der Invertierer ist die einzige Logikgatter-Belastung, welche das gesamte Modul M2 für den Übertrags- Eingangsanschluß 22 darstellt. Weiterhin sind in der Summierschaltung 25 drei Transistoren 82-1 bis 82-3 enthalten, drei zusätzliche Transistoren 83-1 bis 83- 3, und vier EXKLUSIV-ODER-Gatter 84-1 bis 84-4. Alle diese Komponenten sind untereinander verbunden, wie dargestellt.
Im Betrieb erzeugt der Invertierer 25a eine hohe Spannung am Knoten 80-1, wenn das Übertrags-Eingangssignal auf dem Leiter 22 eine binäre "1" ist, und umgekehrt. Dann wird die Spannung an dem Knoten 80-1 zu dem Knoten 80-2 durch den Transistor 81-1 weitergeleitet, wenn die Datenbits A&sub5; und B&sub5; nicht gleich sind. Wenn andererseits beide Datenbits A&sub5; und B&sub5; eine binäre "0" sind, wird der Transistor 83-1 EIN-geschaltet und entlädt den Knoten 80-2 auf eine niedrige Spannung. Wenn umgekehrt beide Datenbits A&sub5; und B&sub5; eine binäre "1" sind, wird der Transistor 82-1 EIN-geschaltet und lädt den Knoten 80-2 auf eine hohe Spannung.
In der gleichen Weise, aber als Reaktion auf die Datenbits A&sub6; und B&sub6; laden und entladen die Transistoren 81-2 bis 83-2 den Knoten 80-3. Der Transistor 81-2 z.B. überträgt die Spannung am Knoten 80-2 zum Knoten 80-3, wenn beide Datenbits A&sub6; und B&sub6; voneinander verschieden sind. Ebenso wirken die Transistoren 81-3 bis 83-3 in der gleichen Weise, aber als Reaktion auf die Datenbits A&sub7; und B&sub7;, zum Laden und Entladen des Knotens 80-4.
Um das Summenbit S&sub5; zu bilden, führt das EXKLUSIV-ODER-Gatter 84-1 eine EXKLUSIV-ODER-Verknüpfung mit dem Signal am Knoten 80-1 und dem Ausgangssignal von dem Logikgatter 64-1 aus. Jedes der verbleibenden Summenbits S&sub6;, S&sub7; und S&sub8; wird entsprechend durch die EXKLUSIV-ODER-Gatter 84-2, 84-3 und 84-4 in gleicher Weise gebildet. Das Summenbit S&sub7; wird z.B. gebildet durch eine EXKLUSIV-ODER-Verknüpfung des Signals am Knoten 80-3 und des Ausgangssignals von dem Logikgatter 64-3.
Durch die oben beschriebene Anordnung des Moduls M2 ist die kapazitive Belastung der Quasi-Übertrags-Schaltungsknoten 60-1 bis 60-4 gering; und somit breiten sich die Signale von einem dieser Knoten zu dem nächsten Knoten schnell aus. Diese geringen Kapazitätsbelastungen treten auf, da das Übertrags- Eingangssignal am Anschluß 22 nicht an die Knoten 60-1 bis 60-4 gekoppelt ist, und da diese Knoten nicht an die EXKLUSIV-ODER-Gatter 84-1 bis 84-4 in der Summierschaltung gekoppelt sind.
Verschiedene bevorzugte Ausführungsformen der Erfindung sind nun detailliert beschrieben worden. Zusätzlich sind jedoch vielfältige Änderungen und Modifikationen an diesen Ausführungsformen ausführbar, ohne von der Art der Erfindung abzuweichen. In den Modulen M1 - M4 können die Knoten 30-1, 30-2, usw. und ihre zugeordneten Schaltungen z.B. in der Anzahl erhöht werden und sie können ebenfalls in der Anzahl verringert werden. Die Anzahl dieser Knoten pro Modul reicht bevorzugt von drei bis neun. Bei weniger als drei Knoten 30-1, 30-2, usw. pro Modul wird die Geschwindigkeitszunahme, die durch den Umgehungstransistor T11 erhalten wird, zu gering, und mit mehr als neun Knoten 30-1, 30- 2, usw. pro Modul wird die Flankengeschwindigkeit des Quasi-Übertrags- Ausgangssignals QCO&sub4; zu langsam. Ebenso reicht die Anzahl der Knoten 50-1, 50-2, usw. und ihrer zugeordneten Schaltungen pro Modul bevorzugt von drei bis neun. Ebenso ist die Anzahl der Datenbits, welche mit den Modulen M1 und M2 addiert werden kann, nicht auf 16 begrenzt; jede Anzahl von Datenbits kann addiert werden, indem einfach mehr Module verwendet werden.
Daraus ergibt es sich, daß die Erfindung nicht auf die bevorzugte Ausführungsform begrenzt ist, sondern durch die beigefügten Ansprüche beschrieben ist.

Claims

1. Digitales Addierermodul (M1 oder M2), welches Dateneingangsanschlüsse (10, 11 oder 20, 21) zum Empfangen von N Paaren von Datenbitsignalen AN und BN bis A&sub1; und B&sub1; beinhaltet, einen Übertragseingangsanschluß (12 oder 22) zum Empfangen eines Übertrags-Eingangssignals, eine Summiereinrichtung (15 oder 25) zum Erzeugen von Summenbits (Si) aus den Datenbitsignalen und dem Übertrags-Eingangssignal, einen Übertrags-Ausgangsanschluß (16 oder 26), der durch den Kanal eines ersten Transistors (T11 oder T21) an den Übertrags- Eingangsanschluß angeschlossen ist, und eine Schaltung (13, 14, T10 oder 23, 24, T20) zum Erzeugen einer Spannung an dem Übertrags-Ausgangsanschluß; dadurch gekennzeichnet, daß

die Schaltung zum Erzeugen einer Spannung an dem Übertrags-Ausgangsanschluß beinhaltet:

eine Quasi-Übertragseinrichtung (13 oder 23) zum Erzeugen eines Quasi- Übertrags-Ausgangssignals (QCO&sub4; oder QCO&sub8;), das nur gültig ist, wenn die Datenbits von wenigstens einem von N Paaren gleich sind, und welches keine Belastung des Übertrags-Eingangssignals darstellt;

eine Steuerungseinrichtung (14 oder 24) zum Erzeugen eines ersten Steuerungssignals (CA&sub4; oder CA&sub8;), das anzeigt, wenn die Datenbits von wenigstens einem der N Paare gleich sind, zum Erzeugen eines zweiten Steuerungssignals (CB&sub4; oder CB&sub8;), welches das invertierte des ersten Steuerungssignals ist, und welches keine Belastung für das Übertrags-Eingangssignal darstellt;

einen zweiten Transistor (T10 oder T20) mit einem Source, der zum Empfang des Quasi-Übertrags-Ausgangssignals angeschlossen ist, einem Drain, der an den Übertrags-Ausgangsanschluß angeschlossen ist, und einem Gate, welcher das erste Steuerungssignal (CA&sub4; oder CA&sub8;) empfängt; und

wobei der erste Transistor ein Gate aufweist, welches das zweite Steuerungssignal (CB&sub4; oder CB&sub8;) empfängt.

2. Digitales Addierermodul (M1 oder M2) nach Anspruch 1, bei welchem die Quasi-Übertragseinrichtung (13 oder 23) beinhaltet: N Knoten N&sub1; bis NN, welche durch entsprechende Kanäle von N-1 Transistoren T&sub2; bis TN seriell untereinander gekoppelt sind, einer Spannungsverteileinrichtung zum Einschalten von Transistor Ti, wenn Ai = Bi, wobei i von 1 bis N reicht, und eine Spannungserzeugungseinrichtung zum Erzeugen einer hohen Spannung am Knoten Ni, wenn Ai = Bi = 1 ist, und zum Erzeugen einer niedrigen Spannung, wenn A&sub1; = Bi = 0 ist, wobei i von 1 bis N reicht.

3. Digitales Addierermodul (M1 oder M2) nach Anspruch 2, wobei die Summiereinrichtung (15 oder 25) beinhaltet: N Knoten N&sub1; bis NN, welche durch entsprechende Kanäle von N-1 Transistoren T&sub1; bis TN-1 seriell untereinander gekoppelt sind, eine Spannungsverteileinrichtung zum Einschalten des Transistors Ti, wenn Ai = Bi ist, wobei i von 1 bis N-1 reicht, einer Spannungserzeugungseinrichtung zum Erzeugen einer niedrigen Spannung am Knoten Ni, wenn Ai = Bi = 1 ist, und zum Erzeugen einer hohen Spannung, wenn Ai = Bi = Bi = 0 ist, wobei i von 1 bis N reicht, und eine EXKLUSIV-NOR-Einrichtung, die an die Knoten der Summiereinrichtung gekoppelt und von den Knoten der Quasi- Übertragseinrichtung entkoppelt ist, welche die Summenbits erzeugt.

4. Digitales Addierermodul (M1 oder M2) nach Anspruch 3, bei welchem der Übertrags-Eingangsanschluß (12 oder 22) an den Knoten N&sub1; der Summiereinrichtung (15 oder 25) durch ein einzelnes logisches Gatter (15a oder 25a) gekoppelt ist.

5. Digitales Addierermodul (M1 oder M2) nach Anspruch 4, bei welchem das einzelne logische Gatter (15a oder 25a) ein NMOS-Invertierer ist.

6. Digitales Addierermodul (M1 oder M2) nach Anspruch 4, bei welchem das einzelne logische Gatter (15a oder 25a) ein CMOS-Invertierer ist.

7. Digitales Addierermodul (M1 oder M2) nach Anspruch 4, bei welchem N von drei bis neun reicht.

8. Digitales Addierermodul (M1 oder M2) nach Anspruch 1, bei welchem die Quasi-Übertragseinrichtung (13 oder 23) beinhaltet: N Knoten N&sub1; bis NN, die durch entsprechende Kanäle von N-1 Transistoren T&sub2; bis TN seriell untereinander gekoppelt sind, eine Spannungsverteileinrichtung zum Einschalten des Transistors Ti, wenn Ai = Bi ist, wobei i von 1 bis N reicht, und einer Spannungserzeugungseinrichtung zum Erzeugen einer hohen Spannung an Knoten Ni, wenn Ai = Bi = 0 ist, und zum Erzeugen einer niedrigen Spannung, wenn A&sub1; = B&sub1; = 1 ist, wobei i von 1 bis N reicht.

9. Digitales Addierermodul (M1 oder M2) nach Anspruch 8, bei welchem die Summiereinrichtung (15 oder 25) beinhaltet: N Knoten N&sub1; bis NN, die durch entsprechende Kanäle von N-1 Transistoren T&sub1; bis TN-1 seriell untereinander gekoppelt sind, eine Spannungsverteileinrichtung zum Einschalten des Transistors Ti, wenn Ai = Bi ist, wobei i von 1 bis N-1 reicht, eine Spannungserzeugungseinrichtung zum Erzeugen einer hohen Spannung an Knoten Ni, wenn Ai = Bi = 1 ist, und zum Erzeugen einer niedrigen Spannung, wenn Ai = Bi = 0 ist, wobei i von 1 bis N reicht, und eine EXKLUSIV-ODER-Einrichtung die an die Knoten der Summiereinrichtung gekoppelt und von den Knoten der Quasi- Übertragseinrichtung entkoppelt ist, welche die Summenbits erzeugt.

10. Digitales Addierermodul (M1 oder M2) nach Anspruch 9, bei welchem der Übertrags-Eingangsanschluß (12 oder 22) an den Knoten N&sub1; der Summiereinrichtung (15 oder 25) durch ein einzelnes logisches Gatter (15a oder 25a) gekoppelt ist.

11. Digitales Addierermodul (M1 oder M2) nach Anspruch 10, bei welchem das einzelne logische Gatter (15a oder 25a) ein NMOS-Invertierer ist.

12. Digitales Addierermodul (M1 oder M2) nach Anspruch 10, bei welchem das einzelne logische Gatter (15a oder 25a) ein CMOS-Invertierer ist.

13. Digitales Addierermodul (M1 oder M2) nach Anspruch 10, bei welchem N von drei bis neun reicht.

14. Digitales Addierermodul (M1 oder M2) nach Anspruch 1 in Kombination mit mehreren anderen digitalen Addierermodulen, von denen jedes gemäß Anspruch 1 aufgebaut ist, und wobei alle Module in einer Reihe angeordnet sind, wobei der Übertrags-Ausgangsanschluß aller außer dem letzten Modul in der Reihe durch einen einzelnen entsprechenden Invertierer an den Übertrags- Eingangsanschluß des nächsten Moduls in der Reihe angeschlossen ist.

15. Digitales Addierermodul (M1 oder M2) in Verbindung mit mehreren anderen digitalen Addierermodulen nach Anspruch 14, wobei jede Instanz eines einzelnen logischen Gatters, welches den Übertrags-Eingangsanschluß (12 oder 22) an einen Knoten der Summiereinrichtung (15 oder 25) koppelt, und jede Instanz des entsprechenden Invertierers ein NMOS-Invertierer ist.

16. Digitales Addierermodul (M1 oder M2) in Verbindung mit mehreren anderen digitalen Addierermodulen nach Anspruch 14, wobei jede Instanz eines einzelnen logischen Gatters, welches den Übertrags-Eingangsanschluß (12 oder 22) an einen Knoten der Summiereinrichtung (15 oder 25) koppelt, und jede Instanz des entsprechenden Invertierers ein CMOS-Invertierer ist.

17. Digitales Addierermodul (M1 oder M2) in Verbindung mit mehreren anderen digitalen Addierermodulen nach Anspruch 14, wobei N in jedem Modul von drei bis neun reicht.