JP2513721B2 - 加算器 - Google Patents
加算器Info
- Publication number
- JP2513721B2 JP2513721B2 JP62224839A JP22483987A JP2513721B2 JP 2513721 B2 JP2513721 B2 JP 2513721B2 JP 62224839 A JP62224839 A JP 62224839A JP 22483987 A JP22483987 A JP 22483987A JP 2513721 B2 JP2513721 B2 JP 2513721B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- switch
- carry
- turned
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 [産業上の利用分野] この発明は、電子計算機内部にて2進数を加算するた
めの加算器に関する。
めの加算器に関する。
[従来の技術] 2組の2進数を加算する加算器において、演算速度の
高速化を計るためには、桁上りの伝播速度を短縮させる
のが有効であり、従来より、この桁上げ時間の短縮のた
めに種々の工夫がなされていて、その一例として第6図
に例えば4ビットの桁上げ先見加算回路を示している。
高速化を計るためには、桁上りの伝播速度を短縮させる
のが有効であり、従来より、この桁上げ時間の短縮のた
めに種々の工夫がなされていて、その一例として第6図
に例えば4ビットの桁上げ先見加算回路を示している。
破線で囲んだ箇所が桁上げ先見発生回路であり、最下
位桁に下位の加算器からの桁上げ信号として入力される
キャリー入力端子C-1から、最下位桁から、上位の加算
器に対して桁上げ信号として出力する出力端子C3までの
経路に、5入力のアンド−ノア回路による複合ゲート61
が介在している。
位桁に下位の加算器からの桁上げ信号として入力される
キャリー入力端子C-1から、最下位桁から、上位の加算
器に対して桁上げ信号として出力する出力端子C3までの
経路に、5入力のアンド−ノア回路による複合ゲート61
が介在している。
[発明が解決しようとする問題点] ところで、第7図は、例えば、2入力と3入力のアン
ド−ノアの複合ゲートを示し、第8図にモス型トランジ
スタで構成した実際の回路を示している。第8図よりわ
かるように、2個あるいは3個のNチャンネルのトラン
ジスタによる従属接続を介して信号が出力されるように
なっていて、出力端子の負荷容量をCとし、トランジス
タ1個の抵抗をRとすれば、その時定数は、2RCあるい
は3RCとなる。それ故、第6図でキャリー伝播の時定数
が5RCとなり、桁上げ信号出力の高速化を妨げた。
ド−ノアの複合ゲートを示し、第8図にモス型トランジ
スタで構成した実際の回路を示している。第8図よりわ
かるように、2個あるいは3個のNチャンネルのトラン
ジスタによる従属接続を介して信号が出力されるように
なっていて、出力端子の負荷容量をCとし、トランジス
タ1個の抵抗をRとすれば、その時定数は、2RCあるい
は3RCとなる。それ故、第6図でキャリー伝播の時定数
が5RCとなり、桁上げ信号出力の高速化を妨げた。
この発明は、上記の問題点をなくすためになされたも
のであり、桁上げ信号の出力の高速化を図った加算器を
提供することを目的とする。
のであり、桁上げ信号の出力の高速化を図った加算器を
提供することを目的とする。
[問題点を解決するための手段] この発明の2桁以上の2組の2進数を加算する加算器
は、第1図に示すように、最下位桁へのキャリー入力端
子C-1と、最上位桁からのキャリー出力端子Cnを備え、
キャリー入力端子C-1とキャリー出力端子Cnとの間に接
続した第1のスイッチ回路S1と、一端がキャリー出力端
子Cnに接続され、他端がキャリー信号のアクティブレベ
ルのノードPに接続された第2のスイッチ回路S2と、一
端がキャリー出力端子Cnに接続され、他端がキャリー信
号のインアクティブレベルのノードQに接続された第3
のスイッチ回路S3と、2組の2進数の各桁がすべて不一
致であるとき、第1のスイッチ回路をオン、それ以外の
スイッチ回路をオフとなるようなるよう制御し、2組の
2進数のある桁で共に1であり、かつ該桁より上位の2
入力がすべて不一致であるとき、第2のスイッチ回路を
オン、それ以外のスイッチ回路をオフとなるよう制御
し、又、前記2つの状態以外のときに、第3のスイッチ
回路をオン、それ以外のスイッチ回路をオフとなるよう
制御する、ロジック回路Zとを備えたことを特徴とす
る。
は、第1図に示すように、最下位桁へのキャリー入力端
子C-1と、最上位桁からのキャリー出力端子Cnを備え、
キャリー入力端子C-1とキャリー出力端子Cnとの間に接
続した第1のスイッチ回路S1と、一端がキャリー出力端
子Cnに接続され、他端がキャリー信号のアクティブレベ
ルのノードPに接続された第2のスイッチ回路S2と、一
端がキャリー出力端子Cnに接続され、他端がキャリー信
号のインアクティブレベルのノードQに接続された第3
のスイッチ回路S3と、2組の2進数の各桁がすべて不一
致であるとき、第1のスイッチ回路をオン、それ以外の
スイッチ回路をオフとなるようなるよう制御し、2組の
2進数のある桁で共に1であり、かつ該桁より上位の2
入力がすべて不一致であるとき、第2のスイッチ回路を
オン、それ以外のスイッチ回路をオフとなるよう制御
し、又、前記2つの状態以外のときに、第3のスイッチ
回路をオン、それ以外のスイッチ回路をオフとなるよう
制御する、ロジック回路Zとを備えたことを特徴とす
る。
[作用] 上記構成の加算器によれば、最下位桁への入力端子か
ら、最上位桁の出力端子まで信号伝播における時定数
は、各スイッチの抵抗をRとし、キャリー出力端子の負
荷容量をCとすれば、桁数nのいかんに拘わらずRCとな
るため、桁上げ時間が短縮される。
ら、最上位桁の出力端子まで信号伝播における時定数
は、各スイッチの抵抗をRとし、キャリー出力端子の負
荷容量をCとすれば、桁数nのいかんに拘わらずRCとな
るため、桁上げ時間が短縮される。
[実施例] 第2図は、この発明の1実施例を示す4ビットの加算
器における桁上げ先見発生回路図である。
器における桁上げ先見発生回路図である。
加算される各桁の信号A1,B1ないしA3,B3は、各桁毎の
ナンド回路11〜14と排他ノア回路15〜18とにそれぞれ入
力される。これらのナンド回路と排他ノア回路との出力
部は4ビツト加算器19に入力される。
ナンド回路11〜14と排他ノア回路15〜18とにそれぞれ入
力される。これらのナンド回路と排他ノア回路との出力
部は4ビツト加算器19に入力される。
又、ノア回路20には、排他ノア回路15〜18の出力が入
力され、ノア回路21には、排他ノア回路15〜17とナンド
回路14との出力が入力される。そしてノア回路22には、
排他ノア回路15〜16とナンド回路13との出力が入力さ
れ、ノア回路23には、排他ノア回路15とナンド回路12と
の出力が入力され、インバータ回路24にはナンド回路11
の出力が入力される。
力され、ノア回路21には、排他ノア回路15〜17とナンド
回路14との出力が入力される。そしてノア回路22には、
排他ノア回路15〜16とナンド回路13との出力が入力さ
れ、ノア回路23には、排他ノア回路15とナンド回路12と
の出力が入力され、インバータ回路24にはナンド回路11
の出力が入力される。
ノア回路20の出力は、制御信号として、第1のスイッ
チS1のNチャンネルSn部に入力されるとともに、インバ
ータ回路25を介してスイッチS1のPチャンネル部Spに入
力される。第3図は、この第1のスイッチS1の詳細を示
していて、Sn及びSpは、それぞれNチャンネル及びPチ
ャンネルのトランジスタで構成されている。又、第4図
及び第5図は、第1のスイッチの変形例を示していて、
NチャンネルのトランジスタSnとPチャンネルのトラン
ジスタSpとが直列に接続された構成となっている。
チS1のNチャンネルSn部に入力されるとともに、インバ
ータ回路25を介してスイッチS1のPチャンネル部Spに入
力される。第3図は、この第1のスイッチS1の詳細を示
していて、Sn及びSpは、それぞれNチャンネル及びPチ
ャンネルのトランジスタで構成されている。又、第4図
及び第5図は、第1のスイッチの変形例を示していて、
NチャンネルのトランジスタSnとPチャンネルのトラン
ジスタSpとが直列に接続された構成となっている。
第1のスイッチS1の一端には、キャリー入力端子C-1
を介して下位の加算器(不図示)からの桁上げ信号が入
力され、該スイッチS1の他端は、Pチャンネルのトラン
ジスタからなる第2のスイッチS2と、Nチャンネルのト
ランジスタからなる第3のスイッチS3とに接続されると
ともに、キャリー出力端子Cnを介して上位の加算器(不
図示)に接続される。そして第2のスイッチS2の他端
は、キャリー出力のアクティブレベル(この場合は電
極)に接続され、第3のスイッチS3の他端はキャリー出
力のインアクティブレベル(この場合はグランド)に接
続される。
を介して下位の加算器(不図示)からの桁上げ信号が入
力され、該スイッチS1の他端は、Pチャンネルのトラン
ジスタからなる第2のスイッチS2と、Nチャンネルのト
ランジスタからなる第3のスイッチS3とに接続されると
ともに、キャリー出力端子Cnを介して上位の加算器(不
図示)に接続される。そして第2のスイッチS2の他端
は、キャリー出力のアクティブレベル(この場合は電
極)に接続され、第3のスイッチS3の他端はキャリー出
力のインアクティブレベル(この場合はグランド)に接
続される。
前記ノア回路21〜24の各出力は、ノア回路26に入力さ
れ、このノア回路26の出力は第2のスイッチS2に制御信
号として入力される。ノア回路20の出力と、インバータ
回路27を介したノア回路26との出力はノア回路28に入力
され、このノア回路28の出力は、第3のスイッチS3に制
御信号として入力される。
れ、このノア回路26の出力は第2のスイッチS2に制御信
号として入力される。ノア回路20の出力と、インバータ
回路27を介したノア回路26との出力はノア回路28に入力
され、このノア回路28の出力は、第3のスイッチS3に制
御信号として入力される。
以上の回路構成により、 2組の2進数の各桁がすべて不一致であるとき、第1
のスイッチS1がオンとなり、 2組の2進数のある桁で共に1であり、かつ該桁より
上位の2入力がすべて不一致であるとき、第2のスイッ
チS2がオンとなり、 前記2つの状態以外のときに、第3のスイッチS3がオ
ンとなるよう制御されるようになっていて、以下、制御
動作を詳述する。
のスイッチS1がオンとなり、 2組の2進数のある桁で共に1であり、かつ該桁より
上位の2入力がすべて不一致であるとき、第2のスイッ
チS2がオンとなり、 前記2つの状態以外のときに、第3のスイッチS3がオ
ンとなるよう制御されるようになっていて、以下、制御
動作を詳述する。
まず、2組の2進数の各桁がすべて不一致であると
き、つまり、一方が0で他方が1のときについて述べ
る。このとき、ナンド回路11〜14はすべて1となり、排
他ノア回路15〜18はすべて0となる。これにより、ノア
回路20は1を出力し、第1のスイッチS1のNチャンネル
トランジスタに1が入力され、他方のPチャンネルトラ
ンジスタには0が入力されることにより、第1のスイッ
チS1はオンとなる。又、ノア回路28にはノア回路20から
の1が入力されるので、該ノア回路28は、他方の入力信
号の状態に拘わらず常に0を出力するので、第3のスイ
ッチS3はオフである。又、ノア回路21〜23,インバータ
回路24には、それぞれナンド回路14〜11からの1が入力
されるので、該ノア回路21〜24はすべて0を出力し、こ
れにより、ノア回路26から1が出力され、第2のスイッ
チS2はオフとなる。
き、つまり、一方が0で他方が1のときについて述べ
る。このとき、ナンド回路11〜14はすべて1となり、排
他ノア回路15〜18はすべて0となる。これにより、ノア
回路20は1を出力し、第1のスイッチS1のNチャンネル
トランジスタに1が入力され、他方のPチャンネルトラ
ンジスタには0が入力されることにより、第1のスイッ
チS1はオンとなる。又、ノア回路28にはノア回路20から
の1が入力されるので、該ノア回路28は、他方の入力信
号の状態に拘わらず常に0を出力するので、第3のスイ
ッチS3はオフである。又、ノア回路21〜23,インバータ
回路24には、それぞれナンド回路14〜11からの1が入力
されるので、該ノア回路21〜24はすべて0を出力し、こ
れにより、ノア回路26から1が出力され、第2のスイッ
チS2はオフとなる。
次に上記の状態から例えば信号A1,B1のみが共に1
となり、の状態となったときについて説明する。
となり、の状態となったときについて説明する。
このとき、ナンド回路13は0となり、排他ノア回路17
は1となる。これにより、ノア回路20の入力の一つに1
が入力され、該ノア回路20の出力は1から0に反転する
ので、オンとなっていた第1のスイッチS1はオンからオ
フに切り替わる。又、ノア回路22の入力がすべて0とな
るので、該ノア回路22の出力は1となり、ノア回路26の
出力は1から0に反転し、この結果、オフとなっていた
第2のスイッチS2はオンとなる。又、このとき、ノア回
路28には、インバータ回路27を通して1が入力されるの
で、該ノア回路28の出力は0のままであり、第3のスイ
ッチS3はオフのままである。
は1となる。これにより、ノア回路20の入力の一つに1
が入力され、該ノア回路20の出力は1から0に反転する
ので、オンとなっていた第1のスイッチS1はオンからオ
フに切り替わる。又、ノア回路22の入力がすべて0とな
るので、該ノア回路22の出力は1となり、ノア回路26の
出力は1から0に反転し、この結果、オフとなっていた
第2のスイッチS2はオンとなる。又、このとき、ノア回
路28には、インバータ回路27を通して1が入力されるの
で、該ノア回路28の出力は0のままであり、第3のスイ
ッチS3はオフのままである。
今度は、上記の状態から例えば信号A1,B1のみが共
に0となり、の状態となったときについて説明する。
に0となり、の状態となったときについて説明する。
この場合、の状態と同じく、ノア回路20の出力は0
なので、第1のスイッチS1はオフのままであり、又、ノ
ア回路21〜23,インバータ回路24の入力には1が入力さ
れるので、の状態と同じく、該ノア回路21〜23,イン
バータ回路24はすべて0を出力し、これにより、ノア回
路26から1が出力されるので第2のスイッチS2はオフと
なる。又、このとき、ノア回路28の入力は共に0となる
ので、該ノア回路28は1を出力し、これにより、第3の
スイッチS3のみがオンとなる。
なので、第1のスイッチS1はオフのままであり、又、ノ
ア回路21〜23,インバータ回路24の入力には1が入力さ
れるので、の状態と同じく、該ノア回路21〜23,イン
バータ回路24はすべて0を出力し、これにより、ノア回
路26から1が出力されるので第2のスイッチS2はオフと
なる。又、このとき、ノア回路28の入力は共に0となる
ので、該ノア回路28は1を出力し、これにより、第3の
スイッチS3のみがオンとなる。
尚、上記実施例では、,の状態として一例のみを
示したが、,のいかなる状態であってもそれぞれ第
2のスイッチあるいは第3のスイッチがオンとなるよう
になっていて、表1にその真理値表を示す。
示したが、,のいかなる状態であってもそれぞれ第
2のスイッチあるいは第3のスイッチがオンとなるよう
になっていて、表1にその真理値表を示す。
[発明の効果] 以上説明したように、この発明によれば、最下位桁へ
のキャリー入力から最上位桁よりのキャリー出力までの
伝播時間が短くなるので、加算器の演算速度を高速化す
ることが可能となる。
のキャリー入力から最上位桁よりのキャリー出力までの
伝播時間が短くなるので、加算器の演算速度を高速化す
ることが可能となる。
第1図はこの発明の加算器における桁上げ先見加算回路
のクレーム対応図、第2図は、この発明の1実施例を示
す制御回路、第3図は、第2図における第1のスイッチ
の詳細回路図、第4図及び第5図は、第1のスイッチの
別の回路図、第6図は、従来の桁上げ先見加算回路の結
線図、第7図は、2入力と3入力のアンド−ノアの複合
ゲート図、第8図は、第7図の回路をモス型トランジス
タで構成した回路結線図である。 S1……第1のスイッチ、S2……第2のスイッチ、S3……
第3のスイッチ、11〜14……ナンド回路、15〜18……排
他ノア回路、19……4ビット加算器、20〜23,25〜26,28
……ノア回路、24,25,27……インバータ回路。
のクレーム対応図、第2図は、この発明の1実施例を示
す制御回路、第3図は、第2図における第1のスイッチ
の詳細回路図、第4図及び第5図は、第1のスイッチの
別の回路図、第6図は、従来の桁上げ先見加算回路の結
線図、第7図は、2入力と3入力のアンド−ノアの複合
ゲート図、第8図は、第7図の回路をモス型トランジス
タで構成した回路結線図である。 S1……第1のスイッチ、S2……第2のスイッチ、S3……
第3のスイッチ、11〜14……ナンド回路、15〜18……排
他ノア回路、19……4ビット加算器、20〜23,25〜26,28
……ノア回路、24,25,27……インバータ回路。
Claims (2)
- 【請求項1】2桁以上の2組の2進数を加算する加算器
において、最下位桁へのキャリー入力端子と、最上位桁
からのキャリー出力端子を備え、キャリー入力端子とキ
ャリー出力端子との間に接続した第1のスイッチ回路
と、一端がキャリー出力端子に接続され、他端がキャリ
ー信号のアクティブレベルのノードに接続された第2の
スイッチ回路と、一端がキャリー出力端子に接続され、
他端がキャリー信号のインアクティブレベルのノードに
接続された第3のスイッチ回路と、2組の2進数の各桁
がすべて不一致であるとき、第1のスイッチ回路をオ
ン、第2,第3のスイッチ回路をオフとなるよう制御し、
2組の2進数のある桁が共に1であり、かつ該桁より上
位の2入力がすべて不一致であるとき、第2のスイッチ
回路をオン、第1,第3のスイッチ回路をオフとなるよう
制御し、又、前記2つの状態以外のとき、第3のスイッ
チ回路をオン、第1,第2のスイッチ回路をオフとなるよ
う制御する、ロジック回路とを備えたことを特徴とする
加算器。 - 【請求項2】上記加算器を1つ以上含み、下位の加算器
のキャリー出力を1つ上位の加算器のキャリー入力とな
るように接続した特許請求の範囲第1項記載の加算器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62224839A JP2513721B2 (ja) | 1987-09-08 | 1987-09-08 | 加算器 |
US07/236,541 US4949297A (en) | 1987-09-08 | 1988-08-25 | Adder having means for reducing propagation time of carry bit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62224839A JP2513721B2 (ja) | 1987-09-08 | 1987-09-08 | 加算器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6466730A JPS6466730A (en) | 1989-03-13 |
JP2513721B2 true JP2513721B2 (ja) | 1996-07-03 |
Family
ID=16819986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62224839A Expired - Fee Related JP2513721B2 (ja) | 1987-09-08 | 1987-09-08 | 加算器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4949297A (ja) |
JP (1) | JP2513721B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5235539A (en) * | 1990-12-12 | 1993-08-10 | Sun Microsystems, Inc. | Method and apparatus for generating carry out signals |
US5146424A (en) * | 1991-11-21 | 1992-09-08 | Unisys Corporation | Digital adder having a high-speed low-capacitance carry bypass signal path |
EP0564137B1 (en) * | 1992-03-31 | 2001-06-20 | STMicroelectronics, Inc. | Parallelized borrow look ahead subtractor |
US5497343A (en) * | 1993-08-05 | 1996-03-05 | Hyundai Electronics America | Reducing the number of carry-look-ahead adder stages in high-speed arithmetic units, structure and method |
AU5367298A (en) * | 1996-12-31 | 1998-07-31 | Intel Corporation | Spatially pipelined arithmetic logic unit |
US7016932B2 (en) * | 2000-10-26 | 2006-03-21 | Idaho State University | Adders and adder bit blocks having an internal propagation characteristic independent of a carry input to the bit block and methods for using the same |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0052157A1 (de) * | 1980-11-15 | 1982-05-26 | Deutsche ITT Industries GmbH | Binärer MOS-Carry-Look-Ahead-Paralleladdierer |
US4425623A (en) * | 1981-07-14 | 1984-01-10 | Rockwell International Corporation | Lookahead carry circuit apparatus |
US4504924A (en) * | 1982-06-28 | 1985-03-12 | International Business Machines Corporation | Carry lookahead logical mechanism using affirmatively referenced transfer gates |
US4584660A (en) * | 1983-06-22 | 1986-04-22 | Harris Corporation | Reduction of series propagation delay and impedance |
JPS6382515A (ja) * | 1986-09-27 | 1988-04-13 | Toshiba Corp | 加算器 |
-
1987
- 1987-09-08 JP JP62224839A patent/JP2513721B2/ja not_active Expired - Fee Related
-
1988
- 1988-08-25 US US07/236,541 patent/US4949297A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6466730A (en) | 1989-03-13 |
US4949297A (en) | 1990-08-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5040139A (en) | Transmission gate multiplexer (TGM) logic circuits and multiplier architectures | |
CA1191961A (en) | Digital adder circuitry | |
US5224065A (en) | Arithmetic operation unit having bit inversion function | |
CA1246234A (en) | Circuitry for complementing binary numbers | |
US20010016865A1 (en) | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability | |
US4504924A (en) | Carry lookahead logical mechanism using affirmatively referenced transfer gates | |
JPH07105726B2 (ja) | プライオリティ・エンコーダ | |
CA1252897A (en) | Binary subtraction circuit | |
JP2513721B2 (ja) | 加算器 | |
EP0155019B1 (en) | Logic adder circuit | |
JPH02217920A (ja) | キヤリ・ルツクアヘツドを使用しているアダー | |
JPS60116034A (ja) | 加算回路 | |
JPH035095B2 (ja) | ||
JPH0225537B2 (ja) | ||
JP2519227B2 (ja) | 桁上げ伝播速度を増加させるダイナミック論理回路を含むグル−プ段を有する並列リバイナリ加算回路 | |
US4675838A (en) | Conditional-carry adder for multibit digital computer | |
EP0147836A2 (en) | Precharge-type carry chained adder circuit | |
EP0332415A2 (en) | Full adder with short signal propagation path | |
US5442801A (en) | Arithmetic and logic unit | |
EP0228649A2 (en) | CMOS encoder circuit | |
JPH06266536A (ja) | 乗除算器 | |
EP0302764B1 (en) | Circuit for comparing magnitudes of binary signals | |
JP3137629B2 (ja) | 桁上げ‐セーブ算術演算機構に対する加算器セル | |
JPS648858B2 (ja) | ||
JPH08212057A (ja) | 全加算器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |