DE3751085T2 - Volladdiererschaltung. - Google Patents

Description

• Die Erfindung betrifft eine Addiererschaltung und im besonderen eine hochentwickelte statische Schnellübertragsschaltung innerhalb einer invertierenden Volladdiererschaltung.
• Arithmetik-Logik-Einheiten (ALU - arithmetic logic units), wie beispielsweise Volladdierer, sind, wie z.B. in dem Artikel des IBM Technical Disclosure Bulletin "Selective Powering of Ripple ALU For Improved Power Performance" von R. A. Bechade, Bd. 27, Nr. 6, November 1984, Seiten 3214 bis 3215 offenbart, in der Computerindustrie wohlbekannt. In einem Artikel des IBM Technical Disclosure Bulletin mit dem Titel "Programmable Arithmetic/Logic Circuit" von R. A. Bechade und W. K. Hoffmann, Bd. 23, Nr. 11, April 1981, Seiten 4870 bis 4873 wird ein invertierender Volladdierer offenbart, der in N-Kanal-Transistortechnologie (NMOS) hergestellt wird. In dem U.S.-Patent Nr. 3 249 746 vom 17. Oktober 1961 von W. A. Helbig et al. wird ein Addierer offenbart, in welchem NAND-Schaltungen verwendet werden, in dem U.S.-Patent Nr. 3 234 371 vom 29. März 1962 von H. Osofsky wird ein Addierer offenbart, in dem AND-,NOR- und NOT-Schaltungen verwendet werden, in dem U.S.-Patent Nr. 3 125 675 vom 21. November 1961 von T. A. Jeeves wird eine Übertragsschaltung zur Verwendung in logischen Systemen offenbart, in welcher nur logische NOR-Schaltungen verwendet werden und in dem U.S.-Patent Nr. 3 465 133 vom 7. Juni 1966 von R. K. Booher wird ein Übertragssystem offenbart, in welchem sowohl NAND- als auch NOR-Schaltungen verwendet werden. Ein Volladdierer, der komplementäre Metalloxidhalbleiter- (CMOS) Feldeffekttransistoren verwendet, wird in dem U.S.-Patent Nr. 4 601 007 offenbart. Wenn auch die in den oben dargestellten Referenzen offenbarten Addierer zufriedenstellende digitale Binäraddierer repräsentieren, so benötigen die für eine Implementierung als integrierte Schaltung erforderlichen Schaltungsanordnungen einen relativ großen Flächenanteil des Halbleitersubstrates oder Chips, und sie arbeiten relativ langsam.
• In "Principles of CMOS VLSI Design" von N. H. E. Weste et al., 1985, Addison Wesley Reading, USA; Abschnitt 8.2, Seiten 310 bis 335 und Abschnitt 5.2.5., Seiten 168 bis 169 werden Addierer und damit im Zusammenhang stehende Funktionseinheiten mehr unter technologischen Gesichtspunkten als aus dem Blickwinkel der Leistungsfähigkeit und Zuverlässigkeit diskutiert.
• Es ist eine Aufgabe der vorliegenden Erfindung, eine invertierende Volladdiererschaltung in entweder NMOS- oder CMOS-Technologie bereitzustellen, welche in einem Addierer oder einer ALU eingesetzt werden kann, in der eine Vielzahl gleicher invertierender Volladdiererstufen verwendet und in Reihe geschaltet werden, so daß die Übertragsverzögerung von einer Stufe zur nächsten minimiert wird und welche weniger Elemente und weniger Fläche auf einem Halbleiterchip benötigt, als es bekannte Addierer oder ALUs vergleichbarer Leistungsfähigkeit tun.
• Diese Aufgabe der vorliegenden Erfindung wird durch die Merkmale des Anspruchs 1 erfüllt. Weitere vorteilhafte Ausführungsformen können aus den Unteransprüchen entnommen werden.
• Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden und detaillierteren Beschreibung der bevorzugten Ausführungsformen der vorliegenden Erfindung, wie diese in den begleitenden Zeichnungen dargestellt sind, ersichtlich werden.
• Fig. 1 zeigt, zum Teil in Blockdarstellung, eine Ausführungsform des Übertragsgenerators der vorliegenden Erfindung,
• Fig. 2 ist ein Schaltplan eines invertierenden Volladdierers gemäß der vorliegenden Erfindung in NMOS-Technologie,
• Fig. 3 ist ein Schaltplan eines invertierenden Volladdierers gemäß der vorliegenden Erfindung in CMOS-Technologie, und
• Fig. 4 zeigt in schematischer logischer Darstellung die Arithmetik-Logik-Einheit der vorliegenden Erfindung.
• Wir beziehen uns jetzt detaillierter auf die Zeichnungen. In Fig. 1 wird eine Ausführungsform des Übertragsgenerators 10 der vorliegenden Erfindung in NMOS-Technologie dargestellt, der ein Pull-up-Element 12 enthält, welches ein Verarmungs-Feldeffekttransistor sein kann, der mit einer Versorgungsspannung VDD von beispielsweise 3,3 oder 5 Volt verbunden ist, ein erstes Pull- down-Element 14, ein zweites Pull-down-Element 16, das mit dem ersten Pull-down-Element 14 in Reihe geschaltet ist und ein drittes Pull-down-Element 18, das zu den in Reihe geschalteten ersten und zweiten Elementen 14 und 16 parallelgeschaltet ist. Die Transistoren 12, 14, und 18 sind über einen gemeinsamen Verbindungspunkt mit einem Ausgangsanschluß OUT verbunden. Die ersten, zweiten und dritten Pull-down-Elemente können Anreicherungs-Feldeffekttransistoren sein. Ein Eingangsanschluß für das Übertragssignal C IN ist an die Steuerelektrode des Transistors 14 angeschlossen. Eine NAND-Schaltung 20 besitzt einen ersten Eingang, der mit einem ersten Eingangsanschluß für ein Signal komplementärer Polarität verbunden ist, sowie einen zweiten Eingang, der mit einem zweiten Eingangsanschluß für ein Signal komplementärer Polarität verbunden ist. Der Ausgang der NAND- Schaltung ist mit der Steuerelektrode des Transistors 16 verbunden. Eine NOR-Schaltung 22 besitzt ebenfalls einen ersten Eingang, der mit einem ersten Eingangsanschluß für ein Signal komplementärer Polarität verbunden ist sowie einen zweiten Eingang, der mit einem zweiten Eingangsanschluß für ein Signal komplementärer Polarität verbunden ist. Der Eingang eines kleinen Inverters 24 ist mit dem Anschluß OUT verbunden, und dessen Ausgang ist mit dem Ausgangsanschluß C OUT verbunden. Für die Schaltungen 20 beziehungsweise 22 können beliebige bekannte NAND- und NOR-Schaltungen verwendet werden, vorzugsweise jedoch die in dem U.S.-Patent Nr. 4 768 161 offenbarten NAND- und NOR- Schaltungen.
• In den Zeichnungen zeigen die Zeichen und an, daß komplementäre Signale an jeden dieser beiden Anschlüsse angelegt werden, die Bezeichnung C IN zeigt an, daß ein wahres Übertragseingangssignal am Anschluß C IN angelegt wird, die Bezeichnung OUT zeigt an, daß ein komplementäres Übertragsausgangssignal am Anschluß OUT angelegt wird, und die Bezeichnung C OUT zeigt an, daß ein wahres Übertragsausgangssignal an den Anschluß C OUT angelegt wird. Die Signale, die an die Anschlüsse und angelegt werden und welche Binärzahlen repräsentieren, die addiert werden sollen, können von jeder beliebigen geeigneten Quelle stammen, wie beispielsweise aus einem Register. Wenn als Quelle der Binärzahlen Zwischenspeicher verwendet werden, kann das wahre Signal von einer Seite des Zwischenspeichers erhalten werden, während das komplementäre Signal von der anderen Seite des Zwischenspeichers abgegriffen werden kann, wie dies wohlbekannt ist.
• Beim Betrieb des in Fig. 1 der Zeichnungen dargestellten Übertragsgenerators wird ein erstes Signal komplementärer Polarität, welches eine erste Binärziffer repräsentiert, an den Eingangsanschluß der NAND-Schaltung 20 und der NOR-Schaltung 22 angelegt, und ein zweites Signal komplementärer Polarität, welches eine zweite Binärziffer repräsentiert, welche zu der ersten Binärziffer addiert werden soll, wird an den Eingangsanschluß der NAND-Schaltung 20 und der NOR-Schaltung 22 angelegt. Wie bekannt, liefert der Ausgang der NAND-Schaltung 20 ein Ausgangssignal wahrer Polarität A ODER B, welches an die Steuerelektrode des Transistors 16 angelegt wird, und der Ausgang der NOR-Schaltung 22 liefert ein Ausgangssignal wahrer Polarität, das die logische Funktion A UND B repräsentiert und welches an die Steuerelektrode des Transistors 18 angelegt wird. Ein Übertragseingangssignal wahrer Polarität, das das Übertragssignal aus einer vorhergehenden Stufe beispielsweise eines invertierenden Volladdierers (nicht dargestellt) repräsentiert, wird an die Steuerelektrode C IN des Transistors 14 angelegt. Beim gleichzeitigen Anlegen dieser Signale an die Anschlüsse , und C IN wird am Ausgangsanschluß OUT ein Übertragssignal komplementärer Polarität erzeugt, welches an eine folgende Stufe beispielsweise eines Volladdierers (nicht dargestellt) angelegt werden kann.
• Es ist leicht zu sehen, daß bei der in Fig. 1 der Zeichnungen dargestellten Übertragsschaltung der vorliegenden Erfindung, welche nur drei N-Kanal-Transistoren benutzt, nur eine Verzögerungsstufe zwischen dem Übertragssignal-Eingangsanschluß C IN und dem Übertragssignal-Ausgangsanschluß OUT liegt, d.h., das Übertragseingangssignal wird an die Steuerelektrode des Transistors 14 angelegt und das Übertragsausgangssignal wird am Drainanschluß des Transistors 14 erzeugt. Desweiteren kann, wenn gewünscht, ein Übertragsausgangssignal wahrer Polarität am Ausgang des Inverters 24 am Ausgangsanschluß C OUT erhalten werden.
• Auch wenn Signale komplementärer Polarität an die Anschlüsse und der NAND- und NOR-Schaltungen 20 beziehungsweise 22 angelegt worden sind und ein Übertragseingangssignal wahrer Polarität an die Steuerelektrode C IN des Transistors 14 angelegt wird, um ein Übertragsausgangssignal komplementärer Polarität am Anschluß OUT zu erhalten, sollte doch ersichtlich werden, daß die Übertragsschaltung oder der Generator 10 in einer umgekehrten Addiererstufe verwendet werden kann, indem, wie hiernach beschrieben wird, einfach Signale wahrer Polarität A und B an die Eingänge der NAND- und NOR-Schaltungen 20 beziehungsweise 22 angelegt werden, und indem ein Übertragseingangssignal komplementärer Polarität IN an die Steuerelektrode des Transistors 14 angelegt wird, um ein Übertragsausgangssignal wahrer Polarität C OUT am Eingang des Inverters 24 und ein Übertragsausgangssignal komplementärer Polarität OUT am Ausgang des Inverters 24 zu erhalten.
• Fig. 2 der Zeichnungen zeigt einen Schaltplan eines invertierenden Volladdierers der vorliegenden Erfindung in NMOS-Technologie, welcher die in Fig. 1 der Zeichnungen offenbarte Übertragsschaltung oder den Übertragsgenerator verwendet. Dieser Addierer kann verwendet werden, um ein erstes Addiererwort An, An-1, An-2 zu einem zweiten Addiererwort Bn, Bn-1, Bn-2 in Binärform zu addieren. Wie in Fig. 2 dargestellt, in der die gleichen Elemente wie in Fig. 1 auch die gleichen Nummern haben, enthält eine gegebene Stufe n-1 des invertierenden Volladdierers die Übertragsschaltung 10 von Fig. 1, welche den Pull-up-Transistor 12 und die Pull-down-Transistoren 14, 16 und 18 besitzt. Ein Signal wahrer Polarität, welches An-1 ODER Bn-1 repräsentiert und das vom Ausgang der NAND-Schaltung 20 von Fig. 1 empfangen werden kann, wird an den Transistor 16 angelegt, und das Signal wahrer Polarität, das An-1 UND Bn-1 repräsentiert und das vom Ausgang der NOR-Schaltung 22 von Fig. 1 empfangen werden kann, wird an den Transistor 18 angelegt, wobei ein Übertragseingangssignal wahrer Polarität Cn-2 aus einer vorhergehenden Stufe n-2 (nicht dargestellt) an den Transistor 14 angelegt wird, um ein Übertragsausgangssignal komplementärer Polarität am Ausgangsanschluß n-1 bereitzustellen. Im Inverter 24, der als Pufferschaltung wirkt, welche einen Pull-up-Feldeffekttransistor 26 enthält, der als Diode verschaltet ist sowie einen Pull-down-Feldeffekttransistor 28, ist der Übertragsausgangsanschluß n-1 mit der Steuerelektrode des Transistors 28 verbunden. Das Ausgangssignal des Inverters 24 vom Anschluß Cn-1 ist mit einem Summengenerator 30 verbunden, welcher einen Verarmungs-Pull-up-Feldeffekttransistor 32, der als Diode zwischen eine Spannungsquelle VDD und einen Ausgangsanschluß Sn-1 geschaltet ist, sowie erste, zweite, dritte, vierte und fünfte Pull-down-Feldeffekttransistoren 34, 36, 38, 40 beziehungsweise 42 besitzt. Die ersten und zweiten Transistoren 34 und 36 sind zwischen den Ausgangsanschluß Sn-1 und einen Referenzpotential führenden Punkt, wie beispielsweise Masse, in Reihe geschaltet, und der dritte Transistor 38 ist zwischen Masse und einem gemeinsamen Punkt zwischen den Transistoren 34 und 36 parallel zum zweiten Transistor 36 geschaltet. Die vierten und fünften Transistoren 40 und 42 sind zwischen den Ausgangsanschluß Sn-1 und Masse in Reihe geschaltet. Ein Übertragseingangssignal komplementärer Polarität n-2, welches aus dem Übertragseingangssignal Cn-2 abgeleitet werden kann, nachdem dieses einen Inverter wie den Inverter 24 durchlaufen hat, wird an die Steuerelektrode des Transistors 34 angelegt. Ein n-1 UND n-1 repräsentierendes Signal, welches aus dem Signal An-1 ODER Bn-1 abgeleitet werden kann, nachdem dieses einen Inverter (nicht dargestellt) durchlaufen hat, wird an die Steuerelektrode des Transistors 36 angelegt, und das Signal An-1 UND Bn-1 wird an die Steuerelektrode des Transistors 38 angelegt. Der Ausgangsanschluß Cn-1 des Inverters 24, wird mit der Steuerelektrode des vierten Transistors 40 verbunden, und die Steuerelektrode des Transistors 42 erhält ein Signal, das die Antivalenz der Signale wahrer Polarität An-1 und Bn-1 repräsentiert, welches aus einer beliebigen bekannten Antivalenzschaltung abgeleitet werden kann (nicht dargestellt).
• Die Übertragsausgangssignale vom Anschluß n-1 und vom Anschluß Cn-1 werden an eine nachfolgende Addiererstufe n angelegt. Die Schaltung der Stufe n des Volladdierers gleicht derjenigen der Stufe n-1. Wie aus Fig. 2 der Zeichnungen ersichtlich ist, enthält die Stufe n des invertierenden Volladdierers eine Übertragsschaltung 10', die den Pull-up-Transistor 12' und die Pull- down-Transistoren 14', 16' und 18' besitzt, einen Inverter 24', der die Transistoren 26' und 28' besitzt und einen Summengenerator 30', der den Pull-up-Transistor 32' und die Pull-down-Transistoren 34', 36', 38', 40' und 42' besitzt.
• Ein Signal n ODER n, das vom Ausgang einer NAND-Schaltung empfangen werden kann, welche der NAND-Schaltung 20 von Fig. 1 gleicht und welche die wahren Eingangssignale A und B erhält, wird an den Transistor 16' angelegt, und das n UND n repräsentierende Signal, das vom Ausgang einer NOR-Schaltung empfangen werden kann, welche der NOR-Schaltung 22 von Fig. 1 gleicht und welche die wahren Eingangssignale A und B erhält, wird an den Transistor 18' angelegt, wobei das Übertragseingangssignal komplementärer Polarität von der Stufe n-1 an den Transistor 14 angelegt wird, um ein Übertragsausgangssignal wahrer Polarität am Anschluß Cn bereitzustellen. Im Inverter 24' ist der Übertragsausgangsanschluß Cn mit der Steuerelektrode des Transistors 28' verbunden. Das Ausgangssignal des Inverters 24' vom Anschluß n ist mit der Steuerelektrode des Transistor 40' des Summengenerators 30' verbunden. Das Übertragssignal wahrer Polarität Cn- 1, vom Ausgang des Inverters 24 der Stufe n-1 wird an die Steuerelektrode des Transistors 34' angelegt. Ein An UND Bn repräsentierendes Signal, welches aus dem Signal n ODER n abgeleitet werden kann, nachdem dieses einen Inverter (nicht dargestellt) durchlaufen hat, wird an die Steuerelektrode des Transistors 36' angelegt, und das Signal n UND n wird an die Steuerelektrode des Transistors 38' angelegt. Die Steuerelektrode des Transistors 42' erhält ein Signal, das die Antivalenz der Signale wahrer Polarität An und Bn repräsentiert, welches aus einer beliebigen bekannten Antivalenzschaltung abgeleitet werden kann (nicht dargestellt).
• Es ist ersichtlich, daß im Betrieb des in Fig. 2 der Zeichnungen dargestellten invertierenden Volladdierers die Übertragssignale Cn-2 und n-2 aus der vorhergehenden Stufe n-2 an den Übertragsgenerator 10 beziehungsweise den Summengenerator 30 angelegt werden und daß dies im Zusammenhang mit dem Anlegen der geeignet verarbeiteten Signale An-1 und Bn-1 an die Transistoren 16, 18, 36, 38 und 42 erfolgt, um ein Übertragssignal komplementärer Polarität am Anschluß Cn-1 und ein Summensignal wahrer Polarität am Anschluß Sn-1 zu erzeugen, wobei ein Übertragssignal wahrer Polarität vom Ausgangsanschluß Cn-1 des Inverters 24 abgegriffen werden kann. Die Übertragssignale n-1 und Cn-1 aus der Stufe n- 1 werden an den Übertragsgenerator 10' beziehungsweise den Summengenerator 30' angelegt. Dies erfolgt zusammen mit dem Anlegen geeignet verarbeiteteter Signale An und Bn an die Transistoren 16', 18', 36', 38' und 42', um ein Übertragssignal wahrer Polarität am Anschluß Cn und ein Summensignal komplementärer Polarität n am Ausgangsanschluß n zu erzeugen, wobei ein Übertragssignal komplementärer Polarität vom Ausgangsanschluß n des Inverters 24' abgegriffen werden kann. Es sollte natürlich auch verstanden werden, daß der Anschluß Sn eine höherwertige Binärziffer im Summanden bereitstellt, als die am Anschluß Sn-1 bereitgestellte Binärziffer. Es sollte ebenfalls verstanden werden, daß ein Summensignal wahrer Polarität Sn dadurch erhalten werden kann, daß der Eingang eines Inverters (nicht dargestellt) an den Anschluß n des Summengenerators 30' angeschlossen wird. Es ist weiterhin leicht zu erkennen, daß in Abhängigkeit von der in den Addiererworten vorhandenen Anzahl an Binärziffern die Übertragssignale Cn und n an nachfolgende Stufen, wie beispielsweise eine Stufe n+1 (nicht dargestellt), des invertierenden Volladdierers der vorliegenden Erfindung angelegt werden können.
• Es sollte beachtet werden, daß die Übertragsschaltung des invertierenden Volladdierers der vorliegenden Erfindung mit höheren Geschwindigkeiten arbeitet, als die bekannten Addierer einer äquivalenten Technologie, weil die Übertragsschaltung nur sehr wenige Elemente besitzt, die zur internen Kapazität beitragen, weil sie nur eine Verzögerungsstufe besitzt und weil der Volladdierer so ausgelegt wurde, daß zusätzliche kapazitive Lasten minimiert worden sind, z.B. ist der Übertragsanschluß n-1 der Stufe n-1 nur mit der Steuerelektrode des Transistors 28 des kleinen Inverters 24 und der Steuerelektrode des Transistors 14' des Übertragsgenerators 10' der Stufe n verbunden, was nur eine sehr geringe kapazitive Last darstellt. Desweiteren ist nur eine Phase der Eingangssignale A und B erforderlich, d.h., auf jeder Binärstelle oder Stufe, wie beispielsweise in Stufe n-1, wird nur ein Signal wahrer Polarität oder komplementärer Polarität benötigt. Es ist ebenfalls ersichtlich, daß die Eingangssignale in jeder folgenden Stufe invertiert werden.
• Der invertierende Volladdierer der Fig. 3 der Zeichnungen gleicht in Aufbau und Arbeitsweise dem in Fig. 2 gezeigten Volladdierer, mit der Ausnahme, daß der Addierer von Fig. 3 in CMOS- Technologie hergestellt wurde. Dementsprechend sind die Pull-up- Elemente des invertierenden Volladdierers der Fig. 3 P-Kanal- Feldeffekttransistoren, während die Pull-down-Elemente N-Kanal- Feldeffekttransistoren bleiben. Die Pull-up-Transistoren, deren Eingänge gewöhnlich mit den Pull-down-Transistoren verbunden sind, haben gleiche Nummern, mit der Ausnahme, daß den Nummern ein P folgt. Folglich ist im Übertragsgenerator 10 der Stufe n-1 die Steuerelektrode des Pull-down-N-Kanal-Transistors 16 mit der Steuerelektrode des P-Kanal-Transistors 16P verbunden, die Steuerelektroden des N-Kanal-Transistors 14 und des P-Kanal-Transistors 14P sind miteinander und mit dem Anschluß des Übertragseingangssignals wahrer Polarität Cn-2 verbunden. Es sollte beachtet werden, daß der invertierende CMOS-Volladdierer von Fig. 3 mit höherer Geschwindigkeit arbeitet als der Addierer von Fig. 2 und daß er gegenüber dem Addierer von Fig. 2 ebenfalls den Vorteil einer kleineren Verlustleistung besitzt.
• Fig. 4 der Zeichnungen zeigt in schematischer Weise die Logik der invertierenden Volladdierer der Fig. 2 und 3. Wie in Fig. 4 ersichtlich ist, werden in der Stufe n-1 die Signale n-1 und n-1 an die Eingänge der NAND- und NOR-Schaltungen 20 und 22 angelegt, wie dies auch in Fig. 1 der Zeichnungen dargestellt ist. Das Ausgangssignal der NAND-Schaltung 20 wird zusammen mit dem Übertragssignal n-2 aus der vorhergehenden Stufe n-2 (nicht dargestellt) an eine UND-Schaltung 44 des Übertragsgenerators 10 angelegt. Das Ausgangssignal der NOR-Schaltung 22 wird zusammen mit dem Ausgangssignal der UND-Schaltung 44 an den Eingang einer NOR-Schaltung 46 des Übertragsgenerators 10 angelegt. Nachdem das Ausgangssignal der NAND-Schaltung 20 einen Inverter 48 durchlaufen hat, wird es an einen ersten Eingang einer NOR- Schaltung 50 angelegt, und das Ausgangssignal der NOR-Schaltung 22 wird direkt an den zweiten Eingang der NOR-Schaltung 50 angelegt. Weil die Eingangssignale der NOR-Schaltung 50 aus dem Ausgangssignal der NOR-Schaltung 22 und dem invertierten Ausgangssignal der NAND-Schaltung 20 abgeleitet werden, bildet die NOR- Schaltung 50 eine Antivalenzfunktion. Der Ausgang der NOR-Schaltung 22 und der Ausgang des Inverters 48 sind mit einer ODER- Schaltung 52 des Summengenerators 30 verbunden. Nachdem das Ausgangssignal der NOR-Schaltung 46 den Inverter 24 durchlaufen hat, wird es an den ersten Eingang einer ersten UND-Schaltung 54 angelegt, und das Ausgangssignal der Antivalenzfunktion, d.h. der NOR-Schaltung 50, wird direkt an einen zweiten Eingang der ersten UND-Schaltung 54 des Summengenerators 30 angelegt. Der Ausgang der ODER-Schaltung 52 ist mit einem ersten Eingang einer zweiten UND-Schaltung 56 des Summengenerators 30 verbunden, wobei an den zweiten Eingang der zweiten UNB-Schaltung 56 das Übertragssignal n-2 angelegt wird. Die Ausgangssignale der ersten und zweiten UND-Schaltungen 54 und 56 des Summengenerators 30 werden an die Eingänge einer NOR-Schaltung 58 angelegt, an deren Ausgang der Anschluß Sn-1 angeschlossen wird.
• Wenn man die Stufe n-1 des in Fig. 2 dargestellten invertierenden Volladdierers mit der in Fig. 4 gezeigten schematischen Logikdarstellung der Stufe n-1 des invertierenden Volladdierers der vorliegenden Erfindung vergleicht, wird ersichtlich, daß die UND-Schaltung 44 die Transistoren 14 und 16 von Fig. 2 umfaßt und daß die NOR-Schaltung 46 die Transistoren 14, 16, 18 und 12 enthält. Ferner enthält die ODER-Schaltung des Summengenerators 30 die Transistoren 40 und 42, die zweite UND-Schaltung enthält die Transistoren 36, 38 und 34, und die NOR-Schaltung 58 enthält die Transistoren 34, 36, 38, 40, 42 und 32. Der Inverter 48 und die NOR-Schaltung 50 der Stufe n-1 des Volladdierers von Fig. 4 sind in dem Volladdierer von Fig. 2 nicht dargestellt.
• Es ist ersichtlich, daß die folgende Stufe n des Volladdierers von Fig. 4 der n-1sten Stufe gleicht, wobei das Übertragssignal n-1 an einen Eingang der UND-Schaltung 44' des Übertragsgenerators 10' angelegt wird und wobei das Übertragssignal Cn-1 an einen Eingang der UND-Schaltung 56' des Summengenerators 30' angelegt wird, während die Signale An und Bn wie in Fig. 4 dargestellt an die Eingänge der NAND- und NOR-Schaltungen 20' und 22' angelegt werden, um am Ausgang der Stufe n das Signal n bereitzustellen.
• Dementsprechend wird aus den Lehren der vorliegenden Erfindung ersichtlich, daß der Summengenerator nur ein invertiertes Ausgangssignal vom Übertragsgenerator der vorhergehenden Stufe und vom Übertragsgenerator seiner eigenen Stufe benötigt und daß er das Ausgangssignal eines beliebigen Übertragsgenerators nicht direkt benutzt, was die Last für den Übertragsgenerator minimiert. Eine NAND-Schaltung und eine NOR-Schaltung verknüpfen am Eingang jeder Stufe die Signale A und B der Addiererworte, um den Übertragsgenerator zu treiben. Alle Stufen arbeiten parallel, so daß nur eine logische Verzögerung im kritischen Pfad jeder Stufe n-1, n, n+1 usw. auftritt. Die Verzögerung durch die NOR-Schaltungen 50 oder 50' der Stufen n-1 beziehungsweise n ist unkritisch, weil diese Schaltungen zu den Übertragsgeneratoren 10 oder 10' parallel liegen. Die Signale der Summengeneratoren 30 oder 30', der NOR-Schaltungen 50 oder 50' und der Inverterschaltung 48 können verwendet werden, um alle benötigten logischen und arithmetischen Funktionen der ALU zu erzeugen.
• Es ist deutlich sichtbar, daß gemäß den Lehren der vorliegenden Erfindung eine Arithmetik-Logik-Schaltung beschrieben worden ist, welche auf einem Halbleitersubstrat oder Chip weniger Oberfläche benötigt, als es bekannte Arithmetik-Logik-Schaltungen vergleichbarer Leistungsfähigkeit tun. Die ALU der vorliegenden Erfindung ist schneller als bekannte Schnellübertrags-ALUs und in ihrer Leistungsfähigkeit vergleichbar mit komplexeren Parallelübertragsstrukturen.

Claims (8)

1. Addiererschaltung bestehend aus mindestens zwei invertierenden Volladdiererstufen, wobei jede Stufe einen Übertragsgenerator umfaßt und der besagte Übertragsgenerator enthält:

Pull-up-Mittel (12), die zwischen eine Versorgungsspannung (VDD) und einen Ausgangsanschluß ( OUT) geschaltet sind, wobei der Ausgangsanschluß ein Übertragssignal für die entsprechende folgende Stufe bereitstellt, sowie Pull-down- Mittel (14, 16), die zwischen den Ausgangsanschluß und einen auf Referenzpotential (Masse) liegenden Punkt geschaltet sind, umfassend

erste, zweite und dritte Transistoren (14, 16, 18), wobei die ersten und zweiten Transistoren (14, 16) zwischen den Ausgangsanschluß und den Referenzpotential führenden Punkt in Reihe geschaltet sind und wobei der dritte Transistor (18) zwischen den Ausgangsanschluß und den Referenzpotential führenden Punkt geschaltet ist,

erste Mittel (C IN) zum Anlegen eines Übertragssignals der entsprechenden vorhergehenden Stufe an ein Steuerelement des ersten Transistors,

zweite Mittel, enthaltend eine NAND-Schaltung (20), zum Erzeugen eines ersten Signals (A ODER B), das auf ein Steuerelement des zweiten Transistors geschaltet wird,

dritte Mittel, enthaltend eine NOR-Schaltung (22), zum Erzeugen eines zweiten Signals (A UND B), das auf ein Steuerelement des dritten Transistors geschaltet wird und

Mittel zum Anlegen eines ersten Logiksignals ( ) mit komplementärer Polarität an einen ersten Eingang der NAND- und der NOR-Schaltungen und zum Anlegen eines zweiten Signals ( ) komplementärer Polarität an einen zweiten Eingang der NAND- und der NOR-Schaltungen.

2. Addiererschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten, zweiten und dritten Transistoren erste, zweite beziehungsweise dritte N-Kanal-Feldeffekttransistoren sind und daß die Pull-up-Mittel P-Kanal-Feldeffekttransistoren enthalten.

3. Addiererschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Pull-up-Mittel erste, zweite und dritte P-Kanal- Feldeffekttransistoren enthalten, wobei die zweiten und dritten P-Kanal-Feldeffekttransistoren in Reihe zwischen die Versorgungsspannung und den Ausgangsanschluß geschaltet sind und wobei der dritte Feldeffekttransistor von einem gemeinsamen Punkt zwischen den ersten und zweiten Feldeffekttransistoren zum Ausgangsanschluß geschaltet ist, ein Steuerelement des ersten P-Kanal-Feldeffekttransistors mit dem Steuerelement des ersten Transistors verbunden ist, ein Steuerelement des zweiten P-Kanal-Feldeffekttransistors mit dem Steuerelement des dritten Transistors verbunden ist, und ein Steuerelement des dritten P-Kanal-Feldeffekttransistors mit dem Steuerelement des zweiten Transistors verbunden ist.

4. Addiererschaltung nach Anspruch 3, desweiteren umfassend einen Inverter (24), der einen vierten P-Kanal-Feldeffekttransistor besitzt, welcher mit einem vierten N-Kanal-Feldeffekttransistor zwischen die Versorgungsspannung und den Referenzpotential führenden Punkt in Reihe geschaltet ist, wobei der Ausgangsanschluß mit den Steuerelektroden der vierten P-Kanal- und N-Kanal-Feldeffekttransistoren verbunden ist.

5. Addiererschaltung nach Anspruch 4, desweiteren umfassend einen Summengenerator, welcher einen Eingang besitzt, der mit dem gemeinsamen Punkt zwischen den vierten P-Kanal- und N-Kanal-Feldeffekttransistoren verbunden ist.

6. Addiererschaltung nach Anspruch 5, desweiteren umfassend einen zweiten Übertragsgenerator (10') und einen zweiten Summengenerator (30'), wobei ein Eingang des zweiten Übertragsgenerators mit dem Ausgangsanschluß verbunden ist und wobei ein Eingang des zweiten Summengenerators mit dem gemeinsamen Punkt zwischen den vierten P-Kanal- und N-Kanal- Feldeffekttransistoren verbunden ist.

7. Addiererschaltung nach Anspruch 6, dadurch gekennzeichnet, daß der zweite Übertragsgenerator fünfte, sechste und siebente N-Kanal-Feldeffekttransistoren enthält, wobei die fünften und sechsten Feldeffekttransistoren zwischen einen zweiten Ausgangsanschluß und den Referenzpotential führenden Punkt in Reihe geschaltet sind, der siebente N-Kanal- Feldeffekttransistor zwischen den zweiten Ausgangsanschluß und den Referenzpotential führenden Punkt geschaltet ist, und eine Steuerelektrode des fünften N-Kanal-Feldeffekttransistors mit den Steuerelektroden der vierten P-Kanal- und N-Kanal-Feldeffekttransistoren verbunden ist.

8. Addiererschaltung nach Anspruch 7, desweiteren umfassend eine zweite NAND-Schaltung, die mit der Steuerelektrode des sechsten N-Kanal-Feldeffekttransistors verbunden ist und eine NOR-Schaltung, die mit der Steuerelektrode des siebenten N-Kanal-Feldeffekttransistors verbunden ist.