DE69126255T2

DE69126255T2 - BICMOS-Bitleitungsbelastung für einen Speicher mit verbesserter Zuverlässigkeit

Info

Publication number: DE69126255T2
Application number: DE69126255T
Authority: DE
Inventors: Scott George Nogle
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1990-07-06
Filing date: 1991-07-08
Publication date: 1997-11-13
Anticipated expiration: 2011-07-09
Also published as: DE69126255D1; JPH04229489A; EP0468660B1; JP2745873B2; EP0468660A1; US5155703A

Description

Erfindungsgebiet

Diese Erfindung betrifft im allgemeinen Speicher mit einem Lesemodus und einem Schreibmodus und im besonderen Speicher, die Datenbits in Speicherzellen speichern und Daten über Paare von komplementären Signalleitungen an diese Speicherzellen liefern und von ihnen empfangen.

Hintergrund der Erfindung

In einem statischen MOS-Direktzugriffsspeicher (SRAM) wird ein Datenbit einer Speicherzelle typischerweise durch ein Signal gelesen und geschrieben, das als eine Differenzspannung zwischen zwei Bitleitungen dargestellt wird. Mehrfache Speicherzellen sind mit einem Bitleitungspaar verbunden und bilden eine Spalte des Speichers, wobei jede Speicherzelle auf einer Reihe der Spalte gelegen ist. Jede Speicherzelle besitzt eine eindeutige Adresse an einem Schnittpunkt einer Reihe und einer Spalte. Die Bitleitungspaare werden in der Regel sowohl zum Lesen von Daten aus der Speicherzelle als auch zum Schreiben von Daten in die Speicherzelle verwendet. Wenn ein Schreibzyklus stattfindet, wird das Datenbit als eine Differenzspannung zwischen den zwei Bitleitungen auf das Bitleitungspaar getrieben. Die Differenzspannung ist groß genug, um einen bestehenden Wert in der ausgewählten Speicherzelle zu überschreiben. Die Differenzspannung auf den Bitleitungen beträgt typischerweise ca. 3 Volt. Wenn ein Lesezyklus stattfindet, legt eine ausgewählte Speicherzelle ein in der ausgewählten Speicherzelle gespeichertes Datenbit ebenfalls differentiell auf die Bitleitungespaare, und die Differenzspannung für den Lesezyklus kann unter 100 Millivolt liegen.
Wenn ein Schreibzyklus beendet ist, beginnt ein Lesezyklus, und die Differenzspannung, die am Ende des Schreibzyklusses noch auf dem Bitleitungspaar vorhanden ist, muß auf einen ausreichend niedrigen Pegel reduziert werden, damit die Daten während des folgenden Lesezyklusses nicht irrtümlich in den Speicher geschrieben werden. Die Differenzspannung auf dem Bitleitungspaar muß außerdem schnell verringert werden, so daß der Lesezyklus nicht unnötig verlängert wird. Dieser Prozeß wird Schreiberholung genannt. Die Schreiberholung kann entweder das Verbinden einer ersten Bitleitung des Bitleitungspaares mit einer zweiten Bitleitung des Bitleitungspaares, so daß sich ihre Spannungen einander annähern werden (bekannt als Ausgleichung), oder das Verbinden beider Leitungen mit einer Referenzspannung, in der Regel ein 5 Volt Stromversorgungsspannungsanschluß, (bekannt als Vorladen) oder beides umfassen. Wie auch immer erreicht, die Schreiberholung muß die Spannungen auf der ersten und zweiten Bitleitung des Bitleitungspaares nahe genug machen, so daß Daten nicht überschrieben werden und die richtigen Daten während des Lesezyklusses schnell abgetastet werden. Die Schreiberholung wird typischerweise durch als Bitleitungslasten bekannte Schaltungen erreicht, die sich auf jedem Bitleitungspaar befinden. Am Ende des Schreibzyklusses verbinden die Bitleitungslasten entweder die erste Bitleitung mit der zweiten Bitleitung der Bitleitungspaare oder verbinden jede Bitleitung mit einem Stromversorgungsspannungsanschluß, z.B. VDD, oder beides. Wenn Bipolar-CMOS- (BIC- MOS) Technologie vorhanden ist, können bipolare Transistoren, die schneller als entsprechende CMOS-Transistoren sind, verwendet werden, um entsprechende Bitleitungspaare vorzuladen. Die Vorladespannung ist gleich einem Basisvorspannungssignal, z.B. VDD, minus einem Basis- Emitter-Spannungs- (VBE) Diodenabfall eines entsprechenden Bipolar- Transistors.
Während des Schreibzyklusses stellt jedoch ein Dateneingangspuffer ein relativ großes Differenzsignal auf den Bitleitungen zur Verfügung, um den Inhalt einer ausgewählten Speicherzelle zu überschreiben. Die Differenzspannung kann 3 Volt übersteigen. Da das an die Basen der Bipolar-Transistoren in den Bitleitungslasten angelegte Vorspannungssignal während des Schreibzyklusses ein logisches Tief ist, kann an den Basis-Emitter-übergängen der Bipolar-Transistoren eine große Rückwärtsvorspannung entwickelt werden. Bipolar-Transistoren verschlechtern sich im rückwärts vorgespannten Zustand, und wenn die Rückwärtsvorspannung zunimmt, nimmt das Ausmaß der Verschlechterung zu. Die Verwendung von Bipolar-Transistoren unterliegt daher Zuverlässigkeitsproblemen insofern, als sich die Transistoren mit der Zeit verschlechtern, was letztlich einen Ausfall des Speichers zur Folge hat. EP 0136811 offenbart eine Bitleitungslast für einen Speicher, die mit komplementären Bitleitungen verbunden ist. Die Bitleitungslast umfaßt einen Bitleitungsclamp kombiniert mit einer Bitleitungsstromquelle, die durch eine Spannungsreferenz geregelt wird und Änderungen in den Transistoreigenschaften folgt.

Zusammenfassung der Erfindung

Folglich wird ein Speicher zur Verfügung gestellt, der eine Bitleitungslast umfaßt, die mit einem differentiellen Bitleitungspaar verbunden ist. Die Bitleitungslast umfaßt einen ersten Transistor mit einem Kollektor, der eine erste Referenzspannung empfängt, einer Basis, die ein Ausgleichssignal empfängt, und einem Emitter, der mit einer Bitleitung des differentiellen Bitleitungspaares verbunden ist, und einen zweiten Transistor mit einem Kollektor, der die erste Referenzspannung empfängt, einer Basis, die das Ausgleichssignal empfängt, und einem Emitter, der mit einer komplementären Bitleitung des differentiellen Bitleitungspaares verbunden ist. Die Bitleitungslast ist dadurch gekennzeichnet, daß sie weiter einen dritten Transistor mit einem Kollektor, der mit einem Stromversorgungsspannungsanschluß verbunden ist, einer Basis, die ein Vorspannungssignal empfängt, und einem Emitter, der die erste Referenzspannung liefert, und einen Widerstand mit einem ersten Anschluß umfaßt, der mit dem Stromversorgungsspannungsanschluß verbunden ist, und einem zweiten Anschluß, der mit dem Emitter des dritten Transistors verbunden ist.
Diese und andere Aufgaben, Merkmale und Vorteile werden aus der folgenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen klarer verstanden werden.

Kurzbeschreibung der Zeichnungen

Fig. 1 zeigt in Teilschaltbildform eine Bitleitungslast nach dem Stand der Technik und eine Steuerschaltung dafür.
Fig. 2 zeigt in Blockform einen Speicher, der die vorliegende Erfindung einschließt.
Fig. 3 zeigt ein Blockschaltbild eines Teils eines Speicherblockes des Speichers von Fig. 2.
Fig. 4 zeigt ein Schaltbild einer Bitleitungslast und der im Speicherblock von Fig. 3 gezeigten gemeinsamen Spannungstreiberschaltung.
Fig. 5 zeigt ein Zeitdiagramm von Signalen, die zu Fig. 4 gehören.
Fig. 6 zeigt in Teilschaltbildform die Bitleitungslast-Steuerschaltung von Fig. 3 zur Verwendung mit der Bitleitungslast von Fig. 4.

Ausführliche Beschreibung der Erfindung

Fig. 1 zeigt in Teilschaltbildform eine Bitleitungslast 20 nach dem Stand der Technik und eine Steuerschaltung 25 dafür. Siehe z.B. "Bitline Pull-Up Circuit for a BICMOS Read/Write Memory" von Tran in US- Patent Nr. 4,866,674, erteilt am 12. September 1989; Kertis et al., "A 12ns 256K BICMOS SRAM", in 1988 IEEE International Solid State Circuits Conference, Digest of Technical Papers, 18. Februar 1988, Seiten 186-187. Die Bitleitung 20 umfaßt einen NPN-Transistor 21 mit einem Kollektor, der mit einem Versorgungsspannungsanschluß "VDD" ververbunden ist, einer Basis zum Empfangen eines Signals "EQW" und einem Emitter, der mit einer Bitleitung 23 mit einem Signal "BITLINE" darauf verbunden ist, sowie einen NPN-Transistor 22 mit einem Kollektor, der mit VDD verbunden ist, einer Basis zum Empfangen des Signals EQW und einem Emitter, der mit einer Bitleitung 24 mit einem Signal
darauf verbunden ist. Die Steuerschaltung 25 umfaßt einen Inverter 26 mit einem Eingang zum Empfangen eines Schreibsignals " " und einem Ausgang sowie ein NAND-Gatter 27 mit einem ersten Eingang zum Empfangen eines Blockauswahlsignals "BS", einem zweiten Eingang, der mit dem Ausgang des Inverters 26 verbunden ist, und einem Ausgang, der EQW liefert.
Das Signal EQW veranlaßt die Transistoren 21 und 22, die Bitleitungen 23 und 24 vorzuladen. EQW wird entweder als Reaktion auf das als logisch tief negierte Signal BS oder das als logisch hoch negierte Signal geltend gemacht. Eine Schreiberholungsperiode findet zwischen einer Zeit statt, bei der entweder BS oder negiert ist, bis die Spannungen auf den Bitleitungen 23 und 24 im wesentlichen gleich sind. EQW wird als Reaktion auf das Geltendmachen beider Signale BS und negiert, um einen Schreibzugriff auf den Speicherblock anzuzeigen, in dem sich die Bitleitungslast 20 befindet. Wenn EQW geltend gemacht wird, erhöhen die Transistoren 21 und 22 die Spannung auf der entsprechenden Bitleitung, Bitleitung 23 bzw. Bitleitung 24, auf eine Basis-Emitter-Schwellenspannung (VBE) unter EQW. Außerdem wird typischerweise ein MOS-Transistor, der zwischen die Bitleitungen 23 und 24 geschaltet ist (nicht gezeigt), leitend gemacht, um die Spannung dazwischen auszugleichen. Weil die Bitleitungslast 20 Bipolar-Transistoren 21 und 22 verwendet, wird die Geschwindigkeit des Vorladens der Spannung auf den Bitleitungen nach dem Ende des Schreibzyklusses gegenüber der Verwendung von CMOS-Transistoren verbessert. Bei der Bitleitungslast 20 gibt es jedoch ein Problem. Während der Schreiberholungsperiode liefert die Bitleitungslast 20 eine Spannung auf den Bitleitungen 23 und 24, die etwa gleich (EQW - VBE) ist. Während eines Schreibzyklusses wird EQW jedoch auflogisch tief negiert. Das NAND-Gatter 27, typischerweise mit CMOS-Transistoren ausgeführt, liefert EQW bei einer logisch tiefen Spannung sehr nahe an der negativen Versorgungsspannung, "VSS", typisch bei null Volt. Folglich wird eine große Rückwärtsvorspannung zwischen dem Emitter und der Basis entweder des Transistors 21 oder des Transistors 22 entwickelt. Wenn die maximale Rückwärtsvorspannung "VRBMAX" bezeichnet wird, dann
VRBMAX = EQW - VBE - VSS (1)
Wenn EQW gleich 5 Volt, VBE gleich 0.7 Volt und VSS gleich 0 Volt, dann würde VRBMAX 4.3 Volt betragen. Mit der Zeit kann das andauernde Anlegen dieser großen Rückwärtsvorspannung den Transistor 21 oder 22 veranlassen, auszufallen, was einen Ausfall des ganzen Speichers zur Folge hat. Elektronisch bewirkt eine große Rückwärtsvorspannung an einem PN-Übergang die Injektion heißer Träger in das darüberliegende Oxid, was eine schwache Leistung des übergangs zur Folge hat. Siehe z.B. "Hot-Carrier Degradation in Bipolar Transistors at 300 and 110 K - Effect on BICMOS Inverter Performance", von Burnett und Hu in IEEE Transactions on Electron Devices, Band 37 Nr. 4, April 1990, Seiten 1171-1173. Das Ausmaß der Injektion heißer Träger ist proportional der Zeit, in der die Rückwärtsvorspannung auftritt. Die Größe von VRBMAX ist mit der mittleren Lebensdauer des Transistors bei gegebenen ungünstigsten Bedindungen durch eine semilogarithmische Beziehung verbunden; wenn VRBMAX linear abnimmt, nimmt die mittlere Lebensdauer exponentiell zu. Bei einer VRBMAX von 4.3 Volt ist die mittlere Lebensdauer der Transistoren der Bitleitungslast 20 unannehmbar kurz.
Fig. 2 zeigt in Blockform einen Speicher 30, der die vorliegende Erfindung einschließt. Fig. 2 zeigt Merkmale, die zum Verständnis der vorliegenden Erfindung gehören, läßt aber andere Merkmale weg. Der Speicher 30 umfaßt allgemein einen Blockvordecoder 31, einen Reihendecoder 32, einen Eingabe-Ausgabe-Teil 33 und einen Speicherblockteil 34. Der Eingabe-Ausgabe-Teil 33 umfaßt einen Lese/Schreib-Logikblock 35, einen Spaltenvordecoder 36, einen globalen Datenleitungslastteil 37, einen Datenausgangspuffer 38 und einen Dateneingangspuffer 39. Der Speicherblockteil 34 umfaßt eine Mehrzahl von Speicherblöcken; bei der gezeigten Ausführung umfaßt der Speicherblockteil 34 sechzehn Speicherblöcke 40-55.
Der Blockvordecoder 31 empfängt einen ersten Teil einer Mehrzahl von Adressensignalen "ADDRESS" und liefert als Reaktion vordecodierte Blocksignale "A8", " " "BP0-BP3", "BP4-BP7" und BP8-BP15. Ein einzelner Speicherblock empfängt eine eindeutige Kombination von vordecodierten Blocksignalen, die bestimmt, wenn der Block ausgewählt wird. Gerade Speicherblöcke empfangen , während ungerade Blöcke A8 empfangen. Die Speicherblöcke 40 und 41, 42 und 43, 44 und 45, 46 und 47, 48 und 49, 50 und 51, 52 und 53 und 54 und 55 empfangen die Signale BP8, BP9, BP10, BP11, BP12, BP13, BP14 bzw. BP15. Gerade Speicherblöcke empfangen BP0 bis BP3, während ungerade Speicherblöcke BP4-BP7 zum weiteren Decodieren empfangen. Der Reihendecoder 32 empfängt einen zweiten Teil von ADDRESS und liefert als Reaktion Signale "RS0- RS63". RS0-RS63 werden jedem Speicherblock bereitgestellt.
Der Lese/Schreib-Logikblock 35 empfängt als Eingänge ein Freigabesignal " " und ein Schreibsignal " ". Der Lese/Schreib-Logikblock 35 liefert als Reaktion ein Schreibsignal " " an jeden der Speicherblöcke 40-55 und ein Steuersignal "CSWE" an den Datenausgangspuffer 38 und den Dateneingangspuffer 39. ist ein gepuffertes Signal, das anzeigt, daß ein Schreibzyklus im Gange ist. CSWE ist ein Signal, das anzeigt, daß entweder ein Lesezyklus oder ein Schreibzyklus im Gange ist. Der Spaltenvordecoder 36 empfängt einen dritten Teil von ADDRESS und liefert als Reaktion eine Mehrzahl vordecodierter Spaltensignale "CPR0-CPR7" und "CPW0-CPW7. Die globalen Datenleitungslasten 37 sind mit jedem von 8 differentiellen globalen Datenleitungspaaren "RGDL0-RGDL7" und
verbunden. Die globalen Datenleitungslasten liefern als Reaktion Signale "PREDATA0-PREDATA7" und
Der Datenausgangspuffer 38 ist mit PREDATA0- PREDATA7 und
verbunden und liefert als Reaktion eine Mehrzahl von Datensignalen "DATA". Die Anzahl von Signalen in DATA entspricht der Anzahl von globalen Datenleitungspaaren; hier werden acht Datensignale in DATA bereitgestellt. Die Anzahl durch den Speicher 30 bereitgestellter Datenbits kann jedoch in verschiedenen Ausführungen variieren, so daß die Anzahl von Datensignalen in DATA dazwischen gelassen wird, um dies zu veranschaulichen. Der Dateneingangspuffer 39 empfängt DATA und liefert als Reaktion acht Datenleitungssignalpaare "WGDL0-WGDL7" und
Fig. 2 ist hilfreich beim Verstehen der Funktion eines Speichers, in dem die vorliegende Erfindung arbeitet. Der Speicher 30 ist imstande, Lese- und Schreibzyklen auszuführen. Der Speicher 30 ist als 16 Blökke organisiert, wobei jeder Block als 256 Reihen und 64 Spalten organisiert ist. Eine Funktion, die als Reihendecodierung angesehen werden kann, verwendet den ersten Teil der Adresse, um einen Block freizugeben und eine lokale Wortleitung in dem Block freizugeben. Die Reihendecodierung decodiert somit eine von 4096 lokalen Wortleitungen im Speicher 30. Die Reihendecodierungsfunktion umfaßt den Blockvordecoder 31 und den Reihendecoder 32. Eine lokale Wortleitung wird in einen freigegebenen Speicherblock als Reaktion auf RS0-R563 und eine Mehrzahl vom Blockvordecoder 31 empfangener vordecodierter Blocksignale freigegeben. Die Spaltendecodierung decodiert acht Bitleitungspaare aus 64 Bitleitungspaaren auf der freigegebenen lokalen Wortleitung. Reihenredundanz ist ebenfalls möglich, wird aber in Fig. 2 nicht gezeigt. Die Organisation des Speichers kann in verschiedenen Ausführungen verändert werden ebenso, welche Teile von ADDRESS jeweils zur Reihen- und Spaltendecodierung verwendet werden.
Im Lesezyklus wird E geltend gemacht, und das Signal W wird negiert. Der Lese/Schreib-Logikblock 35 hält die Signale WRT und CSWE negiert. Der Blockvordecoder 31 macht als Reaktion auf den ersten Teil von ADDRESS die Signale A8, und BP0-BP15 selektiv geltend. Der Reihendecoder 32 macht als Reaktion auf den zweiten Teil von ADDRESS ein Reihenauswahlsignal von RS0-RS63 selektiv geltend. Der durch die vordecodierten Signale A8 und und ein entsprechendes Signal aus der Gruppe BP8-BP15 ausgewählte Speicherblock benutzt dann die übrigen vordecodierten Signale BP0-BP7 zusammen mit einem aktiv tiefen Auswahlsignal von RS0-RS63, um eine lokale Wortleitung zu aktivieren. Innerhalb des ausgewählten Blocks gibt dann jede Speicherzelle auf der aktivierten lokalen Wortleitung ihren Inhalt an ein entsprechendes differentielles Bitleitungspaar ab. Die weitere Spaltendecodierung unter den Bitleitungspaaren wird mit Hilfe von CPR0-CPR7 durchgeführt. Die Art des Gange befindlichen Zyklusses bestimmt, welches Signal geltend gemacht wird, entweder eines von CPR0-CPR7 für einen Lesezyklus oder eines von CPW0-CPW7 für einen Schreibzyklus. Während des Lesezyklusses wird ein Signal von CPR0-CPR7 geltend gemacht, um eines von acht Bitleitungspaaren in einem ausgewählten Speicherblock auszuwählen, um auf einem entsprechenden globalen Datenleitungspaar auszugeben. CPR0-CPR7 decodieren somit 8 von 64 Bitleitungen. Schließlich werden acht Bitleitungspaare ausgewählt. Eine ausgewählte Speicherzelle befindet sich daher an einem Schnittpunkt einer freigegebenen lokalen Wortleitung und einem ausgewählten Bitleitungspaar in einem freigegebenen Speicherblock.
Die Differenzspannung auf jedem der acht ausgewhlten Bitleitungspaare wird durch die globalen Datenleistungslasten 37 empfangen und abgetastet, die den Ausgang der Speicherblöcke, einen Differenzstrom, in eine Differenzspannung auf den Signalen PREDATA0-PREDATA7 und
umwandeln. Die als PREDATA0-PREDATA7 und
differentiell dargestellten Datenbits werden dann durch den Datenausgangspuffer 38 außerhalb des Speichers 30 bereitgestellt.
In einem Schreibzyklus ist der Datenfluß im wesentlichen umgekehrt. Der Dateneingangspuffer 39 empfängt DATA und liefert als Reaktion jedes Datenbit differentiell an ein entsprechendes globales Schreibdatenleitungspaar. Da der Speicher 30 organisiert ist, acht Datenbits des Speichers pro Zugriff zu speichern oder zu liefern, wird DATA auf acht differentiellen globalen Schreibdatenleitungspaaren WGDL0-WGDL7 und
bereitgestellt. Die Signale CPW0-CPW7 vom Spaltendecoder 36 werden in einem ausgewählten Speicherblock verwendet, um die Spaltendecodierung durchzuführen, um die acht globalen Schreibdatenleitungen mit acht Bitleitungspaaren zu verbinden. Während des Schreibzyklusses wird ein Signal von CPW0-CPW7 geltend gemacht, um eines von acht Bitleitungspaaren in einem ausgewählten Speicherblock auszuwählen, um auf einem entsprechenden globalen Datenleitungspaar auszugeben. CPW0-CPW7 decodieren somit 8 von 64 Bitleitungen. Die Decodierung der lokalen Wortleitungen geschieht in der gleichen Weise wie für den Lesezyklus. Die auf den Bitleitungspaaren entwickelte Differenzspannung ist für den Schreibzyklus viel größer als für den Lesezyklus, um dem Inhalt der ausgewählten Speicherzellen zu überschreiben.
Fig. 3 zeigt in Blockform einen Teil des Speicherblocks 50 des Speichers 30 von Fig. 2. Der Speicherblock 50 umfaßt einen lokalen Wortleitungstreiberblock 60, einen Spaltendecoder 62, eine Steuersignalerzeugungsschaltung 64 und eine Speicheranordnung 66. Der lokale Wortleitungstreiberblock 60 liefert 256 lokale Wortleitungssignale, einschließlich einer repräsentativen lokalen Wortleitung 71, als Reaktion auf eingegebene Rei henauswahl signale RS0-RS63, Blocksignal e BP0-BP3 und BP13 und . Außerdem liefert er ein Blockauswahlsignal "BS" als Reaktion auf BP13 und . Die Speicheranordnung 66 umfaßt eine Mehrzahl Speicherzellen an jedem Schnittpunkt einer lokalen Wortleitung und einem Bitleitungspaar. In Fig. 3 befindet sich eine repräsentative Speicherzelle 70 an einem Schnittpunkt der lokalen Wortleitung 71 und einem Bitleitungspaar, das eine Bitleitung 72, die ein Signal "BL" darauf bereitstellt, und eine Bitleitung 73 umfaßt, die ein Signal " " darauf bereitstellt. Die Bitleitungen 72 und 73 sind mit dem Spaltendecoder 62 verbunden. Der Spaltendecoder 62 empfängt außerdem ein Signal "WLOC" und BS. WLOC ist ein Signal aus einer Gruppe von Signalen "WLOCO-WLOC7, in Fig. 3 nicht gezeigt, das der Spaltenadresse der Speicherzellen auf den Bitleitungen 72 und 73 entspricht; es ist generisch auserwählt, diese Tatsache hervorzuheben. Verbunden mit den Bitleitungen 72 und 73 ist die Bitleitungslast 74, die als Eingänge EQBIAS, EQLOC und WLOC empfängt. Die Steuerschaltung 64 empfängt die Signale EQBIAS und CPW, um die Signale EQLOC und WLOC bereitzustellen. CPW ist ein durch den Speicherblock 50 empfangenes Signal aus der Gruppe CPW0-CPW7, das der Spaltenadresse der Speicherzellen auf den Bitleitungen 72 und 73 entspricht; es ist generisch auserwählt, um diese Tatasche hervorzuheben. Andere Steuerschaltungen empfangen andere entsprechende vordecodierte Spaltensignale der Gruppe CPW0-CPW7. Der Spaltendecoder 62 empfangt acht Signale CPR0-CPR7 und ist mit jedem Bitleitungspaar in der Speicheranordnung 66 und mit acht globalen Lesedatenleitungspaaren verbunden (nicht alle in Fig. 3 gezeigt). Gezeigt werden in Fig. 3 ein globales Lesedatenleitungspaar, das eine erste globale Lesedatenleitung 80, die RGDL0 daraufliefert, und eine zweite globale Lesedatenleitung 81 umfaßt, die
darauf liefert, verbunden mit dem Ausgang des Spaltendecoders 62, sowie ein globales Schreibdatenleitungspaar, das eine erste globale Schreibdatenleitung 82, die WGDL0 daraufliefert, und eine zweite globale Schreibdatenleitung 83 umfaßt, die
darauf liefert, verbunden mit einem Eingang des Spaltendecoders 62.
Im Betrieb wird der Speicherblock 50 durch die Geltendmachung der vordecodierten Signale und BP13 ausgewählt. Wenn und BP13 geltend gemacht sind, macht der lokale Wortleitungstreiber 60 das Signal BS geltend, um ausgewählte Bitleitungslasten zu aktivieren und die durch den Spaltendecoder 62 durchgeführte Spaltendecodierung zu aktivieren. Wenn der Speicherblock 50 ausgewählt wird, stellt der lokale Wortleitungstreiberblock 60 als Reaktion auf RS0-RS63 eine von 256 Wortleitungen und acht zusätzliche vordecodierte Blocksignale BP0-BP7 bereit. In dem Lesezyklus, wenn der Speicherblock 50 ausgewählt wird und der lokale Wortleitungstreiberblock 60 die lokale Wortleitung 71 geltend macht, dann koppelt die Speicherzelle 70 ein darin gespeichertes Datenbit differentiell auf die Bitleitungen 72 und 73. Die Bitleitungslast 74 zieht die Bitleitungen 72 und 73 aktiv hoch. Wenn in der Speicherzelle 70 eine binäre 1 gespeichert ist, wird zwischen BL und eine positive Differenzspannung entwickelt Wenn in der Speicherzelle 70 eine binäre 0 gespeichert ist, wird zwischen BL und eine negative Differenzspannung entwickelt. In jedem Fall besitzen die Transistoren in der Speicherzelle 70 Gategrößen, die groß genug sind, eine durch die Bitleitungslast 74 bereitgestellte Spannung genug zu reduzieren, so daß eine Differenzspannung durch den Spaltendecoder 62 erkannt werden kann. Der Spaltendecoder 62 decodiert dann ein Bitleitungspaar für jedes globale Lesedatenleitungspaar. Jedes ausgewählte Bitleitungspaar wird mit einem entsprechenden globalen Lesedatenleitungspaar verbunden, und die in der entsprechenden ausgewählten Speicherzelle gespeicherte Information wird abgetastet und als ein Differenzstrom auf die entsprechende globale Lesedatenleitung gelegt.
Im Schreibzyklus werden Daten von acht globalen Schreibdatenleitungspaaren an entsprechende ausgewählte Speicherzellen angelegt. Während die Decodierung wie im Lesezyklus stattfindet, werden Daten durch den Spaltendecoder 62 während des Schreibzyklusses von den globalen Schreibdatenleitungen 82 und 83 empfangen, die die Signale WGDL0 und
darauf bereitstellen. Ein prinzipieller Unterschied zwischen dem Lesezyklus und dem Schreibzyklus ist, daß während der Lesezyklusses eine kleine Differenzspannung auf dem Bitleitungspaar entwikkelt wird, aber während des Schreibzyklusses eine große Differenzspannung durch den Spaltendecoder 62 auf dem Bitleitungspaar entwikkelt wird. Während die auf dem Bitleitungspaar während des Schreibzyklusses entwickelte Spannung groß genug sein muß, um ein in einer entsprechenden Speicherzelle gespeichertes Bit zu überschreiben, muß die Bitleitungslast die Spannung auf den Bitleitungen nach einem Schreibzyklus ausreichend vorladen und ausgleichen, um einen folgenden Lesezyklus nicht zu stören.
Fig. 4 zeigt in Schaltbildform die Bitleitungslast 74 zur Verwendung im Speicher 30 und die NPN-Transistoren 101 und 102 und den Widerstand 105, die zum Vorspannen der Bitleitungslast 74 benutzt werden. Die Bitleitungslast 74 umfaßt die NPN-Transistoren 103 und 104, einen Widerstand 105 und die P-Kanal-Transistoren 106, 107 und 108. Der Transistor 101 besitzt einen mit VDD verbundenen Kollektor, eine Basis zum Empfangen des Signals EQBIAS und einen mit einem Knoten 110 verbundenen Emitter. Der Transistor 102 besitzt einen mit VDD verbundenen Kollektor, eine Basis zum Empfangen des Signals EQBIAS und einen mit einem Knoten 111 verbundenen Emitter. Der Transistor 103 besitzt einem mit dem Knoten 110 verbundenen Kollektor, eine Basis zum Empfangen des Signals EQLOC und einen mit der Bitleitung 72 verbundenen Emitter. Der Transistor 104 besitzt einen mit dem Knoten 110 verbundenen Kollektor, eine Basis zum Empfangen des Signals EQLOC und einen mit der Bitleitung 73 verbundenen Emitter. Der Widerstand 105 besitzt einen mit VDD verbundenen ersten Anschluß und einen zweiten Anschluß, der mit dem Knoten 110 verbunden ist. Der Transistor 106 besitzt eine mit dem Knoten 111 verbundene Source, ein mit VSS verbundenes Gate und einen mit der Bitleitung 72 verbundenen Drain. Der Transistor 107 besitzt eine mit dem Knoten 111 verbundene Source, ein mit VSS verbundenes Gate und einen mit der Bitleitung 73 verbundenen Drain. Der Transistor 108 besitzt eine mit der Bitleitung 72 verbundene erste Stromelektrode, ein Gate zum Empfangen des Signals WLOC und eine mit der Bitleitung 73 verbundene zweite Stromelektrode. Welche Stromelektrode des Transistors 108 als eine Source arbeitet und welche Stromelektrode als ein Drain arbeitet, hängt von der jeweiligen Spannung auf den Bitleitungen 72 und 73 ab.
Im fundamentalen Betrieb dient die Bitleitungslast 74 zwei Funktionen. Erstens, die Bitleitungslast 74 zieht beide Bitleitungen 72 und 73 aktiv hoch, um die Spannungen BL und während des Lesezyklusses richtig zu entwickeln. Während des Lesezyklusses liefern die Transistoren 103 und 104 Spannungen auf den Bitleitungen 72 und 73 als Reaktion auf einen Differenzstrom davon. Außerdem ziehen die Transistoren 106 und 107, die immer leitend sind, die Bitleitungen 72 und 73 schwach hoch. Der Transistor 108 ist während des Lesezyklusses ebenfalls leitend, um eine Differenzspannung auf einen kleinen Betrag zu begrenzen, wobei der kleine Betrag zum Abtasten gerade groß genug ist. Zweitens, die Bitleitungslast 74 gleicht während der Schreiberholungsperiode die Spannungen auf den Bitleitungen 72 und 73 aus und lädt sie vor. Die Schreiberholung findet während des übergangs von einem Schreibzyklus zu einem Lesezyklus statt. Das Vorladen wird durch die Transistoren 103 und 104 zustandegebracht, die vorbestimmte Spannungen auf die Bitleitungen 72 und 73 legen, und die Ausgleichung wird durch den Transistor 108 zustandegebracht, der die Bitleitungen 72 und 73 miteinander verbindet. Die Aktion der Transistoren 103, 104 und 108 stellt sicher, daß die Spannungen auf den Bitleitungen 72 und 73 am Ende der Schreiberholungsperiode im wesentlichen gleich sind. Die Bitleitungslast 74 liefert gegenüber der Bitleitungslast 20 von Fig. 1 eine Verbesserung, weil eine ungünstigste Rückwärtsvorspannung an den Bipolar-Transistoren 103 und 104 auf eine vorbestimmte Spannung begrenzt wird, wobei die vorbestimmte Spannung eine annehmbare mittlere Lebensdauer der Transistoren unter ungünstigsten Bedingungen gewährleistet.
Insbesondere liefert der Transistor 101 eine Spannung am Knoten 110, die einen Basis-Emitter-Diodenspannungsabfall (VBE) unter der Spannung des Signals EQBIAS liegt, oder (EQBIAS - VBE). Ähnlich liefert der Transistor 102 eine Spannung am Knoten 111, die gleich (EQBIAS - VBE) ist. Man beachte, daß der Basis-Emitter-Diodenspannungsabfall VBE für alle Transistoren als gleich angenommen wird. In Wirklichkeit bestimmt die Emittergröße von Bipolar-Transistoren zum Teil die VBE eines Transistors. Kleinere Abweichungen der VBE der verschiedenen Transistoren beeinflussen die Erfindung jedoch nicht. EQBIAS wird etwas keiner als VDD eingestellt und im wesentlichen von Schwankungen der VDD unabhängig gemacht. Wenn VDD ca. 5 Volt beträgt, kann EQBIAS auf etwa 4.2 Volt gesetzt werden. Wenn die VBE des Transistors 101 0.7 Volt beträgt, ist die Spannung am Knoten 110 etwa 3.5 Volt.
Während der Schreiberholungsperiode erhöhen die Transistoren 103 und 104 die Spannung auf den Bitleitungen 72 und 73 auf (EQLOC - VBE). Das Signal EQLOC wird während des Lesezyklusses bei etwa EQBIAS bereitgestellt. EQLOC wird auf ein logisches Tief von etwa zwei VBE über VSS negiert, wenn eine entsprechende Speicherzelle während des Schreibzyklusses augewählt wird, und wird ansonsten auf einem logischen Hoch von etwa EQBIAS, bei ca. 4.2 Volt, geltend gemacht. Die maximale Rückwärtsvorspannung (VRBMAX) an den Transistoren 103 und 104 tritt während eines Schreibzyklusses auf:
VRBMAX = BL(HOCH) - EQLOC(TIEF) (2)
oder etwa 3.5 - 1.4 = 2.1 Volt. Wenn VBE 0.7 Volt ist und VSS 0 Volt beträgt, würde VRBMAX etwa 2.1 Volt betragen, was bedeutend weniger ist als bei der Bitleitungslast 20 des Standes der Technik von Fig. 1. Die durch den Transistor 101 und den Widerstand 105 am Knoten 110 gelieferte Spannung kann zwischen mehreren Bitleitungslasten geteilt werden. Ähnlich kann die durch den Transistor 102 am Knoten 111 bereitgestellte Spannung zwischen mehreren Bitleitungslasten geteilt werden. Die Bitleitungslast 74 ist somit eine Ersatzdarstellung der Bitleitungslastschaltung und stellt nicht alle Komponenten dar, die für jede Bitleitungslast einmalig sind. Bei der bevorzugten Ausführung teilen sich 64 Bitleitungslasten in den Knoten 110. Die Spannung am Knoten 110 wird durch acht identische Schaltungen innerhalb des Blocks 50 bereitgestellt, die jeweils Komponenten besitzen, die dem Transistor 101 und dem Widerstand 105 entsprechen. In die Spannung am Knoten 111 teilen sich alle 16 Speicherblöcke 40-55 von Fig. 2, wobei jeder Speicherblock eine identische Schaltung bereitstellt, die einen dem Transistor 102 entsprechenden Transistor umfaßt, dessen Emitter mit dem Knoten 111 verbunden ist.
Die Kombination des Transistors 101 und des Widerstandes 105, um die Spannung am Knoten 110 bereitzustellen hat bestimmte erwünschte Wirkungen zum Verhindern von Selbsterhöhung. Selbsterhöhung tritt auf, wenn die Spannung an der Basis eines Bipolar-Transistors schnell zunimmt, während der Emitter mit einer stark kapazitiven Last verbunden ist. Der Basis-Emitter-PN-Übergang weist eine zugehörige Übergangskapazität auf. Wenn die Spannung an der Basis plötzlich erhöht wird, wird eine große Basis-Emitter-Spannung entwickelt (da die stark kapazitive Last einer plötzlichen Zunahme der Spannung entgegensteht). Die Kapazität eines PN-Übergangs nimmt in hohem Maße zu, wenn die VBE einen Diodenspannungsabfall übersteigt. Die Kapazität des Basis-Emitter-Übergangs hebt folglich den Pegel der Basis an, sowie die Spannung am Emitter ansteigt. Die Selbsterhöhung kann gestoppt werden, indem die Ladung auf der Basis reduziert wird. Ein Weg, die Ladung auf der Basis zu verringern ist, den Transistor zu veranlassen, in die Sättigung zu gehen, indem die Basis-Kollektor-Diode vorwärts vorgespannt wird. Der Transistor 101 und der Widerstand 105 vermindern die Wirkung der Selbsterhöhung an den Basen der Transistoren 103 und 104, indem die Spannung an den Kollektoren der Transistoren 103 und 104 verringert wird, wenn ein großer Kollektorstrom fließt (während der Schreiberholung). Der Widerstand 105 veranlaßt die Spannung am Knoten 110 auf VDD zu sein, wenn im wesentlichen kein Strom fließt, was der Fall ist, wenn EQLOC sich auf einem logischen Tief befindet. Im Wirklichkeit fließt ein kleiner Rückwärts-Sättigungsstrom, aber wenn der Widerstand 105 richtig bemessen ist, kann dieser Strom ignoriert werden. Wenn EQLOC auf ein logisches Hoch schaltet, wird entweder der Transistor 103 oder 104 anfangs aktiv, weil sein Basis-Emitter-Übergang in eine Bitleitung bei einer tiefen Spannung vorwärts vorgespannt wird und sein Basis-Kollektor-Übergang rückwärts vorgespannt wird. Ein Kollektorstrom wird bereitgestellt, der in den Knoten 110 fließt. Bei einen nennenswerten Strom beginnt die Spannung am Knoten 110 infolge des IR-Abfalls im Widerstand 105 abzufallen. Der Transistor 101 hält jedoch die Spannung am Knoten 110 davon ab, unter (EQBIAS - VBE) abzufallen. Wenn die Basisspannung des Transistors 103 oder 104 um einen Diodenspannungsabfall über (EQBIAS - VBE) ansteigt, wird die überschüssige Basisladung über die Basis-Kollektordiode entladen, und die Selbsterhöhung wird angehalten. Sowie der Kollektorstrom des Transistors 103 abnimmt, erhöht der Widerstand 105 die Spannung am Kollektor des Transistors 103, um den Transistor 103 aus der Sättigung zu bringen.
Wieder auf Fig. 3 verweisend können zwei Quellen von Rückwärtsvorspannung an den Basis-Emitter-Übergängen der Transistoren 103 und 104 von Fig. 4 erkannt werden. Erstens, wie vorangehend erörtert, kann eine Rückwärtsvorspannung während eines Schreibzyklusses gebildet werden. Die Spannung auf den Bitleitungen 72 und 73 beträgt (EQLOC - VBE), wenn das Vorladen beendet ist. Während eines Schreibzyklusses wird EQLOC als eine logisch tiefe Spannung bereitgestellt. Eine Differenz zwischen einer logisch hohen Spannung und einer logisch tiefen Spannung auf EQLOC muß daher auf eine vorbestimmte Spannung begrenzt werden, um eine annehmbare Transistorlebensdauer unter ungünstigsten Bedingungen sicherzustellen. Zweitens, während des Schreibzyklusses legt der Dateneingangspuffer 39 von Fig. 2 ein zu speicherndes Datenbit auf ein globales Schreibdatenleitungspaar. Der Spaltendecoder 62 benutzt dann die vordecodierten Spaltensignale WLOC0-WLOC7, um die globalen Schreibdatenleitungspaare mit ausgewählten Bitleitungspaaren zu verbinden. Um sicherzustellen, daß die ungünstigste Basis-Emitter- Rückwärtsvorspannung kleiner als die durch EQLOC hergestellte vorbestimmte Spannung ist, begrenzt der Dateneingangspuffer 39 von Fig. 2 eine logisch hohe Spannung auf einer globalen Schreibdatenleitung, z.B. WGDL0 oder
auf (EQLOC - VBE). Man beachte, daß der Spaltendecoder 62 diese Spannung geringfügig vermindern kann, wenn er die globalen Schreibdatenleitungen mit den Bitleitungspaaren verbindet.
Fig. 5 zeigt Wellenformen der Signale EQLOC und WLOC und anderer zugehöriger Signale. Die dargestellten Signale sind WLOC EQBIAS, BL, und EQLOC. Fig. 5 zeigt die Änderung der Spannung jedes der zugehörigen Signale in bezug auf die Zeit. Ein Zeitpunkt "t1" auf der horizontalen Achse stellt ungefähr eine Zeitaufteilung zwischen einem Schreibzyklus und einem Lesezyklus dar. Vor Zeit t1 ist der Schreibzyklus im Gange; zwischen tl und einer Zeit "t2" liegt die Schreiberholungsperiode. EQBIAS ist bei ca. 4.2 Volt konstant. Während des Schreibzyklusses wird zwischen BL und eine Spannung entwickelt. Wie zuvor angemerkt, wird die Spannung auf BL und durch den Dateneingangspuffer 39 von Fig. 2 auf die globalen Schreibdatenleitungen gelegt, die vom Spaltendecoder 62 von Fig. 3 mit ausgewählten Bitleitungspaaren verbunden werden. In dem gezeigten Beispiel wird eine binäre 1 als eine positive Differenzspannung zwischen BL und bereitgestellt. BL liegt auf etwa 3.5 Volt, während eine VBE über VSS oder etwa 0.7 Volt liegt. Folglich gibt es eine Differenzspannung von etwa 2.8 Volt, die ausreichend ist, eine schnelle Übertragung von Daten sicherzustellen, wenn der Inhalt einer ausgewählten Speicherzelle während des Schreibzyklusses überschrieben wird. EQLOC liegt auf (VSS + 2VBE) oder etwa 1.4 Volt. Wenn die Schreiberholungsperiode beginnt, beginnt EQLOC bei tl anzusteigen. Sowie EQLOC ansteigt, steigt auch an. Zur selben Zeit wird WLOC negiert, was den Transistor 108 von Fig. 4 leitend macht, um die Bitleitungen 72 und 73 miteinander zu verbinden. Die Spannung auf BU steigt an, bis sie bei einer Zeit "t2" etwa gleich der Spannung auf BL ist. Die maximale Rückwärtsvorspannung, "VRB103", tritt in diesem Fall am Transistor 103 auf. Bei der gezeigten Ausführung ist VRB103 = 3.5 - 1.4 = 2.1 Volt. VRB103 ist folglich viel kleiner als die mit der Bitleitungslast 20 des Standes der Technik von Fig. 1 verbundene VRBMAX von 4.3 Volt. Die für EQLOC gewählten logisch hohen und tiefen Spannungen, die Sourcespannungen der Transistoren 106 und 107 (gezeigt in Fig. 4) und die durch den Dateneingangspuffer 39 (gezeigt in Fig. 2) bereitgestellten Spanungen, die schließlich mit entsprechenden Bitleitungen verbunden werden, sichern eine ungünstigste Rückwärtsvorpsannung von ca. 2.1 Volt, um eine mittlere Transistorlebensdauer von mindestens 10 Jahren unter ungünstigsten Bedingungen zu garantieren. Die logisch hohen und logisch tiefen Spannungen für EQLOC sichern außerdem eine schnelle übertragung von Daten während des Schreibzyklusses. Die ungünstigsten Bedingungen treten auf, wenn in eine gegebene Speicherzelle fortlaufend geschrieben wird, bei maximal spezifizierter Spannung für VDD und bei ninimal spezifizierter Temperatur. Man beachte, daß andere Transistorlebensdauern sichergestellt werden können, indem kleinere ungünstigste Rückwärtsvorspannungen gewählt werden.
Fig. 6 zeigt in Teilschaltbildform die Steuersignalerzeugungsschaltung 64 zur Verwendung mit der Bitleitungslast von Fig. 4. Die Schaltung 64 umfaßt ein NAND-Gatter 121, die N-Kanal-Transistoren 135, 136 und 137, einen Widerstand 138, einen P-Kanal-Transistor 139, die NPN- Transistoren 140, 141, 142 und 143, einen N-Kanal-Transistor 144, einen P-Kanal-Transistor 145 und einen Inverter 146. Das NAND-Gatter 121 umfaßt die P-Kanal-Transistoren 131 und 132 und die N-Kanal-Transistoren 133 und 134.
Der Transistor 131 besitzt eine mit EQBIAS verbundene Source, ein Gate zum Empfangen des Signals BS und einen Drain, der einen Ausgangsanschluß des NAND-Gatters 121 bildet. Der Transistor 132 besitzt eine mit EQBIAS verbundene Source, ein Gate zum Empfangen eines Signals "CPW" und einen Drain, der mit dem Drain des Transistors 131 verbunden ist. Der Transistor 133 besitzt einen mit dem Drain des Transistors 131 verbundenen Drain, ein Gate zum Empfangen des Signals BS und eine Source. Der Transistor 134 besitzt einen mit der Source des Transistors 133 verbundenen Drain, ein Gate zum Empfangen des Signals CPW und eine mit VSS verbundene Source. Der Transistor 135 besitzt einen Drain, ein Gate zum Empfangen des Signals BS und eine Source. Der Transistor 136 besitzt einen mit der Source des Transistors 135 verbundenen Drain, ein Gate zum Empfangen des Signals CPW und eine Source. Der Transistor 137 besitzt einen mit der Source des Transistors 136 verbundenen Drain, ein mit dem Drain des Transistors 131 verbundenes Gate und eine mit VSS verbundene Source. Der Widerstand 138 besitzt einen mit EQBIAS verbundenen ersten Anschluß und einen zweiten Anschluß, der EQLOC liefert. Der Transistor 139 besitzt eine mit EQBIAS verbundene Source, ein Gate zum Empfangen des Signals WLOC und einen mit dem zweiten Anschluß des Widerstandes 138 verbundenen Drain. Der Transistor 140 besitzt einen mit VDD verbundenen Kollektor, eine mit dem Drain des Transistors 131 verbundene Basis und einen Emitter, der mit dem zweiten Anschluß des Widerstandes 138 und dem Drain des Transistors 139 verbunden ist. Der Transistor 141 besitzt einen mit dem Emitter des Transistors 140 verbundenen Kollektor, eine mit dem zweiten Anschluß des Widerstandes 138 und dem Drain des Transistors 139 verbundene Basis und einen mit dem Drain des Transistors 135 verbundenen Emitter. Der Transistor 142 besitzt einen mit dem Emitter des Transistors 141 verbundenen Kollektor, eine mit dem Drain des Transistors 137 verbundene Basis und einen mit VSS verbundenen Emitter. Der Transistor 143 besitzt einen mit VDD verbundenen Kollektor, eine mit dem Drain des Transistors 131 verbundene Basis und einen Emitter. Der Transistor 144 besitzt eine mit dem Emitter des Transistors 141 verbundene erste Stromelektrode, ein mit VDD verbundenes Gate und eine mit dem Emitter des Transistors 143 verbundene zweite Stromelektrode. Der Transistor 145 besitzt eine mit VDD verbundene Source, ein Gate zum Empfangen des Signals WLOC und einen mit dem Emitter des Transistors 143 verbundenen Drian. Der Inverter 146 besitzt einen mit dem Emitter des Transitors 143 verbundenen Eingangsanschluß und einen Ausgangsanschluß, der das Signal WLOC liefert.
Die Schaltung 64 kann zuerst durch die zwischen den Eingangssignalen hergestellte logische Beziehung und dann durch Art und Weise verstanden werden, wie die in Fig. 6 gezeigten Komponenten die Funktionen ausführen. BS ist ein Signal, das auf einem logischen Hoch geltend gemacht wird, wenn ein Block, in dem sich ein entsprechendes Bitleitungspaar befindet, freigegeben wird. CPW ist ein Signal, das auf einem logischen Hoch geltend gemacht wird, wenn ein Schreiben auf die entsprechenden Bitleitungspaare stattfindet, und entspricht einem Signal der Gruppe CPW0-CPW7. EQLOC, das am Emitter des Transistors 140 bereitgestellt wird, ist ein logisches NAND zwischen den Signalen BS und CPW. WLOC andererseits wird als eine Umkehrung des logischen NAND zwischen CPW und BS bereitgestellt; mit anderen Worten, als ein logisches UND zwischen BS und CPW. Während WLOC auf CMOS-Pegeln bereitgestellt wird, mit einem logischen Hoch von etwa VDD und einem logischen Tief von etwa VSS, wird EQLOC mit einem logischen Hoch von etwa EQBIAS und einem logischen Tief von etwa VSS + 2VBE bereitgestellt. Wie früher beschrieben, verbessert die Begrenzung der logisch tiefen Spannung von EQLOC die mittlere Lebensdauer der Transistoren 103 und 104 von Fig. 4.
Der Ausgangsanschluß des NAND-Gatters 121 wird durch den Drain des Transistors 131 gebildet. Wenn Ausgang des NAND-Gatters 121 ein logisches Hoch ist, wird der Basis-Emitter-übergang des Transistors 140 vorwärts vorgespannt, um EQLOC als ein logisches Hoch bereitzustellen. Wenn der Ausgang des NAND-Gatters 121 ein logisches Hoch ist, sind entweder der Transistor 131 oder 132 und beide leitend. Da beide Transistoren 131 und 132 P-Kanal-Transistoren sind, die mit der Spannung EQBIAS, etwa 4.2 Volt, verbunden sind, macht ame logisch tiefe Spannung an den Gates die Transistoren leitend. Eine Drain-Source-Spannung Vos jedes Transistors ist etwa null Volt, und die Spannung am Ausgang des NAND-Gatters 121 liegt etwa bei EQBIAS. Die logisch hohe Spannung von EQLOC liegt folglich bei etwa EQBIAS. Andererseits erscheint (EQBIAS - VBE) am Eingang des Inverters 146 und wird durch den Transistor 145 mit VDD verriegelt. Diese Spannung wird vom Inverter 146 als ein logisches Hoch erkannt, und der Ausgang des Inverters 146 wird auf ein logisches Tief getrieben. Der Transistor 139 wird zur Sättigung gebracht, was EQLOC auf EQBIAS erhöht. Der Inverter 146 und der Transistor 139 bilden also im wesentlichen eine schwache Verriegelung, um EQLOC auf EQBIAS zu erhöhen, sobald EQLOC von einem logischen Tief zu einem logischen Hoch wechselt. Der Transistor 137 wird durch den Ausgang des NAND-Gatters 121 leitend gemacht und verbindet die Basis des Transistors 142 mit VSS, was den Basis-Emitter-Übergang des Transistors 142 davon abhält, vorwärts vorgespannt zu werden, und folglich verhindert, daß irgendein Strom in den Kollektor des Transistors 141 oder 142 fließt.
Wenn der Ausgang des NAND-Gatters 121 ein logisches Tief ist, verursacht durch ein logisches Hoch von BS und CPW, wird EQLOC bei etwa (VSS + 2VBE) bereitgestellt. Der Basis-Emitter-Übergang des Transistors 140 wird rückwärts vorgespannt, und der Transistor 139 wird nichtleitend. Die Transistoren 135 und 136 werden beide leitend und verbinden den Kollektor des Transistors 142 mit der Basis des Transistors 142. Der Transistor 137 wird nichtleitend. EQLOC wird folglich über die zwei als Dioden geschalteten Transistoren 141 und 142 mit VSS verbunden. Der Widerstand 138 liefert den Vorspannungsstrom, um die Basis-Emitter-Dioden der Transistoren 141 und 142 vorwärts vorgespannt zu halten.
Was WLOC angeht ist, wenn der Ausgang des NAND-Gatters 121 ein logisches Hoch ist, die Spannung am Eingang des Inverters 146 ein logisches Hoch, und der Ausgang des Inverters 146 ist ein logisches Tief. Der Transistor 145 wird dann leitend, um eine schwache Verriegelung bereitzustellen, wenn die Spannung am Eingang des Inverters 146 von einem logischen Tief zu einem logischen Hoch wechselt. Wenn der Ausgang des NAND-Gatters 121 auf ein logisches Tief schaltet, wird der Transistor 143 nichtleitend. Die am Eingang des Inverters 146 entwickelte hohe Spannung veranlaßt dann den Transistor 144, leitend zu sein und die Spannung am Eingang des Inverters 146 über den Widerstand 138 auf VSS zu entladen, bis sie unter den Schaltpunkt des Inverters 146 geht. Man sollte sich erinnern, daß die Schaltung 64 nur eine Ausführung zum Erzeugen der in Fig. 5 gezeigten Wellenformen ist und daß andere Schaltungen möglich sind.
Es sollte jetzt ersichtlich sein, daß ein Speicher mit verbesserter Schreiberholung und verbesserter Zuverlässigkeit beschrieben worden ist. Bei der veranschaulichten Ausführung umfaßt der Speicher eine Mehrzahl von Speicherblöcken, wobei jeder Speicherblock eine Mehrzahl von Speicherzellen besitzt, die sich an Schnittpunkten von lokalen Wortleitungen und Bitleitungspaaren befinden. Verbunden mit jedem Bitleitungspaar ist eine Bitleitungslast, die einen ersten und zweiten Bipolar-Transistor und einen dritten, vierten und fünften P-Kanal-CMOS-Transistor umfaßt. Der erste und zweite Bipolar-Transistor werden so vorgespannt, daß eine ungünstigste Rückwärtsvorspannung auf eine vorbestimmte Spannung begrenzt wird. Die Begrenzung der ungünstigsten Rückwärtsvorspannung ist eine Folge der Begrenzung der logisch hohen Spannung des Ausgleichssignals, das benutzt wird, die Basen des ersten und zweiten Transistors vorzuspannen, was eine minimale logisch tiefe Spannung des Ausgleichssignals liefert und die logisch hohe Spannung auf den Bitleitungen während des Schreibzyklusses begrenzt. Die vorbestimmte Spannung wird so gewählt, daß das Anlegen der ungünstigsten Rückwärtsvorspannung eine gegebene mittlere Lebensdauer des ersten und zweiten Transistors unter ungünstigsten Bedingungen sichert. Unter Verwendung von Bipolar-Transistoren stellt die Bitleitungslast eine schnelle Schreiberholung zur Verfügung, und die Begrenzung der ungünstigsten Rückwärtsvorspannung verbessert die Zuverlässigkeit.
Während die Erfindung im Kontext einer bevorzugten Ausführung beschrieben worden ist, wird für die Fachleute in der Technik ersichtlich sein, daß die vorliegende Erfindung in vieler Hinsicht modifiziert werden und viele Ausführungen anders als die oben spezifisch dargelegten und beschriebenen annehmen kann. Zum Beispiel kann die vorliegende Erfindung in Verbindung mit anderen Arten von Speicherelementen wie einem Registersatz in einem Mikroprozessor verwendet werden und ist nicht auf die Verwendung in Einzelchipspeichern beschränkt. Folglich wird durch die anliegenden Ansprüche beabsichtigt, alle Modifikationen der Erfindung abzudecken, die in den Umfang der Erfindung fallen.

Claims

1. Speicher (30), umfassend:

eine Bitleitungslast (74), die mit einem differentiellen Bitleitungspaar (72, 73) verbunden ist, wobei die Bitleitungslast (74) umfaßt:

einen ersten Transistor (103) mit einem Kollektor, der eine erste Bezugsspannung empfängt, einer Basis, die ein Ausgleichssignal empfängt, und einem Emitter, der mit einer Bitleitung (72) des differentiellen Bitleitungspaares (72, 73) verbunden ist, und

einen zweiten Transistor (104) mit einem Kollektor, der die erste Bezugsspannung empfängt, einer Basis, die das Ausgleichssignal empfängt, und einem Emitter, der mit einer komplementären Bitleitung (73) des differentiellen Bitleitungspaares (72, 73) verbunden ist, gekennzeichnet durch:

einen dritten Transistor (101) mit einem Kollektor, der mit einem Stromversorgungsspannungsanschluß verbunden ist, einer Basis, die ein Vorspannungssignal empfängt, und einem Emitter, der die erste Bezugsspannung bereitstellt, und

einen Widerstand (105) mit einem ersten Anschluß, der mit dem Stromversorgungsspannungsanschluß verbunden ist, und einem zweiten Anschluß, der mit dem Emitter des dritten Transistors (101) verbunden ist.

2. Speicher (30) nach Anspruch 1, bei dem die Bitleitungslast (74) weiter umfaßt:

einen vierten Transistor (106) mit einer ersten Stromelektrode, die mit der Bitleitung (72) verbunden ist, einer Steuerelektrode, die mit einem zweiten Stromversorgungsspannungsanschluß verbunden ist, und einer zweiten Stromelektrode, die eine zweite Bezugsspannung empfängt, und

einen fünften Transistor (107) mit einer ersten Stromelektrode, die mit der komplementären Bitleitung (73) verbunden ist, einer Steuerelektrode, die dem zweiten Stromversorgungsspannungsanschluß verbunden ist, und einer zweiten Stromelektrode, die die zweite Bezugsspannung empfängt.

3. Speicher (30) nach Anspruch 2, bei dem die Bitleitungslast (74) weiter umfaßt:

einen sechsten Transistor (108) mit einer ersten Stromelektrode, die mit der Bitleitung (72) verbunden ist, einer Steuerelektrode, die ein zweites Ausgleichssignal empfängt, und einer zweiten Stromelektrode, die mit der komplementären Bitleitung (73) verbunden ist.

4. Speicher (30) nach Anspruch 2, bei dem die zweite Bezugsspannung durch einen siebten Transistor (102) erzeugt wird, der einen Kollektor, der mit dem Stromversorgungsspannungsanschluß verbunden ist, eine Basis, die das Vorspannungssignal empfängt, und einen Emitter besitzt, der die zweite Bezugsspannung bereitstellt.