DE69126073T2

DE69126073T2 - Halbleiterspeicher mit einer Sequenz getakteter Zugriffskode zum Eintritt in den Prüfmodus

Info

Publication number: DE69126073T2
Application number: DE69126073T
Authority: DE
Inventors: Thomas Allyn Coker; David Charles Mcclure; William Carl Slemmer
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1990-08-17
Filing date: 1991-08-12
Publication date: 1997-12-11
Anticipated expiration: 2011-08-13
Also published as: EP0471544A3; EP0768676A3; EP0768676A2; KR920005171A; DE69133365D1; EP0471544B1; KR100205451B1; DE69126073D1; JP3115036B2; EP0471544A2; DE69133365T2; JPH05288806A; EP0768676B1; US5072138A

Description

Die vorliegende Erfindung ist auf dem Gebiet der Halbleiterspeicher gelegen und ist insbesondere auf den Eintritt in spezielle Testmodes für derartige Speicher gerichtet.
Diese Erfindung steht in einer Beziehung zu der europaischen Patentanmeldungsveröffentlichung EP-A-0 472 266. Diese Anmeldung bezieht sich auch auf die europäischen Patentanmeldungsveröffentlichungen 0 471 541, 0 471 542, 0 475 588, 0 475 589, 0 475 590, 0 471 540 und 0 471 543, die allesamt zeitgleich mit dieser Anmeldung eingereicht worden sind.
Bei modernen Speichern hoher Dichte, wie etwa Speichern mit wahlfreiem Zugriff, die 2²&sup0; Bits (1 Megabit) oder mehr haben, stellen die Zeit und die Anordnung, die für die Testfunktion und die Zeitabstimmung sämtlicher Bits in dem Speicher erforderlich sind, einen wesentlichen Teil der Herstellungskosten dar. Folglich wachsen die Herstellungskosten ebenfalls an, wenn die für ein derartiges Testen bzw. Prüfen erforderliche Zeit anwächst. Da die Herstellung von Speichereinrichtungen allgemein in einem großen Umfang vorgenommen wird, kann die Einsparung von nur ein paar Sekunden pro Einrichtung zu einer bemerkenswerten Kostenverringerung und Investitionsvermeidung führen, wobei der große Umfang von hergestellten Speichereinrichtungen in Betracht zu ziehen ist.
Speicher mit wahlfreiem Zugriff (RAMs) sind insbesondere bemerkenswerten Prüf- bzw. Testkosten nicht nur wegen der Notwendigkeit, sowohl Daten in jedes der Bits in dem Speicher zu schreiben und aus jedem zu lesen, ausgesetzt, sondern auch weil RAMs häufig Fehlern aufgrund einer Struktur- bzw. Musterempfindlichkeit ausgesetzt sind. Die Strukturfehlerempfindlichkeit taucht wegen der Möglichkeit eines Bits auf, das das Halten seines gespeicherten Datenzustandes von den Datenzuständen in den Bits, die physikalisch zu einem bestimmten zu prüfenden Bit benachbart sind und den Operationen darin abhängen können. Dies verursacht, daß die Testzeit für RAMs nicht nur linear von ihrer Dichte abhängt (d.h. der Anzahl von Bits, die für die Speicherung verfügbar sind), sondern bei einigen Struktur-empfindlichkeitstest bzw. -anfälligkeitstests von dem Quadrat (oder der Potenz 3/2) der Anzahl der Bits abhängig ist. Offensichtlich steigt die für den Test jedes Bits von jeder Einrichtung bei der Herstellung erforderliche Zeit zum Testen mit einer hohen Rate an, wenn die Dichte der RAM-Einrichtungen ansteigt (allgemein um einen Faktor von vier von Generation zu Generation).
Es sollte bemerkt werden, daß viele andere integrierte Schaltungseinrichtungen neben den Speicherchips selbst Speicher auf dem Chip verwenden. Beispiele derartiger integrierter Schaltungen umfassen viele moderne Mikroprozessoren und Mikrocomputer, wie auch kundenspezifische Einrichtungen, wie etwa Gatteranordnungen (gate arrays), in denen Speicher eingebettet sind. Ähnliche Kostendrücke treten bei der Herstellung dieser Produkte ebenfalls auf, wobei die Zeit und die Anlagen, die für das Testen bzw. Prüfen der Speicherabschnitte erforderlich sind, einbezogen sind.
Eine Lösung, die in der Vergangenheit verwendet worden ist, um die Zeit und die Anlagen zu verringern, die zum Testen bzw. Prüfen der Halbleiterspeicher, wie etwa RAMs, erforderlich sind, besteht in der Verwendung von speziellen "Testmodes" bzw. "Prüfmodes", in denen der Speicher in einen speziellen Betrieb eintritt, der sich von seinem normalen Betrieb unterscheidet. In derartigen Testmodes kann sich der Betrieb des Speichers sehr von dem normalen Betrieb unterscheiden, da der Betrieb beim internen Prüfen bzw. Testen vorgenommen werden kann, ohne den Einschränkungen des normalen Betriebs unterworfen zu sein.
Ein Beispiel eines speziellen Testmodes ist ein interner "Parallel-Testmode" oder Multibit-Testmode. Herkömmliche Parallel-Testmodes ermöglichen den Zugriff auf mehr als einen Speicherplatz in einem einzigen Zyklus, wobei allgemeine Daten in mehrere Plätze gleichzeitig geschrieben und daraus gelesen werden. Für Speicher, die mehrere Eingangs-/Ausgangsanschlüsse haben, würde auf mehrere Bits in einem solchen Mode für jeden der Eingangs-/Ausgangsanschlüsse zugegriffen werden, um den Parallel-Testbetrieb zu erreichen. Dieser Parallel-Testbetrieb ist natürlich im normalen Betrieb nicht verfügbar, da der Benutzer dazu in der Lage sein muß, unabhängig auf jedes Bit zuzugreifen, um die volle Speicherkapazität zu nutzen. Ein derartiges Paralleltesten wird bevorzugt in einer solchen Weise ausgeführt, so daß die mehreren Bits, auf die in jedem Zyklus zugegriffen wird, physikalisch voneinander getrennt sind, so daß eine geringe Wahrscheinlichkeit für Strukturempfindlichkeitswechselwirkungen unter den Bits auftritt, auf die gleichzeitig zugegriffen wird. Eine Beschreibung eines derartigen Paralleltests kann in McAdams et al., "A 1-Mbit CMOS Dynamic RAM With Design-For-Test Functions", IEEE Journal of Solid-State Circuits, Band SC-21, Nr. 5 (Oktober 1986), Seiten 635-642, aufgefunden werden.
Andere spezielle Testmodes können für bestimmte Speicher verfügbar sein. Beispiele von Tests, die in derartigen Modes durchgeführt werden können, enthalten das Testen bzw. Prüfen der Datenhaltezeitdauer der Speicherzelle, Tests bestimmter Schaltungen innerhalb des Speichers, wie etwa Decodern oder Leseverstarkern, und das Abfragen von bestimmten Abschnitten der Schaltung, um Merkmale der Einrichtung zu bestimmen, wie etwa, ob der Speicher freigegebene redundante Zeilen oder Spalten hat oder nicht. Der oben bezuggenommene Artikel von McAdams et al. beschreibt diese und andere Beispiele von speziellen Testfunktionen.
Wenn natürlich die Speichereinrichtung in einem derartigen speziellen Testmode ist, arbeitet sie nicht vollständig als Speicher mit wahlfreiem Zugriff. Deshalb können, falls der Speicher aufgrund eines Fehlers in einem der Testmodes ist, z. B. wenn er in ein System eingebaut ist, Daten nicht gespeichert und wiedergewonnen werden, wie es für einen solchen Speicher erwartet werden würde. Zum Beispiel schreibt der Speicher den gleichen Datenzustand in mehrere Speicherplätze, wenn er in dem parallelen Testmode ist. Folglich wird der Speicher, wenn an ihn eine Adresse im Parallel-Testmode angelegt wird, einen Datenzustand ausgeben, der nicht einzig von dem gespeicherten Datenzustand abhängt, sondern auch von den Ergebnissen des Parallel-Vergleichs abhängen kann. Darüber hinaus verringert der Parallel-Testmode notwendigerweise die Anzahl von unabhängigen Speicherplätzen, in die Daten geschrieben und daraus wiedergewonnen werden können, da auf vier oder mehr Speicherplätze gleichzeitig zugegriffen wird. Es ist deshalb wichtig, daß die Freigabe des speziellen Testmodes in einer derartigen Weise realisiert werden kann, daß die Aussicht gering ist, daß unbeabsichtigterweise in einen speziellen Testmode eingetreten wird.
Frühere Techniken zum Eintritt in einen speziellen Testmode umfassen die Verwendung eines speziellen Anschlusses, um den gewünschten Betrieb anzuzeigen. Eine einfache frühere Technik zum Eintritt in einen Testmode ist das Anlegen eines hohen oder niedrigen logischen Pegels an einen zweckgebundenen Anschluß, um entweder den üblichen Betriebsmode oder einen speziellen Testmode, wie etwa einen Paralleltest, auszuwählen, wie es in dem US-Patent Nr. 4,654,849 beschrieben ist. Ein anderer Versuch zum Eintritt in einen Testmode, der einen derartigen zweckgerichteten Anschluß verwendet, wird in Shimada et al., "A 46-ns 1-Mbit CMOS SRAM", IEEE Journal of Solid-State Circuits, Band 23, Nr. 1, (Februar 1988), Seiten 53-58, offenbart, wo ein Testmode durch das Anwenden einer hohen Spannung an einen zweckgebundenen Steuerkontakt freigegeben wird, während eine Schreiboperation durchgeführt wird. Diese Techniken sind relativ einfach, jedoch erfordern sie natürlich einen zusätzlichen Anschluß neben denen, die für den üblichen Speicherbetrieb erforderlich sind. Während ein derartiger zusätzlicher Anschluß verfügbar sein kann, wenn der Speicher in der Form eines Wafers bzw. einer Scheibe geprüft wird, tritt auch eine merkliche Test- bzw. Prüfzeit nach dem Anordnen in einer Baugruppe bzw. in einem Gehäuse auf, währenddessen auch die speziellen Testmodes nützlich sind. Um diese Technik eines zweckgebundenen Test- bzw. Prüffreigabeanschlusses für den Baugruppen- bzw. Gehäusetest zu verwenden, ist es deshalb nötig, daß die Baugruppe bzw. das Gehäuse einen Stift oder einen anderen externen Anschluß für diese Funktion hat. Aufgrund der Wünsche der Systemingenieure, daß die Schaltungsbaugruppe bzw. das Schaltungsgehäuse so klein wie möglich, mit so wenig wie möglich Anschlüssen, sein soll, ist deshalb die Verwendung eines zweckgebundenen Stiftes bzw. Pins für den Eintritt in den Testmode unerwünscht. Falls darüber hinaus ein zweckgerichteter Anschluß zum Eintreten in den Testmode in der Baugruppen- bzw. der Gehäuseform vorgesehen ist, muß der Benutzer des Speichers achtgeben, um sicherzustellen, daß die passende Spannung an diesen zweckgerichteten Anschluß angelegt wird, so daß nicht unbeabsichtigterweise während der Verwendung des Systems in den Testmode eingetreten wird.
Eine andere Technik zur Freigabe spezieller Testmodes liegt in der Verwendung eines Überspannungssignals an einem oder an mehreren Anschlüssen, die während des normalen Betriebs anderen Zwecken dienen, wobei eine derartige Überspannung anzeigt, daß der Testmode freizugeben ist, wie es auch in dem US- Patent Nr. 4,654,849 und in dem US-Patent Nr. 4,860,259 beschrieben ist (wobei eine Überspannung an einem Adreßanschluß verwendet wird). Das US-Patent Nr. 4,860,259 beschreibt auch ein Verfahren, das einen speziellen Testmode in einem dynamischen RAM in Reaktion auf einen Überspannungszustand an dem Spaltenadressen-Abfrage-Anschluß freigibt, gefolgt von dem Abfallen der Spannung an diesem Anschluß auf einen niedrigen logischen Pegel. Der oben zitierte Artikel von McAdams et al. beschreibt ein Verfahren zum Eintritt in einen Testmode, das das Multiplexen einer Testzahl auf Adreßeingänge umfaßt, während ein Überspannungszustand an einem Taktstift bzw. Taktpin vorkommt, wobei die Zahl an den Adreßeingängen einen von mehreren speziellen Testmodes auswählt. Ein derartiges Freigeben von speziellen Testmodes durch eine Überspannung fügt wegen ihrer zusätzlichen Komplexität eine Sicherheit hinzu, das nicht unbeabsichtigt in die speziellen Testmodes im Verhältnis zu der Verwendung eines zweckgerichteten Steueranschlusses zur Freigabe der Testmodes eingetreten wird.
Die Verwendung eines Überspannungssignals an einem Anschluß, wobei der Anschluß auch während des normalen Betriebs eine Funktion hat, ist jedoch immer noch der unbeabsichtigten Freigabe des speziellen Modes ausgesetzt. Dies kann während des Einsetzens des Speichers in einen unter Spannung liegenden Sockel auftreten, wobei die Speichereinrichtung in einen Platz eingebaut wird, der bereits hochgefahren worden ist. Abhängig von der Art, auf die die Einrichtung physikalisch in Kontakt zu den Spannungen gebracht wird, ist es leicht möglich, daß der Anschluß, an dem die Überspannung den Testmode freigibt, auf eine bestimmte Spannung vorgespannt ist, bevor die Leistungszufuhranschlüsse derart vorgespannt sind. Die üblicherweise für derartige Anschlüsse verwendete Überspannungserfassungsschaltung vergleicht die Spannung an dem Anschluß gegenüber einer Leistungszufuhr oder einer anderen Bezugsspannung. Bei dem Einbau in einen unter Spannung liegenden Sockel kann die Spannung an dem Anschluß, obwohl sie nicht höher als die tatsächliche Leistungszufuhrspannung ist, jedoch immer noch den speziellen Mode freigeben, falls der Anschluß diese Spannung sieht, bevor er die Leistungszufuhrspannung, der gegenüber der Anschluß verglichen wird, zu sehen bekommt. Folglich kann, selbst wo spezielle Testmodes durch ein Überspannungssignal an einem Anschluß freigegeben werden, ein Zustand mit einem unter Spannung liegenden Sockel immer noch den speziellen Mode unbeabsichtigterweise freigeben.
Es sollte auch bemerkt werden, daß ähnliche Arten der unbeabsichtigten Freigabe von speziellen Testmodes während des Hochfahrens der Einrichtung auftreten können, falls die Übergänge in dem System derart sind, daß eine Spannung an den Anschluß angelegt wird, an dem eine Überspannung den Testmode vor der Zeit auswählt, zu der die Leistungszufuhrspannung die Einrichtung erreicht.
Der unbeabsichtigte Eintritt in den Testmode ist insbesondere gefährlich, wo eine ähnliche Art des Betriebes gefordert wird, um den Testmode zu sperren. Zum Beispiel erfordert der in dem Artikel von McAdams et al. beschriebene Speicher einen Überspannungszustand zusammen mit einem bestimmten Code, um aus dem Testmode in den normalen Betrieb zurückzukehren. In der Systemumgebung bzw. im Systemzusammenhang kann jedoch keine Möglichkeit bestehen, mit der eine Überspannung an die Einrichtung angelegt werden kann (anders als bei dem Zustand mit dem unter Spannung liegenden Sockel oder dem Zustand beim Hochfahren, der die Einrichtung unbeabsichtigt in den Testmode versetzt). Folglich kann es in einem derartigen System, falls die Speichereinrichtung in einem Testmode ist, keinen Weg geben, ausgenommen das Herunterfahren bzw. Ausschalten des Speichers, auf dem ein Normalbetrieb des Speichers wieder hergestellt werden kann.
Bei diesen Techniken nach dem Stand der Technik, wie sie etwa in dem Artikel von McAdams et al. beschrieben sind, legen zu der Zeit des Überspannungsausschlages bestimmte der Adreßanschlüsse einen Code an, der anzeigt, welcher der speziellen Testmodes einschließlich dem Zurücksetzen in den normalen Betriebsmode auszuwählen ist. Derartige frühere Techniken haben nur die Anzahl von Anschlüssen abgefragt, die notwendig sind, um aus den verfügbaren Testmodes auszuwahlen. Zum Beispiel fragt der in dem Artikel von McAdams et al. beschriebene Speicher den Wert an vier Anschlüssen ab, um aus den zehn verfügbaren Modes auszuwählen; vier Anschlüsse sind die minimale Anzahl von Anschlüssen, die erforderlich sind, um einen aus zehn Modes auszuwählen. Da die abgefragten Adreßanschlüsse im allgemeinen einen Wert daran (obgleich zufällig) zu der Zeit der unbeabsichtigten Überspannungszustände, die durch Störungen bzw. Rauschen, Hochfahren, Einsetzen in einen unter Spannung liegenden Sockel und dergleichen, die oben beschrieben worden sind, haben werden, wird der zufällige Wert an den Anschlüssen sehr wahrscheinlich unbeabsichtigt einen speziellen Test- oder Betriebsmode auswählen.
Wie ferner in dem Artikel von McAdams et al. beschrieben, ist ein spezieller Testmode durch einen Code auswählbar, bei dem sämtliche der Anschlüsse bei dem gleichen logischen Pegel, z. B. allesamt "0", sind. Unter den an den abgefragten Anschlüssen beim Hochfahren oder bei dem Einsetzen in einen unter Spannung befindlichen Sockel verfügbaren Werten ist der Zustand der Anschlüsse, bei dem sie bei dem gleichen logischen Pegel sind, wahrscheinlicher als die anderen verfügbaren Werte. Falls folglich spezielle Testmodes durch derartige Werte in der Schaltung ausgewählt werden, wächst die Wahrscheinlichkeit des Eintritts in einen speziellen Testmode durch einen unbeabsichtigten Überspannungsausschlag zusätzlich an.
Es ist deshalb eine Aufgabe dieser Erfindung, eine verbesserte Schaltung zur Verfügung zu stellen, um einen speziellen Mode in einer integrierten Schaltungseinrichtung freizugeben, in dem die Sicherheit gegen einen unbeabsichtigten Eintritt in einen speziellen Mode gesteigert wird.
Es ist ferner eine Aufgabe dieser Erfindung, eine derartige Schaltung zur Verfügung zu stellen, die dem zufälligen Eintritt in den speziellen Testmode weniger ausgesetzt ist, z. B. durch den Einbau in einem unter Spannung liegenden Sockel oder durch Hochfahren.
Es ist ferner eine Aufgabe dieser Erfindung, eine verbesserte Schaltung zur Verfügung zu stellen, um einen speziellen Mode in einer integrierten Schaltungseinrichtung freizugeben, in dem eine Abfolge von Auswahlcodes zur Verfügung gestellt wird.
Es ist eine weitere Aufgabe dieser Erfindung, eine derartige, verbesserte Schaltung zur Verfügung zu stellen, bei der die Codes in der Abfolge im Verhältnis zu der Anzahl von Codes, die durch die während des Testmodeeintritts ausgewerteten Anschlüsse auswählbar sind, spärlich sind.
Es ist ferner eine Aufgabe dieser Erfindung, eine derartige, verbesserte Schaltung zur Verfügung zu stellen, die zu Zwecken des Testmodeeintritts Werte außer acht läßt, die an anderen ausgewerteten Anschlüssen als denen der Auswählcodes empfangen worden sind.
Andere Aufgaben und Vorteile der Erfindung werden den Fachleuten im Stand der Technik ersichtlich werden, die sich auf diese Beschreibung beziehen.
Die IEEE Journal of Solid-State Circuits, Band 25, Nr. 1, vom Februar 1990, New York, USA, Seiten 68-71, XP000101850, von F. Miyaji et al, offenbart eine Schaltung zum Erzeugen eines Testfreigabesignals, bei dem das Testfreigabesignal in Reaktion auf zwei Schreibfreigabepulse während einer Periode bzw. Zeitdauer erzeugt wird, bei der ein Fensterpuls gesetzt wird, wobei der Fensterpuls durch ein Chipsperrsignal getriggert bzw. ausgelöst wird, wobei das Chipsperrsignal während der Dauer des Fensterpulses aufrechterhalten wird.
Gemäß der vorliegenden Erfindung wird eine Schaltung zur Freigabe eines speziellen Betriebsmodes zur Verfügung gestellt, die aufweist: einen ersten Anschluß, um ein Modeeinleitungssignal zu empfangen; einen zweiten Anschluß, um Modeauswählcodes zu empfangen; mehrere Halteeinrichtungen bzw. Zwischenspeicher, die in Serie miteinander angeschlossen sind, wobei ein erster der mehreren Halteeinrichtungen bzw. Zwischenspeicher, der einen bekannten logischen Zustand hat, an seinen bzw. ihren Dateneingang angeschlossen ist, und ein letzter der mehreren Halteeinrichtungen bzw. Zwischenspeicher ein Freigabesignal an seinem bzw. ihrem Ausgang erzeugt; eine Auswerteschaltung, um einen ersten Taktpuls an die mehreren Halteeinrichtungen bzw. Zwischenspeicher in Reaktion auf einen ersten Modeauswählcode, der in Verbindung mit einem ersten Puls des Modeeinleitungssignals empfangen worden ist, anzulegen, der zu einem ersten vorbestimmten Wert paßt, und wobei die Auswerteschaltung einen zweiten Taktpuls an die mehreren Halteeinrichtungen bzw. Zwischenspeicher in Reaktion auf einen zweiten Modeauswählcode, der in Verbindung mit einem zweiten Puls des Modeeinleitungssignals empfangen worden ist, anlegt, der zu einem zweiten vorbestimmten Wert paßt.
Die Erfindung kann in eine Speichereinrichtung einbezogen werden, die eine Schaltung hat, die mehrere Überspannungsausschläge von einem bestimmten Anschluß zusammen mit einer Abfolge von ausgewählten Codes erfordert, um einen speziellen Betriebsmode, z. B. einem Testmode, freizugeben. Die Schaltung enthält mehrere Flip-Flops, die jeweils mit jedem Überspannungsausschlag zusammen mit einem gültigen Testauswählcode geta~tet werden, wobei der letzte der Serie bzw. Reihe ein internes Testfreigabesignal erzeugt. Die gültigen Codes unterscheiden sich für jeden der Überspannungsausschläge in der Abfolge, so daß die Wahrscheinlichkeit eines unbeabsichtigten Eintritts in den speziellen Mode wesentlich verringert ist.
Einige Ausführungsformen der Erfindung werden nun beispielhaft und unter Bezugnahme auf die beigefügten Darstellungen beschrieben, in denen:
Fig. 1 eine elektrische Darstellung einer Speichereinrichtung in Blockform ist, die die bevorzugte Ausführungsform der Erfindung einbezieht.
Fig. 2 eine elektrische Darstellung der Testmodefreigabeschaltung des Speichers in Blockform nach Fig. list.
Fig. 2a und 2b elektrische Darstellungen von alternativen Ausführungsformen der Testmodefreigabeschaltung in Blockform nach Fig. 1 sind.
Fig. 3 eine elektrische Darstellung der Überspannungserfassungsschaltung in der Testmodefreigabeschaltung in schematischer Gestalt nach Fig. 2 ist.
Fig. 4 eine elektrische Darstellung in schematischer Form einer ersten Ausführungsform einer Einschaltrücksetzschaltung ist, die in sich eine Rücksetzschaltung umfaßt, wie sie in der Testmodefreigabeschaltung nach Fig. 2 verwendet wird.
Fig. 4a und 4b elektrische Diagramme von abgeänderten Ausführungsformen von Rücksetzschaltungen für die Einschaltrücksetzschaltung in schematischer Gestalt nach Fig. 4 sind.
Fig. 5 eine elektrische Darstellung der Auswertelogik in der Testmodefreigabeschaltung in schematischer Form nach Fig. 2 ist.
Fig. 5a, 5b und 5c elektrische Darstellungen von alternativen Ausführungsformen der Auswertelogik in der Testmodefreigabeschaltung in schematischer Form nach Fig. 2 sind.
Fig. 6 ein elektrisches Diagramm in schematischer Gestalt des D-Flipflops ist, das in der Testmodefreigabeschaltung nach Fig. 2 verwendet wird.
Fig. 7, 8 und 9 Zeitdiagramme sind, die den Betrieb der Testmodefreigabeschaltung nach Fig. 2 in dem Speicher nach Fig. 1 darstellen.
Es wird nun auf Fig. 1 Bezug genommen, wobei eine Blockdarstellung einer integrierten Speicherschaltung 1 erörtert wird, die die bevorzugte Ausführungsform der Erfindung, die hierin beschrieben wird, einbezieht. Der Speicher 1 ist eine integrierte Speicherschaltung, z.B. ein statischer Speicher mit wahlfreiem Zugriff (SRAM), der 2²&sup0; oder 1.048.576 Speicherplätze oder Bits hat. Der Speicher list in diesem Beispiel ein Breitwortspeicher, der als 2¹&sup7; oder 128k adressierbare Plätze von jeweils 8 Bit organisiert ist. Folglich werden z.B. bei einer Leseoperation bei dem Zugriff auf einen der Speicherplätze acht Datenbits an den acht Eingangs-/Ausgangsanschlüssen DQ0 bis DQ7 erscheinen. Der Speicher 1 enthält in diesen Beispielen eine Anordnung 10, die 1024 Zeilen bzw. Reihen und 1024 Spalten hat, wobei bei jedem normalen bzw. üblichen Speicherbetrieb auf acht Spalten zugegriffen wird.
Bei diesem Beispiel des Speichers list die Speicheranordnung 10 in acht Subanordnungen 12&sub0; bis 12&sub7; unterteilt, wobei jede 1024 Zeilen und 128 Spalten hat. Zu Zwecken der Verringerung der verbrauchten Leistung während des aktiven Betriebs wird bei dieser Ausführungsform nur eine der Subanordnungen 12 während jedes aktiven Zyklus erregt, wobei die Auswahl der Subanordnung 12, die zu erregen ist, durch die gewünschte Speicheradresse festgelegt ist (d.h. drei Bits der Spaltenadresse). Folglich werden, wie weiter im folgenden beschrieben wird, während eines normalen Speicherbetriebs, wie etwa einem Lesen, sämtliche acht Bits des Speicherplatzes, auf den zugegriffen wird, in der gleichen Subanordnung 12 plaziert sein.
Der Speicher 1 enthält 17 Adreßanschlüsse A0 bis A16, um die 17 Adreßbits zu empfangen, die erforderlich sind, um eine einzige Speicheradresse zu spezifizieren. In der herkömmlichen Weise werden die Signale von diesen 17 Adreßanschlüssen mittels Adreßpuffern 11 gepuffert bzw. zwischengespeichert. Nach einer derartigen Pufferung werden Signale, die zehn der Adreßanschlüsse (A7 bis A16) entsprechen, durch den Zeilendecoder 4 empfangen, um diejenige der 1024 Zeilen in der Anordnung 10 auszuwählen, die durch den Zeilendecoder 14 über den Bus 15 zu erregen ist. Signale, die den verbleibenden sieben Adreßanschlüssen (A0 bis A6) entsprechen, werden durch die Eingangs-/Ausgangsschaltung und den Spaltendecoder 16 empfangen, um eine der Subanordnungen 12 über die Steuerleitungen 17 auszuwählen und um die gewünschten Spalten darin gemäß dem Spaltenadreßwert auszuwählen. Während die Signalleitungen zur Kommunikation des Adreßwertes von den Adreßpuffern 11 zu dem Zeilendecoder 14 und der Eingangs-/Ausgangsschaltung und dem Spaltendecoder 16 angezeigt werden, sollte es zur Kenntnis genommen werden, daß viele herkömmliche Speicher sowohl die wahren als auch die komplementären Werte von jedem Adreßwert zu den jeweiligen Decodern zur Vereinfachung der Decodierung übermitteln.
Wie oben bemerkt, erregt der Speicher 1 gemäß dieser Ausführungsform zu Zwecken der Reduzierung des Leistungsverbrauchs nur eine der Subanordnungen 12, die gemäß den drei signifikantesten Spaltenadreßbits ausgewählt worden ist. Bei dieser Ausführungsform sind Wiederholeinrichtungen (nicht gezeigt) zwischen den Subanordnungen 12 vorhanden, um das Anlegen der erregten Wortleitung innerhalb der Subanordnung 12 zu steuern. Auf diese Weise steuert die Spaltenadresse (insbesondere die drei signifikantesten Bits) das Anlegen der Wortleitung, so daß nur der Abschnitt der Wortleitung in der ausgewählten Subanordnung 12 während des Speicherbetriebszyklus erregt bzw. aktiviert wird. Der Spaltendecoder 16 wählt auch acht der 256 Spalten in der ausgewählten Subanordnung 12 gemäß dem Wert der verbleibenden Bits der Spaltenadresse aus. Bei dieser Ausführungsform werden auch zu Zwecken der Verringerung des aktiven Leistungsverbrauchs nur jene Leseverstärker (nicht gezeigt) in der ausgewählten Subanordnung 12 erregt, die mit den gewünschten Speicherbits verbunden bzw. verknüpft sind. Die Leseverstärker, die derart durch den Spaltendecoder 16 ausgebildet sind, treten dann in Kommunikation mit der Eingangs-/Ausgangsschaltung und dem Spaltendecoder 16 über die örtlichen Datenleitungen 18, über die das Lesen der Daten aus den acht ausgewählten Speicherzellen in der Anordnung 10 oder das Schreiben von Daten da hinein in der herkömmlichen Weise vorgenommen werden kann.
Natürlich können viele alternative Organisationen des Speichers 1 in Verbindung mit der hierin beschriebenen Erfindung verwendet werden. Beispiele von derartigen Organisationen würden mal-1-Speicher (by-one memories) enthalten, wo ein einziges Bit im üblichen Betrieb eingegeben oder daraus ausgegeben wird. Zusätzlich können alternativ Breitwortspeicher, wo jede Subanordnung mit einem der Eingangs-/Ausgangsanschlüsse verknüpft ist, und Speicher verwendet werden, wo die gesamte Anordnung während des normalen Betriebs erregt wird. Wie oben aufgezeigt, können natürlich auch andere Speicherarten, wie etwa dynamische RAMs, EPROMs und eingebettete Speicher, jeder mit seiner eigenen Organisation, einen Nutzen aus dieser Erfindung ziehen.
Es ist zu erkennen, daß die Blockdarstellungen dieser Ausführungsform der Erfindung, die die elektrische Anordnung der Schaltungen darstellen, nicht notwendigerweise dem physikalischen Schaltplan und der Anordnung der Schaltungen auf einem wirklichen Speicher 1 entsprechen. Es ist zu bedenken, daß der physikalische Schaltplan und die Anordnung der Subanordnungen 12 auf dem Speicherchip nicht dem entsprechen müssen, der in Fig. 1 gezeigt ist; z.B. können die acht Subanordnungen 12 in einer solchen Weise angeordnet sein, daß die Eingangs-/Ausgangsschaltung und der Spaltendecoder 16 physikalisch zwischen Gruppen von Subanordnungen 12 angeordnet sind, und ähnlich kann der Zeilendecoder 14 physikalisch zwischen Gruppen von Subanordnungen 12 angeordnet sein. Es ist zu bedenken, daß eine derartige Schaltplanoptimierung von einem Fachmann im Stand der Technik entsprechen den bestimmen Parametern, die für die spezifische Speicherkonstruktion und Herstellungsprozesse von Interesse sind, festlegen kann.
Eine Schaltung zur Steuerung der Kommunikation von Daten zwischen der Eingangs-/Ausgangsschaltung und dem Spaltendecoder 16 des Speichers 1 wird in Fig. 1 ebenfalls schematisch dargestellt. Es ist natürlich zu bedenken, daß eine andere Steuerschaltung zum Steuern des Betriebs des Speichers 1, wie sie üblich ist, auch in den Speicher 1 einbezogen wird; eine solche Schaltung ist in Fig. 1 zu Zwecken der Klarheit nicht gezeigt. Der Ausgangsdatenbus 20, der in diesem Beispiel acht Bits breit ist, wird durch die Eingangs-/Ausgangsschaltung und den Spaltendecoder 16 bei einer Leseoperation mit den Datenzuständen des Speicherpiatzes getrieben bzw. angesteuert, auf dem gemäß der Speichertrasse zugegriffen wird. Jede Leitung des Ausgangsdatenbusses 20 wird durch den nicht invertierenden Ausgangspuffer 22, der den Ausgangsanschluß DQ mit dem zutreffenden Datenzustand ansteuert, bei Pegeln und Strömen empfangen, die den Spezifikationen des Speichers 1 entsprechen. Jeder der Ausgangspuffer 22 wird durch ein Signal an der Leitung 24 von einem AND- bzw. UND-Gatter 26 freigegeben. Das Signal an der Leitung 24 steuert folglich, ob der logische Pegel am Ausgangsdatenbus 20 an die Anschlüsse DQ angelegt wird oder ob die Ausgangspuffer 22 einen Zustand hoher Impedanz an die Anschlüsse DQ anlegen.
Bei dieser Ausführungsform hat das AND-Gatter 26 vier Eingänge. Ein erster Eingang des AND-Gatters 26 empfängt ein Chipfreigabesignal über ein AND- Gatter 25 und ein OR-Gatter 33. Das AND-Gatter 25 empfängt Signale vom Anschluß E1 an einem invertierenden Eingang und von dem Anschluß E2 an einem nicht invertierenden Eingang, so daß der Ausgang des AND-Gatters 25 an der Leitung CE auf einem hohen logischen Tiegel in Reaktion darauf ist, daß der Anschluß E1 niedrig ist und der Anschluß E2 hoch ist. Der Ausgang des AND-Gatters 25 an der Leitung CE ist an einem ersten Eingang des OR-Gatters 22 angeschlossen, welches ein Signal an der Leitung T von der Testmodefreigabeschaltung 29 empfängt, wie nachfolgend beschrieben wird. Während des Normalbetriebs wird die Leitung T auf einem niedrigen logischen Tiegel liegend, so daß das OR-Gatter 33 unmittelbar auf den Zustand der Leitung CE von dem AND-Gatter 25 ansprechend wird. Also entspricht der Ausgang des OR-Gatters 33 bei dieser Ausführungsform einem Freigabesignal und gibt den Betrieb des Speichers 1 und den Betrieb des Ausgangspuffers 22 frei. Natürlich kann, wie es im Stand der Technik wohlbekannt ist, das Chipfreigabesignal aus alternativen logischen Kombinationen von mehreren Freigabesignalen sein oder von einem einzigen Chipfreigabeanschluß erzeugt werden, wie es bei einigen Schaltungen im Stand der Technik üblich ist.
Wie in Fig. 1 gezeigt, ist bei dem Beispiel eines Speichers 1 gemaß dieser Ausführungsform der Erfindung eine Leitung CE an einen Eingang eines OR- bzw. ODER-Gatters 19 angeschlossen, wobei dessen Ausgang an die Eingangs-/Ausgangsschaltung und den Spaltendecoder 16 angeschlossen ist, um die Freigabe und Sperrung davon zu steuern. Andere Funktionsblöcke werden ebenfalls allgemein durch die Chipfreigabeanschlüsse E1 und E2 über das OR-Gatter 19 in einer ähnlichen Weise gesteuert; die Anschlüsse, um eine derartige Steuerung durchzuführen, sind wegen der Klarheit nicht in Fig. 1 gezeigt. Der andere Eingang des OR-Gatters 19 empfängt den Ausgang des AND-Gatters 21, das die Leitung T von der Testmodefreigabeschaltung 29 an einem Eingang empfängt und den Anschluß OE an seinem anderen Eingang empfängt. Wie in weiteren Einzelheiten hier im folgenden beschrieben wird, ermöglicht es dieser Aufbau dem Ausgangsfreigabeanschluß OE, eine Chipfreigabefunktion zur Verfügung zu stellen, wenn der Speicher 1 in dem Testmode ist.
Ein zweiter Eingang, der durch das AND-Gatter 26 empfangen wird, ist das Schreibfreigabesignal, das am Anschluß W_ empfangen wird. Wenn folglich das AND-Gatter 25 die Auswahl des Speichers 1 in Verbindung mit dem Freigabean schluß W_ zum Schreiben bei einem hohen logischen Pegel anzeigt, wobei eine Leseoperation angezeigt wird, gibt das AND-Gatter 26 die Ausgangspuffer 22 frei. Umgekehrt wird während einer Schreiboperation, die durch einen bei einem niedrigen logischen Pegel liegenden Schreibfreigabeanschluß W angezeigt wird, das AND-Gatter 26 notwendigerweise einen niedrigen logischen Pegel haben und wird deshalb notwendigerweise die Ausgangspuffer 22 in den Zustand mit hoher Impedanz an deren Ausgang versetzen. Ein dritter Eingang, der durch das AND-Gatter 26 empfangen wird, ist ein Ausgangsfreigabesignal vom Anschluß OE, wie es im Stand der Technik üblich ist, um die Ausgangsanschlüsse freizugeben und zu sperren; die Verwendung eines Ausgangsfreigabesignals ist insbesondere nützlich, wenn mehrere Speicher 1 mit ihren Ausgangsanschlüssen zusammen in einer verdrahteten OR-Weise angeschlossen sind.
Der vierte Eingang, der durch das AND-Gatter 26 in dieser Ausführungsform empfangen wird, wird durch die Paralleltestschaltung 28 erzeugt, die einen Vergleich von mehreren Datenworten durchführt, wenn der Speicher 1 in einen speziellen Testmode versetzt wird. Die Paralleltestschaltung 28 empfängt auf Leitungen 30 mehrere Datenworte mit 8 Bit von der Eingangs-/Ausgangsschaltung und dem Spaltendecoder 16; jedes dieser Datenwörter entspricht den Daten, die aus einer der Subanordnungen 12 gemäß einem Abschnitt der Spaltenadresse gelesen worden sind. Die Paralleltestschaltung 28 führt den Vergleich dieser mehreren Datenworte durch und erzeugt ein Signal an einer Leitung 32 dementsprechend, ob der Vergleich erfolgreich war oder nicht.
Wenn der spezielle Testmode für den parallelen Test durch einen hohen logischen Pegel an der Leitung T freigegeben wird, die daran angeschlossen ist, führt die parallele Testschaltung 28 den Vergleich der mehreren Datenworte durch, die daran an den Leitungen 30 angelegt sind, und erzeugt an der Leitung 32 dementsprechend ein Signal, ob der Vergleich erfolgreich war oder nicht. Bei dieser Ausführungsform wird die Leitung 32 durch die Paralleltestschaltung 28 im Testmode auf einen hohen logischen Pegel getrieben bzw. gesteuert, wenn die mehreren Datenworte allesamt die gleichen bzw. selben Daten darstellen, und auf einen niedrigen logischen Pegel im Testmode, wenn es einen Fehler gibt, d.h., wenn die mehreren verglichenen Datenworte nicht die gleichen Daten darstellen. Damit die Ausgangspuffer 22 während des normalen Betriebs betätigbar sind, wird die Paralleltestschaltung 28 während des normalen Betriebs einen hohen logischen Pegel anlegen, d.h. wenn die Paralleltestschaltung 28 nicht freigegeben ist.
Wie auch in weiteren Einzelheiten im folgenden beschrieben wird, wird die Leitung T während eines speziellen Testmodes durch die Testmodefreigabeschaltung 29 auf einen hohen logischen Pegel getrieben bzw. gesteuert. Dies wird den Ausgang des OR-Gatters 33 dazu veranlassen, auf einen hohen Pegel zu gehen, was die Freigabe der Ausgangspuffer 22 in der Abwesenheit der Chipfreigabebedingung des Anschlusses E1 auf niedrig und des Anschlusses E2 auf hoch ermöglicht; wie im folgenden bemerkt wird, wird bei dieser Ausführungsform des Speichers 1 die Chipfreigabebedingung die Sperrung des speziellen Testmodes verursachen. Folglich wird bei einem freigegebenen speziellen Testmode der Ausgangsfreigabeanschluß OE im Endeffekt die Chipfreigabefunktion für den Speicher 1 zur Verfügung stellen.
Es sollte aus Fig. 1 klar werden, daß der Speicher 1 ein allgemeiner bzw. gemeinsamer Eingangs-Iausgangsspeicher ist und als solcher die Anschlüsse DQ sowohl Ausgangsdaten anlegen als auch Eingangsdaten empfangen. Die Anschlüsse DQ sind folglich an Eingangspuffer 34 angeschlossen, die während der Schreiboperation die Eingangsdaten an die Eingangsdatensteuerschaltung 36 anlegen, die die Eingangsdaten über den Eingangsdatenbus 38 zu den ausgewählten Speicherzellen über die Eingangs-/Ausgangssteuerschaltung und den Spaltendecoder 16 überträgt. Die Eingangspuffer 34 werden in einer ähnlichen Weise gesteuert, wie der oben erörterte Ausgangspuffer 22, wobei das Freigabesignal an der Leitung 40 durch das AND-Gatter 42 erzeugt wird, welches das logische AND bzw. UND des Chipfreigabesignals vom Anschluß CE und das Schreibfreigabesignal vom Anschluß W_ bewerkstelligt (invertiert durch einen Inverter 44). Im parallelen Testmode können Eingangsdaten in mehrere Speicherplätze im Speicher 10 durch die Eingangs-/Ausgangsschaltung und den Spaltendecoder 16 in der herkömmlichen Weise geschrieben werden, indem mehrere Speicherplätze freigegeben werden und die gleichen Daten gleichzeitig in diese geschrieben werden.
Die Freigabeschaltung 29 für den Testmode ist in dem Speicher 1 zur Freigabe von einem von mehreren speziellen Testmodes vorgesehen. Im Wege der Erläuterung wird der spezielle Testmode, der den parallelen Lese- und Schreiboperationen entspricht, mittels der Paralleltestschaltung 28 in Fig. 1 gezeigt. Andere spezielle Testmodes, wie sie etwa in dem oben zitierten Artikel von McAdams at al. beschrieben sind, können auch durch die Testmodefreigabeschaltung 29 in Reaktion auf die daran angeschlossenen Eingänge freigegeben werden.
Die Freigabeschaltung 29 für den Testmode empfängt Signale von den Adreßanschlüssen A1 und A3 und empfängt ein Signal vom AND-Gatter 25 über den Inverter 27 an der Leitung TRST. Wie in weiteren Einzelheiten im folgenden beschrieben wird, wird die Freigabeschaltung für den Testmode bzw. Testmodefreigabeschaltung 29 in Reaktion auf eine Folge von Überspannungsbedingungen am Anschluß A3 mit dem Anschluß A1 in einen bestimmten logischen Zustand und solange wie das AND-Gatter 25 anzeigt, daß der Speicher 1 nicht freigegeben ist, einen hohen logischen Pegel an der Leitung T erzeugen, wobei der Paralleltestschaltung 28 in dieser Ausführungsform und derartigen anderen Schaltungen im Speicher 1, die durch die bestimmten Testmodes freigegeben werden können, anzeigt, daß in die speziellen Testmodes des Betriebs einzutreten ist.

Testmodefreigabeschaltung

Es wird nun auf Fig. 2 Bezug genommen, wobei der Aufbau der Testmodefreigabeschaltung 29 jetzt im einzelnen beschrieben wird. Gemäß dieser Ausführungsform der Erfindung können zwei unterschiedliche und sich gegenseitig ausschließende spezielle Testmodes in Abhängigkeit von dem logischen Zustand am Anschluß A1 zu der Zeit des Überspannungszustandes am Anschluß A3 freigegeben werden. Es sollte bemerkt werden, daß, während die Testmodefreigabeschaltung 29 den logischen Zustand am Anschluß A3 vor den Adreßpuffern 11 empfängt, alternativ der gepufferte Wert vom Anschluß A3 zu der Testmodefreigabeschaltung 29 übertragen werden könnte.
Die Testmodefreigabeschaltung 29 empfängt, wie oben bemerkt, Signale an den Leitungen A1, A3 und TRST als Eingänge bzw. Eingangssignale. Die Testmodefreigabeschaltung 29 legt Signale an der Leitung T an die parallele Testschaltung 28 an, um, wie oben bemerkt, anzuzeigen, ob der parallele Testmode freigegeben ist oder nicht. Zusätzlich hat die Testmodefreigabeschaltung 29 einen anderen Ausgang an der Leitung T2, um einen zweiten speziellen Test im Speicher 1 freizugeben, falls dies gewünscht wird. Die Leitung T2 ist an eine derartige andere Schaltung im Speicher 1 angeschlossen, wie es erforderlich ist, um einen derartigen zusätzlichen Test durchzuführen. Ein derartiger anderer spezieller Test schließt sich in dieser Ausführungsform gegenseitig mit der Paralleltestfunktion aus, die durch das Signal an der Leitung T angezeigt wird. Während nur zwei sich gegenseitig ausschließende spezielle Testmodes an Fig. 2 gezeigt werden, ist es natürlich zu bedenken, daß viele andere spezielle Testfunktionen durch eine einfache Erweiterung der Logik freigegeben werden können, die in der Testmodefreigabeschaltung 29 enthalten ist, einschließlich der Verwendung von zusätzlichen der Eingänge, wie etwa Adreßeingängen für die Auswahl von solchen zusätzlichen speziellen Testmodes. Es ist zu bedenken, daß solche Erweiterungen einem Fachmann im Stand der Technik, der sich auf diese Beschreibung bezieht, vor Augen geführt werden. Ferner sollte es bemerkt werden, daß die speziellen Testmodes, die durch die Testmodefreigabeschaltung 29 freigegeben werden, sich nicht notwendigerweise gegenseitig ausschließen müssen, da bestimmte Funktionen in Kooperation zueinander arbeiten können (z.B. kann eine bestimmte spezielle Lesefunktion zusammen mit dem Paralleltestmode freigegeben werden, wobei der Paralleltest ohne die spezielle Lesefunktion getrennt auswählbar ist).
Die Testmodefreigabeschaltung 29 enthält eine Auswertelogik 30, die ein Signal vom Adreßanschluß A1 an der Leitung empfängt, die in Fig. 2 als A1 gekennzeichnet ist. Die Auswertelogik 30 empfängt auch als einen Eingang die Leitung TRST von der Chipfreigabeschaltung (d.h. das AND-Gatter 25 über den Inverter 27), so daß, wie im folgenden in weiteren Einzelheiten beschrieben wird, die speziellen Testmodes gesperrt werden und in normale Betriebsmodes durch die Auswahl des Speichers 1 über die Chipfreigabeeingänge E1 und E2 eingetreten wird. Auch empfängt die Auswertelogik 30 gemäß dieser Ausführungsform der Erfindung an der Leitung CKBHV einen Eingang, der durch die Überspannungserfassungseinrichtung 32 erzeugt wird. Die Überspannungserfassungseinrichtung 32 empfängt die Leitung A3 von dem entsprechenden Adreßanschluß, um zu bestimmen, ob die daran angelegte Spannung in einem Überspannungszustand ist.
Ferner ist in der Testmodefreigabeschaltung 29 eine Einschaltrücksetzschaltung 40 enthalten, die ein Freigabesignal an der Leitung POR zu der Auswertelogik 30 (wie auch für andere Schaltungen im Speicher 1) an einem Zeitpunkt vorsieht, nachdem die Leistungszufuhr bzw. die Netzspannung Vcc eingeschaltet worden ist. Wie in weiteren Einzelheiten im folgenden beschrieben wird, wird die Einschaltrücksetzschaltung 40 über die Auswertelogik 30 den Eintritt in den Testmode während des Einschaltens des Speichers 1 ausschließen.
Die Testmodefreigabeschaltung 29 enthält auch Flipflops 90 und 92 vom D- Typ, die in Serie miteinander angeschlossen sind und deren Takt- und Rücksetz eingänge durch die Auswertelogik gesteuert werden. Wie oben aufgezeigt, sind in dieser Ausführungsform der Erfindung zwei spezielle Testmodes auswählbar; die Testmodefreigabeschaltung 29 enthält folglich zwei Paare von Flipflops 90 und 92, wobei jedes Paar zur Freigabe der Auswahl eines bestimmten speziellen Testmodes über Treiber 110 ist. Wie im folgenden in weiteren Einzelheiten beschrieben wird, ist die zur Verfügungstellung einer Reihe bzw. Serie von mehreren Flipflops 90, 92 für jeden der speziellen Testmodes in der Testmodefreigabeschaltung 29 so, daß eine Folge von Signalen (z.B. eine Reihe von Überspannungsausschlägen am Adreßanschluß A3) angelegt werden muß, um einen speziellen Testmode freizugeben, als daß nur ein einzelnes derartiges Signal oder Überspannungsausschlag erforderlich ist. Das Erfordernis einer Folge von zwei oder mehr derartigen Signalen zur Freigabe eines speziellen Testmodes stellt einen hohen Grad an Sicherheit zur Verfügung, daß in einen derartigen Mode nicht unbeabsichtigt aufgrund von Störungen bzw. Rauschen, Leistungsverlust und Wiedereinsetzung, einem Einbau in einem unter Spannung befindlichen Sockel oder andere derartige Ereignisse eingetreten wird.

Überspannungserfassung

Es wird nun auf Fig. 3 Bezug genommen, wobei jetzt der Aufbau und der Betrieb der Überspannungserfassungseinrichtung 32 in weiteren Einzelheiten beschrieben wird. Wie aus dieser Beschreibung klar wird, ist der Überspannungszustand, der durch die Überspannungserfassungseinrichtung 32 detektiert wird, in Reaktion worauf die Leitung CKBHV auf einen hohen logischen Pegel gehen wird, um den Überspannungszustand anzuzeigen, der Zustand, in dem die an den Anschluß A3 angelegte Spannung ein bestimmter unterhalb des Erdpotentials oder Vss ist. Es sollte bemerkt werden, daß ein positiver Überspannungszustand (d.h. die Spannung am Anschluß A3, die einen bestimmten Wert übersteigt, der größer ist als die positive Leistungszufuhr zum Speicher 1, oder Vcc alternativ durch die Überspannungserfassungseinrichtung 32 erfaßt werden kann, wobei angemessene Konstruktionsabänderungen daran vorgenommen worden sind.
Die Leitung A3 von dem entsprechenden Adreßanschluß ist an die Drain des p-Kanal-Transistors 34&sub0; angeschlossen. Gemäß dieser Ausführungsform sind die p- Kanal-Transistoren 34&sub0; bis 34&sub4; p-Kanal-Transistoren, die in einem Diodenschaltplan angeschlossen sind (d.h. mit ihren Gates an ihre Drains angeschlossen) und in Serie miteinander angeschlossen sind, um eine Diodenkette einzurichten. Während fünf Transistoren 34 in dieser Ausführungsform der Überspannungserfassungseinrichtung 32 verwendet werden, sollte es bemerkt werden, daß die Anzahl von Transistoren 34, die so verwendet wird, von der Schaltspannung abhängt, bei der die Überspannungserfassungseinstellung 32 das Überspannungssignal abgibt. Die Anzahl der verwendeten Transistoren 34 und deren Schwellenspannungen werden diesen Wert natürlich festlegen.
An dem Knoten N1 ist die Source des Transistors 34&sub4;, das Oberste der Transistoren 34 in der Diodenkette, an die die Drain eines p-Kanal-Anlauftransistors 36 angeschlossen ist. Der Transistor 36 ist mit seiner Source an Vcc angeschlossen und sein Gate ist an Vss angeschlossen. Der Transistor 36 ist im Verhältnis zu den Transistoren 34 hinsichtlich seines Längen-zu-Breiten-Verhältnisses (W/L) ein relativ kleiner Transistor. Zum Beispiel ist das W/L des Transistors 36 bei dieser Ausführungsform in der Größenordnung von 1/250, während das WL der Transistoren 34 in der Größenordnung von 2 ist. Folglich sind die Transistoren 34 in einem leitenden Zustand, wobei sie dazu in der Lage sind, den Knoten N1 herunterzufahren, selbst wenn der Transistor 36 leitend bleibt.
Bei dieser Ausführungsform ist auch die Drain des p-Kanal-Transistors 38 an den Knoten N1 angeschlossen, der mit seiner Source an Vcc angeschlossen ist und dessen Gate durch ein Signal an der Leitung RST_ von der Auswertelogik 30 (siehe Fig. 2) gesteuert wird. Der Transistor 38 ist im Verhältnis zu den Transistoren 34 und 36 ein relativ großer Transistor, der ein W/L in der Größenordnung von 8 hat, so daß, wenn er leitend ist, der Knoten N1 auf Vcc über ihn gezogen werden kann, selbst mit den Transistoren 34 in einem leitenden Zustand. Der Transistor 38 ist folglich dazu in der Lage, den Zustand der Überspannungserfassungseinrichtung 32 in Reaktion auf einen niedrigen logischen Pegel an der Leitung RST_ selbst mit der Spannung an der Leitung A3 in dem Überspannungszustand zurückzusetzen.
Der Knoten N1 ist an den Eingang einer herkömmlichen invertierenden Schmitt-Triggerschaltung 40 angeschlossen. Wie es für derartige Schaltungen üblich ist, führt der Schmitt-Trigger 40 die logische Umkehrung mit Hysterese in seinen Übergangscharakteristiken durch. Eine solche Hysterese, die durch einen n-Kanal- Transistor 42n und einen p-Kanal-Transistor 42p zur Verfügung gestellt wird, stellt der Überspannungserfassungseinrichtung 32 eine Stabilität zur Verfügung, so daß kleine Änderungen der Spannung der Leitung A3 um die Schaltspannung herum nicht dazu führen werden, daß der Ausgang der Überspannungserfassungseinrichtung 32 zwischen hohen und niedrigen logischen Pegeln hin- und herschwingen wird.
Der Ausgang des Schmitt-Triggers 40 ist über den invertierenden Puffer 44 an den Eingang eines Zwischen- bzw. Haltespeichers angeschlossen, der aus kreuzverkoppelten Invertern 46 und 48 besteht. Der Eingang des Inverters 46 empfängt den Ausgang des Inverters 44 und der Ausgang des Inverters 46 treibt die Leitung CKBHV, die der Ausgang der Überspannungserfassungseinrichtung 32 ist. Der Inverter 48 ist mit seinem Eingang an den Ausgang des Inverters 46 angeschlossen, und sein Ausgang ist an den Eingang des Inverters 46 angeschlossen. In dieser Ausführungsform sind die Inverter 46 und 48 beide herkömmliche CMOS-Inverter mit dem W/L der Transistoren im Inverter 48 bevorzugt viel kleiner (z.B. W/L in der Größenordnung von 0,5) als jener des Inverters 46 (W/L in der Größenordnung von 2,0). Derartige Konstruktionen ermöglichen es, den Zustand der Leitung CKBHV als zwischengespeichert bzw. gehalten beizubehalten und ermöglicht es dem Inverter 44 auch (seine Transistoren haben W/Ls in der Größenordnung von 1,0), den Zustand des Zwischenspeichers mit relativer Leichtigkeit zu überschreiben. Das Vorhandensein des Zwischen- bzw. Raltespeichers der Inverter 46 und 48 verleiht auch zusätzliche Stabilität für die Überspannungserfassungseinrichtung 32, so daß Schwingungen an dem Ausgang an der Leitung CKBHV weniger wahrscheinlich von geringen Veränderungen der Spannung an der Leitung A3 um die Schaltspannung erzeugt werden.
Im Betrieb läßt der normale Zustand der Überspannungserfassungseinrichtung 32 (d.h. die Spannung am Anschluß A3 in ihrem nominalen Bereich) den Knoten N1 durch den Transistor 36 auf Vcc anlaufen. Dies veranlaßt den Schmitt-Trigger 40 dazu, einen niedrigen logischen Pegel an seinem Ausgang zu haben, der mittels des Betriebs der Inverter 44 und 46 einen niedrigen logischen Pegel an die Leitung CKBHV anlegt. Der Inverter 48 hält diesen niedrigen logischen Pegel zusammen mit dem Inverter 46 an der Leitung CKBHV. Dieser Zustand zeigt dem Rest des Speichers 1 über die Testmodefreigabeschaltung 29 an, daß der normale Betriebsmode ausgewählt ist, wie später beschrieben wird.
Die Freigabe eines speziellen Testmodes wird durchgeführt, indem eine Spannung an den Anschluß A3 angelegt wird, die hinreichend unter der Spannung von Vcc liegt, um den Knoten N1 dazu zu veranlassen, heruntergefahren zu werden. Der Schaltspannungspegel, auf den der Anschluß A3 gezogen werden muß, wird berechnet, indem die Spannung, an der die Dioden der Transistoren 34 allesamt vorwärts vorgespannt sind, bestimmt wird. Mit dem durch den Transistor 36 auf Vcc gezogenen Knoten N1 werden die Transistoren 34 (in diesem Fall fünf) alle leitend sein, wenn die Spannung am Anschluß A3 bei oder unterhalb der Spannung Vschalt ist:
Vschalt = Vcc - 5(Vtp)
wobei Vtp die Schwellenspannung des p-Kanal-Transistors 34 ist. Zum Beispiel wird mit einem Vtp in der Größenordnung von 2,4 Volt Vschalt einen Wert der Ordnung von -7,0 Volt für einen nominalen Wert Vcc von 5,0 Volt haben.
Mit der Spannung am Anschluß A3 bei oder unterhalb Vschalt wird der Knoten N1 in Richtung der Spannung des Anschlusses A3 abgesenkt. Dies veranlaßt den Schmitt-Trigger 40, einen hohen logischen Pegel an seinen Ausgang anzulegen, der in Folge durch den Inverter 44 invertiert wird. Wie oben bemerkt, ist der Inverter 44 im Verhältnis zum Inverter 48 ausreichend groß, um den Inverter 46 dazu zu veranlassen, den Zustand zu ändern, wobei ein hoher logischer Pegel an die Leitung CKBHV angelegt wird, was dem Rest der Testmodefreigabeschaltung 29 anzeigt, daß der Anschluß A 3 in dem Überspannungszustand ist.
Der Überspannungsdetektor 32 wird auf den normalen Betriebszustand auf einem von zwei Wegen zurückgesetzt. Zunächst werden durch die Rückkehr des Anschlusses A3 auf eine Spannung oberhalb von Vschalt die Transistoren 34 nichtleitend werden, wobei es dem Transistor 36 ermöglicht wird, den Knoten N1 in Richtung von Vcc anlaufen zu lassen. Wenn der Knoten N1 eine Spannung erreicht, bei der der Schmitt-Trigger 40 schaltet, wird wieder ein niedriger logischer Pegel an die Leitung CKBHV angelegt. Wie hierin oben bemerkt, erfordert der Betrieb des Speichers 1 gemäß den bevorzugten Ausführungsformen der Erfindung, daß der Überspannungszustand zumindest zweifach aufeinanderfolgend angelegt wird, um in die speziellen Testmodes einzutreten; folglich ist dies die übliche Weise, auf die der Überspannungsdetektor 32 zurückgesetzt wird.
Eine zweite Weise, auf die die Überspannungserfassungseinrichtung 32 zurückgesetzt wird, ist durch den Betrieb des Transistors 38, der auf einen niedrigen logischen Pegel an der Leitung RST anspricht. Wie im folgenden erörtert wird, wird die Leitung RST_ auf einen niedrigen logischen Pegel in Reaktion auf den unbedingten Austritt aus dem Testmode in den normalen Betriebsmode getrieben, ausgelöst durch verschiedene Ereignisse. Wie oben bemerkt, ist der Transistor 38 bevorzugt groß genug, daß er den Knoten N1 selbst mit leitenden Transistoren 34 anlaufen lassen kann, und folglich veranlaßt er den Schmitt-Trigger 40 und die Inverter 44, 46 und 48 dazu, einen Übergang zu machen, der erforderlich ist, um wieder einen niedrigen logischen Pegel an die Leitung CKBHV anzulegen. Wie in Fig. 2 bemerkt, wird die Leitung CKBHV von der Auswertelogik 30 entgegengenommen.

Einschaltrücksetzung

Gemäß dieser Ausführungsform der Erfindung empfängt die Auswertelogik 30 an einem ihrer Eingänge auch ein Signal an der Leitung POR von der Einschaltrücksetzschaltung 40. Die Funktion der Einschaltrücksetzschaltung 40 ist es, einen unbeabsichtigten Eintritt in einen speziellen Testmode während des Hochfahrens des Speichers 1 zu verhindern. Folglich wird während einer derartigen Zeit, wenn der Speicher 1 hochgefahren wird, die Einschaltrücksetzschaltung 40 der Auswertelogik 30 über die Leitung POR das gleiche anzeigen und jeden Eintritt in einen speziellen Testmode sperren. Sobald der Speicher 1 ausreichend hochgefahren ist, wird die Einschaltrücksetzschaltung 40 der Auswertelogik 30 über die Leitung POR das gleiche anzeigen und den Überspannungszustand an dem Anschluß A3 und solche zusätzlichen oder alternativen Anzeigen von einem gewünschten Eintritt in einen speziellen Testmode anzeigen, um einen Testmode freizugeben.
Es wird nun auf Fig. 4 Bezug genommen, in der jetzt der bevorzugte Aufbau und Betrieb einer Einschaltrücksetzschaltung 40 gemäß dieser Ausführungsform der Erfindung beschrieben wird. Die Einschaltrücksetzschaltung 40 empfängt die Leistungszufuhrspannung bzw. Netzspannung Vcc und die Bezugserdpotentialspannung Vss. Vcc und Vss spannen die Transistoren im CMOS-Raltespeicher 42 vor. Der Halte- bzw. Zwischenspeicher 42 ist ein herkömmlicher Raltespeicher, der auskreuzweise gekoppelten CMOS-Invertern aufgebaut ist und enthält auch einen Kondensator 44, der zwischen Vcc und dem kreuzgekoppelten Knoten C1 darin angeschlossen ist, und einen Kondensator 46, der zwischen Vss und dem anderen kreuzgekoppelten Knoten C2 darin angeschlossen ist. Wie in weiteren Einzelheiten im folgenden beschrieben wird, nehmen die Kondensatoren 44 und 46 während des Einschaltens des Speichers 1 eine Voreinstellung des Haltespeichers 42 vor.
Der Haltespeicher 42 überträgt seinen logischen Zustand an die Leitung POR über eine Reihe von Invertern 72, die an den kreuzgekoppelten Knoten C2 angeschlossen sind. Die Anaahl der Inverter 72 in dieser Reihe bzw. Folge (in dieser Ausführungsform sechs) bestimmt die Verzögerungszeit zwischen dem Schalten des Raltespeichers 42 und dem Übergang der Leitung POR. Innerhalb der Folge bzw. Reihe von Invertern 72 ist eine Platte des Kondensators 50 an den Eingang eines Inverters 72 angeschlossen, der eine ungerade Zahl von Invertern vom Knoten C2 ist (in diesem Fall der Eingang des fünften Inverters 72 vom Knoten C2), wobei die andere Platte an Vcc angeschlossen ist. Auch ist der Kondensator 74 in der Folge von Invertern 72 auf einer Seite an den Eingang eines der Inverter 72, bevorzugt an den Inverter 72, der eine ungerade Zahl der Inverter vom Knoten C2 ist, angeschlossen (in diesem Fall ist der Kondensator 74 an den Eingang des dritten Inverters 72 vom Knoten C2 angeschlossen) und ist mit seiner anderen Platte an Vcc angeschlossen. Der Kondensator 74 dient dazu, den Betrieb der Einschaltrücksetzschaltung 40 zu stabilisieren, so daß er nicht schnell in dem Fall oszilliert, daß Vcc kleine Ausschläge um den Übergangs- bzw. Schaltpunkt der Schaltung macht; der Kondensator 74 verlangsamt den Betrieb der Kette von Invertern 72 ebenfalls, wie es im folgenden in weiteren Einzelheiten erörtert wird.
Die Einschaltrücksetzschaltung 40 für die Energie enthält ferner einen zeitlich gesteuerten Schalter 48, der zwischen Vcc und Vss vorgespannt ist. Vcc ist an die Source eines p-Kanal-Transistors 52 angeschlossen, der mit seinem Gate an die Platte eines Kondensators 50 angeschlossen ist, der innerhalb der Inverterkette 72 angeschlossen ist. Die Drain des Transistors 52 ist an die Drain eines n-Kanal-Transistors 54 angeschlossen, der mit seinem Gate an Vcc angebunden ist und dessen Source durch Vcc vorgespannt ist. Der Transistor 52 ist vorzugsweise größer als der Transistor 54, mit dem W/L in der Größenordnung von 10 bzw. 4. Die Drains der Transistoren 52 und 54 sind an eine Platte eines Kondensators 56, der mit seiner gegenüberliegenden Platte an VSS angebunden ist, und an das Gate des Transistors 58 angeschlossen, der mit seiner Drain an den kreuzgekoppelten Knoten C1 der Halteeinrichtung bzw. des Zwischenspeichers 42 angeschlossen ist und der mit seiner Source an Vss anliegt. Wie aus der Beschreibung des Betriebes im folgenden klar wird, veranlaßt der zeitabgestimmte Schalter 48 den Raltespeicher 42 dazu, seinen Zustand eine Zeitperiode nach dem Einschalten auf Vcc zu ändern.
Es sollte zur Kenntnis genommen werden, daß die Breitstellung des Haltespeichers 42, des zeitgesteuerten bzw. zeitabgestimmten Schalters 48 und der Verzögerungskette von Invertern 72 in Einschaltrücksetzschaltungen üblich sind. Derartige herkömmliche Einschaitschaltungen, die keine Rücksetzschaltung enthalten, wie etwa die in Fig. 4 gezeigte Rücksetzschaltung 60, sind einem ungenauen Betrieb in dem Fall von kurzen Energieverlusten bzw. Leistungsverlusten ausgesetzt, wenn der Zustand der Einschaltschaltung nicht schnell in dem Fall eines Leistungsverlustes zurückgesetzt wird. Falls die Leistungszufuhr unterbrochen wird und dann wiederhergestellt wird, bevor die Einschaltrücksetzschaltung Zeit hatte, in ihren ordentlichen Anfangszustand zurückzukehren, wird die Einschaltrücksetzschaltung sofort das Signal an die Restschaltung ausgeben (d.h. das gleiche Signal, das sie zur Zeit des Leistungsverlustes ausgab), daß das Einschalten vollständig eingetreten ist, und wird den normalen Betrieb der Schaltung freigeben, bevor die vollständige Einschaltung auftritt. Dies ermöglicht es dem Rest der Schaltung, sich in einen zufälligen und deshalb möglicherweise unerwünschten Zustand zu initialisieren. Ein Beispiel eines derartigen unerwünschten Zustandes ist ein spezieller Testmode.
Bei dieser Ausführungsform der Erfindung enthält die Einschaltrücksetzschaltung 40 jedoch ferner eine Rücksetzschaltung 60, die sicherstellt, daß der Zustand der Einschaltrücksetzschaltung 40 schnell und vollständig zurückgesetzt wird, sobald die Leistungszufuhr Vcc unter einen bestimmten Pegel abfällt. Die Rücksetzschaltung 60 umfaßt einen n-Kanal-Transistor 62, der mit seinem Source- Drain-Pfad zwischen dem kreuzgekoppelten Knoten C2 des Haltespeichers 42 und Vcc angeschlossen ist, und ist mit seinem Gate an eine Platte des Kondensators 66 angeschlossen, der mit seiner anderen Platte an Vss angeschlossen ist. Das Gate des Transistors 62 ist ferner an die Sources der Transistoren 68 und 70 angeschlossen. Die n-Kanal-Transistoren 68 und 70 sind jeweils mit ihren Drains an Vcc angeschlossen; das Gate des Transistors 68 ist an das Gate des Transistors 62 angeschlossen, und das Gate des Transistors 70 ist an Vcc angeschlossen. Wie hier im folgenden im Verhältnis zu dem Betrieb der Rücksetzschaltung 60 erörtert wird, ist es zu bevorzugen, daß der Transistor 62 so aufgebaut ist, daß er eine Schwellenspannung hat, die niedriger als die des Transistors 68 ist. Wie es im Stand der Technik wohlbekannt ist, kann dies mittels verschiedener Jonenimplantationen zur Schwelleneinstellung für die Transistoren 62 und 68 vorgenommen werden oder indem alternativ das W/L-Verhältnis des Transistors 62 wesentlich größer als das des Transistors 68 gemacht wird.
Der Betrieb der Einschaltrücksetzschaltung 40 einschließlich der Rücksetzschaltung 60 wird nun beginnend mit einem Zustand beschrieben, in dem keine Leistung an Vcc anliegt und wenn der Speicher 1 hochgefahren ist bzw. wird. Wenn Vcc von einem nicht mit Leistung versorgten Zustand hochfahrt, werden die Kondensatoren 44 und 46 den Haltespeicher bzw. die Halteeinrichtung 48 dazu veranlassen, sich in einen Zustand einzustellen, in dem der Knoten C1 bei einem hohen Pegel ist und der Knoten C2 bei einem niedrigen Pegel ist, aufgrund der Tätigkeit der daran angeschlossenen Kondensatoren 44 bzw. 46. Ein niedriger logischer Pegel am kreuzweise verkoppelten Knoten C2 wird über die sechs Inverter 72 einen niedrigen logischen Pegel an die Leitung POR anlegen. Dies zeigt dem Rest des Speichers 1 und insbesondere der Auswertelogik 30 an, daß der Speicher 1 bis jetzt nicht ausreichend hochgefahren ist. In diesem Anfangszustand verbleibt der Transistor 62 in der Rücksetzschaltung 60 ausgeschaltet, da sein Gate (am Kondensator 66) bislang nicht durch den Transistor 70 aufgeladen worden ist.
Wenn das Einschalten bzw. Hochfahren beginnt, ist das Gate des Transistors 52 in dem Zeitschalter 48, der an die Platte des Kondensators 50 angeschlossen ist, der auch an den Eingang eines ungeraden Inverters 72, der dem Knoten C2 folgt, angeschlossen ist, bei einem niedrigen logischen Pegel, da der Knoten C2 niedrig ist. Der Transistor 52 wird folglich eingeschaltet, wenn Vcc über einen bestimmten Pegel während des Einschaltens ansteigt; während der Transistor 54 ebenfalls eingeschaltet wird, wird der Knoten an den Drains der Transistoren 52 und 54 aufgrunddessen, daß der Transistor 52 wesentlich größer als der Transistor 54 ist, in Richtung von Vcc gezogen. Nachdem die Leistungszufuhr Vcc einen bestimmten Pegel erreicht, wenn er hochfahrt, beispielsweise 3,3 Volt, und da das Gate des Transistors 58 der Drain des Transistors 52 folgt, schaltet sich der Transistor 58 ebenfalls ein, wobei der Knoten C1 in Richtung von Vss heruntergezogen bzw. abgesenkt wird. Dies wird den kreuzgekoppelten Knoten C1 auf einen niedrigen logischen Pegel ziehen und schaltet die Halteeinrichtung bzw. den Haltespeicher 42 so, daß an den Knoten C2 ein hoher logischer Pegel angelegt wird. Nach der Zeit, die erforderlich ist, um durch die Kette von Invertern 72 durchzuschalten, einschließlich dem Aufladen des Kondensators 50 an dem Eingang des fünften Inverters 72 in der Kette, geht die Leitung POR auf einen hohen logischen Pegel und zeigt dem Rest des Speichers 1 einschließlich der Auswertelogik 30 an, daß das Einschalten eingetreten ist. Ein Beispiel einer bevorzugten Verzögerungszeit zwischen dem Zeitpunkt, zu dem Vcc den Übergangs- bzw. Schaltpegel erreicht, und der Ausgabe eines hohen logischen Pegeis auf der Leitung POR ist in der Größenordnung von 10 Nanosekunden.
Sobald der hohe logische Pegel am Knoten C2 durch die Kette von Invertern 72 durchgeschaltet worden ist, wird der Kondensator 50 in einen derartigen Zustand geladen, so daß das Gate des Transistors 52 auf einer hohen Spannung ist, die den p- Kanal-Transistor 52 ausschaltet. Zu dieser Zeit wird aufgrund des Betriebs des Transistors 54 mit seinem Gate an Vcc das Gate des Transistors 58 abgesenkt bzw. herunterzogen, wobei der Transistor 58 abgeschaltet wird. Dies ermöglicht es dem Knoten C1, auf einem niedrigen logischen Pegel durch den Betrieb des Haltespeichers 42 gehalten zu werden, wobei jedoch keine externe Betriebsspannung daran angelegt wird. Im Ergebnis kann die Rücksetzschaltung 60 die Halteeinrichtung 42 leicht auf ihren vorigen Zustand in dem Fall eines Spannungsverlustes an der Leistungszufuhr Vcc zurücksetzen
Auch ist nach dem Hochfahren aufgrund des Betriebs des n-Kanal-Transistors 70 das Gate des Transistors 62 bei einer Spannung von angenähert Vcc - Vt70 (Vt70 ist die Schwellenspannung des Transistors 70), was den Transistor 62 einschaltet. Dies schließt den Knoten C2 an Vcc über den Transistor 62 an, was zusätzlich das Halten des Knotens C2 auf hoch unterstützt, und durch den Betrieb des Haltespeichers 42 das Halten des Knotens C1 auf niedrig unterstützt. Folglich verbleibt der Haltespeicher 42 solange in diesem Zustand, wie Vcc hochgefahren verbleibt, wobei der hochgefahrene Zustand durch einen hohen logischen Pegel an der Leitung POR angezeigt wird.
Falls jedoch die Spannung der Leistungszufuhr Vcc auf einen bestimmten Pegel unter seinen nominalen Betriebspegel abfällt, wird die Einschaltrücksetzschaltung 40 durch die Rücksetzschaltung 60 zurückgesetzt. Wenn Vcc in Richtung von 0 Volt fällt, wird das Gate des Transistors 62 auf Vcc folgen, während sie näherungsweise bei Vt68 oberhalb der Spannung von Vcc verbleibt. Diese Spannung bleibt an dem Gate des Transistors 62, da der Kondensator 66 zuvor auf Vcc - Vt70 aufgeladen worden ist, wobei die Leistungszufuhr Vcc 0 Volt erreicht, und weil der Transistor 68 als eine vorwärts vorgespannte Diode arbeitet. Da die Schwellenspannung des Transistors 62 geringer ist als die des Transistors 68, ist, wie oben beschrieben, der Transistor 62 an, wenn die Leistungszufuhr Vcc 0 Volt erreicht. Dies entlädt den kreuzgekoppelten Knoten C2 des Haltespeichers 42 auf Vcc, das bei einem niedrigen logischen Pegel ist (0 Volt).
Es ist zu bemerken, daß die Verwendung eines n-Kanal-Transistors 70 eher für die meisten CMOS-Anwendungen der Schaltung nach Fig. 4 wichtig sein wird, als ein p-Kanal-Transistor. Wie es bei CMOS üblich ist, sind die n-Senkenbereiche, in denen p-Kanal-Transistoren ausgebildet sind, im allgemeinen auf Vcc vorgespannt, um sicherzustellen, daß die Source-Senken Kontakte der p-Kanal-Transistoren nicht vorwärts vorgeladen werden. Falls ein derartiger p-Kanal-Transistor anstelle des Transistors 70 verwendet würde (natürlich mit seinem Gate an das Gate des Transistors 62 angeschlossen, um die gleiche Funktion zu realisieren), würde das Gate des Transistors 62 eher an den vorwärts vorgespannten p-n-Kontaktspannungsabfall (in der Größenordnung von 0,7 Volt) als an Vt68 angeklemmt sein, wenn die Leistungszufuhr Vcc auf Erde abfällt. Falls die Schwellenspannung des Transistors 62 höher ist als dieser Abfall, würde der Transistor 62 nichtleitend werden und die Rücksetz schaltung 60 würde nicht betreibbar sein, um den Knoten C2 in der Halteeinrichtung 42 schnell zu entladen. Es ist deshalb zu bevorzugen, einen n-Kanal-Transistor 70 zu verwenden, der dem Gate des Transistors 62 eine rückwärts vorgespannte Diode prasentieren wird, wenn Vcc fällt, wobei es dem Gate des Transistors 62 ermöglicht wird, auf die Spannung von Vt68 zu fallen.
Dieses Entladen des Knotens C2 auf das Erdpotential, wenn Vcc fällt, stellt sicher, daß die Einschaltrücksetzschaltung 40 ordentlich arbeiten wird, selbst wenn der Spannungsverlust bei Vcc kurz ist bzw. nicht ausreicht. Ein ordentlicher Betrieb der Einschaltrücksetzschaltung 40 besteht in der Erzeugung eines niedrigen logischen Pegels an der Leitung POR über eine bestimmte Zeitdauer beim Einschalten, d.h. bis Vcc oberhalt eines bestimmten Pegels über eine bestimmte Zeit gewesen ist, bei welcher Zeit die Leitung POR auf hoch zurückkehrt Ein derartiger Betrieb erfordert, daß für die Schaltung nach Fig. 4 der Haltespeicher 42 beim Einschalten auf einen Zustand mit dem Knoten C1 auf hoch und dem Knoten C2 auf niedrig gesetzt werden muß, wobei der Zeitschalter 48 das Schalten des Haltespeichers bzw. Zwischenspeichers 42 und danach die Erzeugung des hohen logischen Signals an der Leitung POR verursacht. In dem Fall eines kurzen Leistungs- bzw. Energieverlustes, nachdem die ordentliche Einschaltrücksetzprozedur (einschließlich des Austretens aus den speziellen Testmodes) gewünscht wird, stellt die Rücksetzschaltung 60 die Rücksetzung der Halteeinrichtung bzw. des Haltespeichers 42 durch Entladen des Knotens C2 (und des Kondensators 46) über den Transistor 62 sicher. Ohne diesen Entladepfad, der durch die Rücksetzschaltung 60 vorgesehen ist, kann der Kondensator 46 nicht ausreichend über eine Leckage entladen werden, so daß es den Knoten C2 wieder auf niedrig beim Einschalten nach einem kleinen Spannungsverlust an der Leistungszufuhr Vcc setzen würde.
Es sollte ferner bemerkt werden, daß der Kondensator 66 auch die Rate verlangsamt, mit der der Transistor 62 sich einschaltet, wenn das Hochfahren bzw. Einschalten beginnt. Dies stellt sicher, daß es eher der Betrieb des Zeitschalters 48 ist, der die Halteeinrichtung bzw. den Haltespeicher 42 dazu veranlaßt, den Zustand beim Hochfahren bzw. Einschalten zu ändern als das vorherige bzw. verfrühte Laden des Knotens C2 über den Transistor 62. Folglich stört über den Kondensator 66 die Rücksetzschaltung 60 den Betrieb der Einschaltrücksetzschaltung 40 während der Hochfahr- bzw. Einschaltabfolge nicht.
Es wird nun auf die Fig. 4a und 4b Bezug genommen, wobei der Aufbau und der Betrieb der alternativen Rücksetzschaltungen 60a und 60b jetzt im einzelnen beschrieben wird, die eine Einschaltrücksetzschaltung 40 anstelle der Rücksetzschaltung 60 enthalten können. Die Fig. 4a zeigt eine erste alternative Rücksetzschaltung 60a, die einen Transistor 62 enthält, der mit seinem Source-Drain-Pfad zwischen dem kreuzgekoppelten Knoten C2 der Halteeinrichtung bzw. des Raltespeichers 42 und Vcc angeschlossen ist und dessen Gate an die Source des Transistors 68 wie in der Rücksetzschaltung 60 nach Fig. 4 angeschlossen ist. Anders als bei der Rücksetzschaltung 60 nach Fig. 4 enthält die Rücksetzschaltung 60a keinen Kondensator 66, der zwischen dem Gate des Transistors 62 und Vss angeschlossen ist. Der Transistor 68 ist wie in dem Fall nach Fig. 4 in einer Diodenart konfiguriert, wobei sein Source-Drain-Pfad zwischen Vcc und dem Gate des Transistors 62 angeschlossen ist und wobei sein Gate an das Gate des Transistors 62 angeschlossen ist. Die n- Kanal-Transistoren 70 und 71 sind in der Diodenart aufgebaut und sind in Serie zwischen Vcc und dem Gate des Transistors 62 angeschlossen und in einer Richtung ausgerichtet, so daß sie vorwärts vorgespannt sind, wobei Vcc im Verhältnis zu dem Gate des Transistors 62 positiv ist.
Die Rücksetzschaltung 60a nach Fig. 4a verzögert und klemmt bzw. begrenzt das Laden des Gates des Transistors 62 während des Hochfahrens der Leistungszufuhr VCC aufgrund der Serientransistoren 70 und 71 zwischen Vcc und dem Gate des Transistors 62 fest, so daß der Transistor 62 nicht eingeschaltet wird, bis die Halteeinrichtung bzw. der Haltespeicher 42 (in Fig. 4 gezeigt) geschaltet hat. Zusätzliche Transistoren können in die Serie mit Transistoren 70 und 71 einbezogen werden, um das Einschalten des Transistors 62, falls gewünscht, weiter zu verzögern. Damit jedoch der Transistor 62 dazu in der Lage ist, den Knoten C2 zu entladen, wenn die Leistungszufuhr Vcc fällt, kann die Anzahl von Transistoren in der Serie bzw. Reihe zwischen Vcc und dem Gate des Transistors 62 nicht so groß sein, daß die Spannung an dem Gate des Transistors 62 bei einer Spannung begrenzt wird, die niedriger ist als die Schwellenspannung. Falls dies der Fall ist, wird der Transistor 62 sich während des Hochfahrens nicht einschalten, noch wird er während des Rerunterfahrens bzw. Abschaltens an sein, wobei der Betrieb der Rücksetzschaltung 60 ausgeschlossen ist. Es sollte bemerkt werden, daß ein Kondensator an das Gate des Transistors 62 in ähnlicher Weise wie der Kondensator 66 in Fig. 4 in Kombination mit mehreren Transistoren 70, 71 in dem Serienanschluß nach Fig. 4a angeschlossen werden kann, um die Verzögerung beim Laden des Gates des Transistors 62 während des Hochfahrens bzw. Einschaltens ferner zu unterstützen, ohne die Klemmspannung bzw. begrenzte Spannung zu beeinflussen.
Eine Rücksetzschaltung 60b gemäß einer anderen Ausführungsform der Erfindung zur Verwendung in einer Einschaltrücksetzschaltung 40 nach Fig. 4 als Ersatz für die Rücksetzschaltung 60 wird nun unter Bezugnahme auf Fig. 4b dargestellt. Die Rücksetzschaltung 60b ist ähnlich wie die Rücksetzschaltung 60 nach Fig. 4 mit dem Source-Drain-Pfad des Transistors 62 zwischen dem kreuzgekoppelten Knoten C2 des Haltespeichers 42 und Vcc angeschlossen aufgebaut. Das Gate des Transistors 62 ist an einen n-Kanal-Transistor 70 angeschlossen und ist auch an eine Platte des Kondensators 66 angeschlossen. Der Transistor 70 ist, wie in Fig. 4, in einer Diodenkonfiguration zwischen Vcc und dem Gate des Transistors 62 angeschlossen, wobei sein Gate an Vcc angeschlossen ist. Die Rücksetzschaltung 60b enthält auch n-Kanal-Transistoren 68 und 73, die mit ihren Source-Drain-Pfaden in Serie zwischen Vcc und dem Gate des Transistors 62 angeschlossen sind und die jeweils mit ihren Gates an das Gate des Transistors 62 angeschlossen sind. Es sollte bemerkt werden, daß die Transistoren 68 und 73 auf eine solche Art hergestellt werden können, daß ihre Schwellenspannungen die gleichen wie die des Transistors 62 sind.
Wie oben in bezug auf Fig. 4 erörtert, muß der Transistor 62, damit die Rücksetzschaltungen 60 (und 60a und 60b) ordentlich arbeiten, zu einer solchen Zeit an sein, wenn die Leistungszufuhr Vcc selbst auf 0 Volt heruntergefahren bzw. abgeschaltet ist. In der Rücksetzschaltung 60 wird dies durch Herstellen der Transistoren 62 und 68 in einer solchen Weise realisiert, daß ihre Schwellenspannungen sich unterscheiden, wobei die Schwellenspannung des Transistors 62 unter der des Transistors 68 ist. Jedoch könnte ein derartiges Herstellungserfordernis nicht mit dem Herstellungsverfahren kompatibel sein, das verwendet wird, um den Speicher 1 zu machen. Zusätzlich sind viele Variable bei dem Herstellungsverfahren für integrierte Schaltungen so bekannt, daß sie merkliche Einflüsse auf die Schwellenspannungen haben. Die alternative Rücksetzschaltung 60b stellt eine Schaltung vor, die eine potentiell verringerte Prozeßempfindlichkeit gegenüber der Rücksetzschaltung 60 aufgrund der Verwendung der Serientransistoren 68 und 73 hat.
Die Rücksetzschaltung 60b arbeitet beim Hochfahren ähnlich der Rücksetz schaltung 60 nach Fig. 4. Wenn die Leistungszufuhr Vcc heruntergefahren wird, wird jedoch die Spannung, auf die das Gate des Transistors 62 fallen wird, durch die Transistoren 68 und 73 gehalten Vcc + Vt68 + Vds73 betragen, wobei Vds73 der Serienspannungsabfall des Source-Drain-Pfades des Transistors 73 ist. Folglich wird, sobald der Transistor 70 beim Herunterfahren umgekehrt vorgespannt ist, wobei die Schwellenspannung der Transistoren 62 und 68 gleich ist (d.h. Vt62 = Vt68), die Spannung an dem Gate des Transistors 62 um mehr als ihre Schwellenspannung höher als Vcc sein (d.h. die Source des Transistors 62). Der Transistor 62 wird folglich dazu dienen, um den Knoten C2 auf das heruntergefahrene Vcc zu entladen, wobei die Halteeinrichtung bzw. der Haltespeicher 42 zurückgesetzt wird.
Der Gateanschluß des Transistors 73 an das Gate des Transistors 62 ist eher als die Diodenkonfiguration in der Rücksetzschaltung 60b zu Zwecken der Steuerung der Spannung an dem Gate des Transistors 62 zu bevorzugen, wenn die Leistungszufuhr Vcc hochgefahren wird. Die Spannung Vds73 ist in ihrer Größe geringer als die Schwellenspannung des Transistors 73 und folglich wird die Spannung an dem Gate des Transistors 62 nicht größer als erforderlich, um den kreuzgekoppelten Knoten bzw. Kreuzkopplungsknoten C2 zu entladen. Dies ist vorteilhaft, weil sich die Spannung der Leistungszufuhr Vcc, wenn sie hochfahrt, kapazitiv an das Gate des Transistors 62 über die Transistoren 68, 70 und 73 ankoppeln wird und additiv, zu welcher Spannung auch immer, ist, die an dem Gate des Transistors 62 zu dieser Zeit zugegen ist. Wie oben bemerkt, ist es wünschenswert, daß der Transistor 62 nicht vor der Betätigung des Zeitschalters bzw. zeitlich gesteuerten Schalters 48 eingeschaltet wird, da dies die Halteeinrichtung bzw. den Haltespeicher 42 dazu veranlassen würde, vor dem vollständigen Hochfahren auf Vcc zu schalten. Die Wahrscheinlichkeit einer derartigen vorzeitigen Leitung durch den Transistor 62 steigt mit höherer Spannung an seinem Gate zu der Zeit des Hochfahrens der Leistungszufuhr Vcc. Die Rücksetzschaltung 60b hält folglich die Spannung an dem Gate des Transistors 62 hoch genug für eine Leitung während des Herunterfahrens, jedoch nicht übermäßig hoch, wobei die Wahrscheinlichkeit dieser unerwünschten Leitung verringert wird.
Bei der Alternativrücksetzschaltung 60b wird die verringerte Prozeßanfälligkeit bzw. -empfindlichkeit aus der verringerten Abhängigkeit von dem Betrieb der Schaltung von einer differenziellen Schwellenspannung bezogen. Tatsächlich können die Transistoren 62 und 68 hergestellt werden, so daß sie die gleiche Größe haben und im wesentlichen an dem gleichen Platz in der integrierten Schaltung sind, so daß Variationen beim Prozeß dazu neigen werden, die Transistoren 62 und 68 gleichermaßen zu beeinflussen bzw. zu beeinträchtigen. Aufgrund des Einbezugs des Serientransistors 73 wird der Transistor 62 weiter in dem heruntergefahrenen Zustand ausreichend lange für die zurückzusetzende Halteeinrichtung an bleiben.
Natürlich erfordert die alternative Ausführungsform der Rücksetzschaltungen 60a und 60b nach den Fig. 4a und 4b relativ zu der Rücksetzschaltung 60 nach Fig. 4 einen oder mehrere weitere Transistoren. Es ist zu bedenken, daß ein Fachmann im Stand der Technik nun dazu in der Lage sein wird, aus diesen Alternativen oder aus anderen Alternativen, die nun klar werden, gemäß den Variationen eines Rerstellungsprozesses, Schaltungsanforderungen und anderen derartigen Faktoren der bestimmten im Aufbau befindlichen Schaltung auszuwählen.
Es sollte auch bemerkt werden, daß die Rücksetzschaltungen 60, 60a und 60b, während sie in Verbindung mit der Zurücksetzung einer Einschaltrücksetzschaltung 40, für die deren Funktion besonders nützlich und vorteilhaft ist, beschrieben worden sind, auch in anderen Schaltungen im Speicher 1 und in anderen integrierten Schaltungen verwendet werden können, ob diese eine Speicherfunktion enthalten oder nicht. Zum Beispiel können bestimmte Knoten in solchen Schaltungen sein, die bevorzugt schnell uber ein Herunterfahren einer Leistungszufuhr bzw. eines Netzteils entladen werden, ohne sich auf eine Einschaltrücksetzschaltung zu verlassen. Es wird zu bedenken gegeben, daß die Rücksetzschaltungen 60, 60a und 60b verwendet werden könnten, um derartige Knoten durch Anschließen an solche Knoten, anstelle eines Kreuzkopplungsknotens C2, der in der obigen Beschreibung entladen wird, zu entladen.

Auswertelogik

Es wird nun auf Fig. 5 Bezug genommen, wobei der Aufbau und der Betrieb der Auswertelogik 30 im einzelnen beschrieben wird. Wie oben bemerkt, sind die Leitungen POR und TRST Eingänge zu der Auswertelogik 30; in dieser Ausführungsform sind die Leitungen POR und TRST an zwei Eingänge des NAND-Gatters 78 angeschlossen, die über den Inverter 79 die Leitung RST_ ansteuern bzw. treiben. Die Leitung POR ist auf hohem Pegel, nachdem der Speicher 1 für eine Zeitdauer sicher hochgefahren worden ist, wie es im Verhältnis zu Fig. 4 oben beschrieben worden ist, und ist während einer derartigen Zeit, wenn die Leistungszufuhr Vcc verlorengegangen ist oder gerade jüngst hochgefahren worden ist, auf einem niedrigen logischen Pegel. Wie oben im Verhältnis zu Fig. 1 beschrieben worden ist, ist die Leitung TRST bei einem hohen logischen Pegel, wenn der Speicher 1 nicht über die Chipfreigabeeingänge E1 und E2 ausgewählt ist; wenn der Speicher 1 ausgewählt ist, ist die Leitung TRST auf einem niedrigen logischen Pegel. Folglich wird die Leitung RST_ entweder über die Leitung POR oder die Leitung TRST, die auf einem niedrigen logischen Pegel ist, auf einem niedrigen logischen Pegel sein, um die Testmodefreigabeschaltung 29 dazu zu veranlassen, zurückgesetzt zu werden, und um den Eintritt in einen Testmode zu verhindern, wie es im folgenden beschrieben wird. Nur mit dem vollständig hochgefahrenen Speicher 1 und den nicht ausgewählten Chipauswähldurchgangseingängen E1 und E2 wird die Leitung RST_ auf einem hohen logischen Pegel sein, wobei der Eintritt in einen speziellen Betriebsmode, etwa einem speziellen Testmode, ermöglicht wird.
Die Auswertelogik 30 empfängt, wie oben auch erörtert worden ist, Eingänge an den Leitungen A1 und CKBHV. Die Leitung A1 von dem Adreßanschluß A1 wählt den gewünschten der zwei verfügbaren Testmodes bei dieser Ausführungsform aus. Ein hoher logischer Pegel an der Leitung CKBHV, der den Empfang des Überspannungszustandes an dem ausgewählten Adreßeingang A3 anzeigt, wird den Zustand an dem Adreßanschluß A1 wirksam takten, um den gewünschten Test auszuwählen. Dies wird in der Auswertelogik 30 durch NAND-Gatter 80&sub1; und 80&sub0; real isiert, die jeweils einen mit der Leitung CKBHV verbundenen Eingang haben und deren andere Eingänge an die Leitung A1 angekoppelt sind, die durch den Inverter 82 invertiert bzw. nicht invertiert wird. Jedes NAND-Gatter 80 stellt über die Inverter 81 komplementäre Ausgänge zur Verfügung. Das NAND-Gatter 80&sub0; treibt folglich Signale auf den Leitungen CK4 und CK4_ und das NAND-Gatter 80&sub1; treibt Signale auf den Leitungen CK1 und CK1_.
Unter Bezugnahme auf Fig. 5a wird nun die Auswertelogik 30a, die eine alternative Ausführungsform der Auswertelogik 30 ist, beschrieben werden. Wie hier erortert, ist die Sicherheit gegenüber dem unbeabsichtigten Eintritt in einen Testmode wünschenswert, so daß Ereignisse, wie etwa Störungen bzw. Rauschen, Hochfahrund Runterfahrabfolgen und ein Einbau in einen unter Spannung befindlichen Sockel, nicht den Eintritt in einen speziellen Betrieb oder einen Testmode verursachen. Die Auswertelogik 30a stellt eine weitere Sicherheit gegenüber einem solchen unbeabsichtigten Eintritt in einen Testmode zur Verfügung, indem die zur Verfügungsteilung eines ausgedehnten Codes für das Auswählen eines speziellen Testmodes erforderlich ist.
Ältere Techniken, wie sie in dem oben zitierten Artikel von McAdams et al beschrieben sind, verwendeten Adreßanschlüsse für die Auswahl von einem oder mehreren speziellen Testmodes. Bei derartigen früheren Techniken sind jedoch die Anzahl der Anschlüsse, die für die Auswahl eines speziellen Testmodes verwendet werden, minimiert worden, wobei nur jene Anschlüsse abgefragt sind, die erforderlich sind, um einheitlich sämtliche der verfügbaren Modes auszuwählen. Zum Beispiel wird in dem Artikel von McAdams et al. die minimale Anzahl von vier Anschlüssen für die Auswahl von zehn Modes bzw. Betriebsarten verwendet. Folglich wird in solchen Situationen, wie Rauschen bzw. Störungen, Hochfahren und dergleichen, in dem Fall, daß eine Überspannung oder eine andere Auswählbedingung zugegen ist, die Wahrscheinlichkeit des Eintritts in einen speziellen Testmode sehr hoch, wie oben beschrieben worden ist.
Ferner ist in derartigen früheren Techniken, wie es der Artikel von McAdams et al. beschreibt, ein spezieller Testmode durch einen Code auswählbar, wo sämtliche der Anschlüsse auf dem gleichen logischen Pegel sind, z.B. alle "0" haben. Ein solcher Zustand ist während eines Hochfahrens oder einem Einbau in einen unter Spannung befindlichen Sockel sehr wahrscheinlich und folglich kann die Auswahl eines speziellen Testmodes auftreten, falls die Überspannung oder eine andere Auswählbedingung zugegen ist, und wo die Anschlüsse verwendet werden, um auszuwahlen, welche der verschiedenen Modes auf dem gleichen logischen Pegel bzw. Niveau sind.
Die Auswertelogik 30a stellt eine zusätzliche Sicherheit gegenüber dem unbeabsichtigten Eintritt in derartige Testmodes bereit, indem mehr als die minimale Anzahl von Adreßanschlüssen verwendet werden, die für die Anzahl von Testmodes (oder anderen), die in dem Speicher 1 auswählbar sind, erforderlich sind; d.h. die verfügbaren Auswählcodes, die von den Adreßanschlüssen auswählbar sind, sind spärlich mit Betätigungscodes besetzt. Zusätzlich ist die Auswertelogik 30a auf eine solche Weise aufgebaut, daß Codes mit nur "0" oder nur "1" nicht funktionieren werden, um einen speziellen Testmode auszuwählen.
Die Auswertelogik 30a enthält ein NAND-Gatter 78, das die Leitungen POR und TRST entgegennimmt, und daß das Signal RST_ über den Inverter 79 ähnlich wie die Auswertelogik 30 nach Fig. 5 anlegt. Für die Auswahl der parallelen Testfunktion über die Leitungen CK4 und CK4_ enthält die Auswertelogik ein NAND- Gatter 84&sub0;, das Eingänge hat, die an die Adreßanschlüsse A0, A2 und A5 von den Adreßpuffern 11 (oder alternativ unmittelbar von den Adreßanschlüssen) angeschlossen sind, und einen Eingang, der an die Leitung CKBHV der Überspannungserfassungsschaltung 32 angeschlossen ist. Das NAND-Gatter 86&sub0; weist einen Eingang auf, der an eine Leitung CKBHV angeschlossen ist, und hat Eingänge, die an Adreßanschlüsse A 1 und A4 von den Adreßpuffern 11, invertiert durch die Inverter 82&sub0;, angeschlossen sind. Alternativ können Wahr- und Komplementärleitungen von den Adreßpuffern 11 äquivalente Signale zu der Auswertelogik 30a übermitteln. Die Ausgänge der NAND-Gatter 84&sub0; und 86&sub0; sind an die Eingänge des NOR-Gatters (NICHT-ODER-Gatter) 88&sub0; angeschlossen. Der Ausgang des NOR-Gatters 80&sub0; treibt die Taktleitung CK4 und die Taktleitung CK4_ über den Inverter 81&sub0; ähnlich wie in der Auswertelogik 30, die oben beschrieben ist, bzw. steuert diese an.
Zur Auswahl einer alternativen Testfunktion über Taktleitungen CK1 und CK1_ enthält die Auswertelogik 30a ein NAND-Gatter 84&sub1;, das an seinen Eingängen die Leitung CKBHV und die Zustände der Adreßanschlüsse A0, A2 und A5, invertiert durch Inverter 82&sub1; empfängt, und ein NAND-Gatter 86&sub1;, das an seinen Eingängen die Leitung CKBHV und die Zustände der Adreßanschlüsse A1 und A4 empfängt. Die Ausgänge der NAND-Gatter 84&sub1; und 86&sub1; sind an Eingänge des NOR- Gatters 88&sub1; angeschlossen, welche die Leitungen CK1 und CK1_ (über Inverter 81&sub1;) treiben.
Der Betrieb der Auswertelogik 30a wird nun relativ zu der Schaltung zum Auswählen des Paralleltestmodes über die Taktleitungen CK4 und CK4_ beschrieben. Das NOR-Gatter 88&sub0; wird die Freigabetaktpulse auf den Leitungen CK4 und CK4_ (d.h. einen logischen Pegel auf der Leitung CK4 und einem logischen Pegel auf der Leitung CK4) nur übertragen, wenn ihre Eingänge beide auf einen niedrigen logischen Pegel sind. Die NAND-Gatter 84&sub0; und 86&sub0; legen niedrige logische Pegel an ihre Ausgänge nur an, wenn sämtliche ihrer Eingänge auf einem hohen logischen Pegel sind. Folglich legt das NOR-Gatter 88&sub0; ein Freigabetaktsignal nur an, wenn der Code 101 in Verbindung mit einem Überspannungsausschlag, der über die Adreßanschlüsse A5, A4, A2, A1 und A0 anliegt, gleicht, der durch die Überspannungserfassungsschaltung 32 erfaßt wird. Es ist zu bemerken, daß die Auswertelogik 30a über das NOR-Gatter 88&sub1; die Freigabetaktsignale an den Leitungen CK1 und CK1_ treiben wird, um einen zweiten speziellen Mode nur freizugeben, wenn er durch die Adreßanschlüsse A5, A4, A2, A1 und A0 angelegt wird, 01010 gleicht, in Verbindung mit einem Überspannungsausschlag, der durch die Überspannungserfassungsschaltung 32 erfaßt wird. In dem Fall eines Überspannungsausschlages mit irgendeiner anderen Bedingung als den beiden oben spezifizierten Codes (10101 und 01010), wird keine der Freigabetaktleitungen CK4 oder CK1 ansprechen.
Die Auswertelogik 30a stellt folglich eine zusätzliche Sicherheit gegen den unbeabsichtigten Eintritt in einen speziellen Test- oder Betriebsmode auf zwei Arten dar. Zum einen werden in dem Speicher 1, der nur zwei spezielle Testmodes hat, fünf Adreßanschlüsse durch die Auswertelogik 30a abgefragt. Folglich beträgt die Wahrscheinlichkeit in dem Fall eines Überspannungsausschlags, daß ein spezieller Testmode ausgewählt wird (oder in der oben im Verhältnis zu dem mehrfachen Takten, das erforderlich ist, beschriebenen Ausführungsform die Wahrscheinlichkeit eines auftretenden falschen Taktens) gemäß dieser Ausführungsform der Erfindung zwei aus zweiunddreißig. Es sollte bemerkt werden, daß die Wahrscheinlichkeit, daß in dem Fall der Auswertelogik 30, die oben beschrieben ist, die Wahrscheinlichkeit, daß ein Überspannungsausschlag die Freigabe der jeweiligen Taktleitungen CK1 oder CK4 verursachen wird, sicher ist, da die minimale Anzahl von Adreßanschlüssen (d.h. einer) für die Auswahl des speziellen Testmodes, der verfügbar ist, verwendet wird (d.h. zwei). Im Verhältnis zu dem Artikel von McAdams et al., der oben beschrieben ist, ist die Wahrscheinlichkeit, daß in einem speziellen Testmode in dem Fall eines Überspannungsausschlags eingetreten wird, zumindest neun aus sechzehn (einer der Modes ist ein Rücksetzcode).
Zweitens ist es zu bemerken, daß die in dieser Ausführungsform der Auswertelogik 30a für eine derartige Freigabe verwendeten Codes nicht allesamt "0" oder allesamt "1" sind; der Empfang entweder aller "0"- oder aller "1"-Codes in dem Fall eines Überspannungsausschlages wird nicht zu Freigabetaktsignalen führen, die an den Taktleitungen CK1 und CK4 erscheinen. Wie oben bemerkt, wird angenommen, daß sämtliche "0"- oder sämtliche "1"-Zustände an den Adreßanschlüssen die wahrscheinlichsten Zustände während des Hochfahrens oder dem Einbau in einem unter Spannung befindlichen Sockel sind. Es ist zu bemerken, daß der allesamt "0"- Code in der Bezugsquelle von McAdams at al. (siehe Tabelle IV) einen parallelen Lese- und Schreibbetrieb auswählt; der allesamt "1"-Code hat keine besondere Funktion, sondern setzt scheinbar nicht auf den normalen Betrieb zurück (dies wird durch 0111 ausgewählt). Da die Auswertelogik 30a nicht auf derartige Codes anspricht, wird ein zusätzliches Sicherheitsniveau gegenüber dem ungewollten Eintritt in einen Testmode zur Verfügung gestellt.
Es sollte zur Kenntnis genommen werden, daß die Auswertelogik 30a alternativ mit einem einzigen Taktschema in der Testmodefreigabeschaltung 29 verwendet werden kann, d.h. wo ein einziger Überspannungsausschlag einen Testmode freigeben kann, und wird die zusätzliche Sicherheit gegen den oben beschriebenen Testmodeeintritt zur Verfügung stellen. Es ist natürlich zu bedenken, daß mehr als die zwei speziellen Testmodes für einen Speicher verfügbar sein können, der die Merkmale der Auswertelogik 30a beinhaltet; zusätzliche Adreßanschlüsse würden bevorzugt abgefragt werden, um die Sparsamkeitsvorteile beim Auswählcode zu erhalten.
Es wird zurück zu Fig. 2 gegangen, wo die Testmodefreigabeschaltung 29 ferner D-Flipflops 90 und 92 enthält, die in Serie für jeden der Testmodes angeschlossen sind, die durch die Testmodefreigabeschaltung 29 auswählbar sind. Da in diesem Beispiel zwei Testmodes durch die Testmodefreigabeschaltung 29 in Abhängigkeit von dem Zustand des Adreßanschlusses A1 auswählbar sind, werden zwei Paare von D-Flipflops 90 und 92 in der Testmodefreigabeschaltung 29 zur Verfügung gestellt. Für das Vorsehen von zusätzlichen Testmodes für den Speicher 1 würden zusätzliche Paare von D-Flipflops 90 und 92 zur Verfügung gestellt werden.
Gemäß der vorliegenden Erfindung werden eine Reihe von Überspannungszuständen an dem Adreßanschluß A3 nötig, um einen Eintritt in einen speziellen Testmode zu bewirken. Dies wird in der Testmodefreigabeschaltung 29, in dem Fall, wo die Reihe von Überspannungszuständen, die nötig ist, zwei derartige Zyklen beträgt, durch das Vorsehen von zwei Flipflops 90 und 92 für jeden Testmode realisiert. Falls es zu Zwecken einer weiteren Sicherheit gewünscht ist, daß mehr als zwei Überspannungszyklen für den Eintritt in einen speziellen Testmode erforderlich werden, würden zusätzliche Flipflops in die Reihen- bzw. Serienabfolge von zwei Flipflops 90 und 92 in Fig. 2 hinzugefügt werden. Zu Zwecken der Vermeidung des unbeabsichtigten Eintritts in einen Testmode während des Einbaus in einen unter Spannung liegenden Sockel und dergleichen, wird es angenommen, daß zwei Überspannungszyklen ausreichen, und entsprechend werden Flipflops 90 und 92 in dieser Ausführungsform der Erfindung vorgesehen.

Flipflops

Nun wird bezugnehmend auf Fig. 6 der bevorzugte Aufbau der D-Flipflops 90 und 92 unter Bezug auf ein D-Flipflop 90&sub0; beschrieben. Es sollte bemerkt werden, daß andere Halteeinrichtungen bzw. Haltespeicher, wie stabile Multivibratoren oder Flipflops verschiedenster Arten (z.B. R-S und J-K-Flipflops und einzelstufige getaktete Raltespeicher), alternativ anstelle der D-Flipflops 90 und 92, wie hierin beschrieben, verwendet werden können. Es sollte auch bemerkt werden, daß in dieser Ausführungsform der Erfindung jedes der Flipflops 90 und 92, wie in Fig. 6 gezeigt, aufgebaut ist; alternativ können natürlich verschiedene Konstruktionen für Flipflops 90 im Verhältnis zu 92 in der Testmodefreigabeschaltung 29 gemäß dieser Erfindung, falls gewünscht, verwendet werden.
Die Flipflops 90 und 92 weisen jeweils Eingänge CK und CK_ zum Empfangen komplementärer Taktsignale auf und haben einen Dateneingang D und einen Rücksetzeingang R_; jedes der Flipflops 90 und 92 präsentiert einen nichtinvertierenden Ausgang Q. Bezugnehmend auf Fig. 6 besteht das Durchgangsgatter 94 aus komplementären MOS-Transistoren, die durch die komplementären Takteingänge CK und CK_ angesteuert werden, wobei eine Seite des Durchgangsgatters 94 den D- Eingang empfängt. Die andere Seite des Durchgangsgatters 94 ist an einen Eingang des NAND-Gatters 96 angeschlossen, der mit seinem anderen Eingang an den Rücksetzeingang R_ angeschlossen ist. Das Durchgangsgatter 94 und das NAND- Gatter 96 dienen zusammen mit einem Inverter 97, der mit seinem Eingang an den Ausgang des NAND-Gatters 96 angeschlossen ist, als erste Stufe des Flipflops 90&sub0;. Der Ausgang des Inverters 97 ist folglich der Ausgang der ersten Stufe und ist an den Eingang der zweiten Stufe am Durchgangsgatter 100 angeschlossen. Der Eingang des NAND-Gatters 96, der an das Durchgangsgatter 94 angeschlossen ist, ist auch an ein zweites Durchgangsgatter 98 angeschlossen, das komplementär zu dem Durchgangsgatter 94 angesteuert wird; die n-Kanal- und p-Kanal-Transistoren in dem Durchgangsgatter 94 werden durch Taktsignale CK bzw. CK_ angesteuert, während die n-Kanal- und p-Kanal-Transistoren im Durchgangsgatter 98 durch Taktsignale CK_ bzw. CK angesteuert werden. Das Durchgangsgatter 98 ist an den Ausgang des Inverters 97 angeschlossen und dient zum Halten bzw. Zwischenspeichern des Zustandes des NAND-Gatters 96, nachdem das Durchgangsgatter 94 ausgeschaltet worden ist, und stabilisiert folglich den Betrieb des Flipflops 90&sub0;.
Die zweite Stufe des Flipflops 90&sub0; ist ähnlich wie die erste Stufe aufgebaut, jedoch mit einer komplementären Taktung zu der ersten Stufe. Ein Durchgangsgatter 100 besteht auch aus komplementären MOS-Transistoren, die über Takteingänge CK und CK_ angesteuert werden, wird aber auch in einer entgegengesetzten Weise vom Durchgangsgatter 94 angesteuert (d.h. Takteingänge CK und CK_ steuern die entgegengesetzten Transistoren in dem Durchgangsgatter 100, wie sie in dem Durchgangsgatter 94 steuern). Die andere Seite des Durchgangsgatters 100 ist an einen Eingang eines NAND-Gatters 102 angeschlossen, das einen Rücksetzeingang R_ an seinem anderen Eingang entgegennimmt. Der Ausgang des NAND-Gatters ist über einen Inverter 103 an den Q-Ausgang des Flipflops 90&sub0; angeschlossen. Ähnlich wie in der ersten Stufe ist ein Durchgangsgatter 104 zwischen dem Ausgang des Inverters 103 und dem Eingang des NAND-Gatters 102 angeschlossen, das an ein Durchgangsgatter 100 angeschlossen ist, und das Durchgangsgatter 104 wird komplementär von den Takteingängen CK und CK_ im Verhältnis zu dem Durchgangsgatter 100 getaktet, um den Ausgang des Inverters 103 an einem Eingang des NAND-Gatters 102 zu halten.
Im Betrieb arbeitet das Flipflop 90&sub0; als ein herkömmlicher zweistufiger Flipflop vom T-Typ. Beim Hochgehen des Takteingangs CK und Heruntergehen von CK_ schalten sich beide Transistoren des Durchgangsgatters 94 ein und übermitteln den logischen Zustand an den D-Eingang dem NAND-Gatter 96. In dem Beispiel, in dem ein hoher logischer Pegel an den D-Eingang, wie in Fig. 2 gezeigt, angelegt wird, und der nicht zurückgesetzte Zustand (d.h. der Rücksetzeingang R_ ist auf hoch) angenommen wird, wird das Komplementäre des D-Eingangs (d.h. ein niedriger logischer Pegel) an den Ausgang des NAND-Gatters 96 angelegt und wird durch den Inverter 97 invertiert. Ein hoher logischer Pegel bleibt folglich an dem Ausgang des Inverters 97 bestehen, wobei die Durchgangsgatter 98 und 100 ausgeschaltet sind.
Beim Gehen des Takteingangs CK_ auf hoch und des Takteingangs CK auf niedrig, wird das Durchgangsgatter 94 ausgeschaltet und die Durchgangsgatter 98 und 100 werden angeschaltet. Das Durchgangsgatter 98 schließt folglich den Eingang des NAND-Gatters 96 an den Ausgang des Inverters 97 an, wobei der Zustand des NAND-Gatters 96 stabilisiert wird. Das Durchgangsgatter 100 übermittelt den hohen logischen Pegel an dem Ausgang des Inverters 97 an den Eingang des NAND-Gatters 102, wobei der Rücksetzeingang R bei einem hohen logischen Pegel durch das NAND-Gatter 102 und den Inverter 103 zweifach invertiert wird. Der Inverter 103 treibt folglich einen hohen logischen Pegel an den nichtinvertierenden Ausgang Q. Kehrt der Takteingang CK_ auf niedrig und der Takteingang CK auf hoch zurück, schaltet sich das Durchgangsgatter 104 ein, wobei es dem Inverter 103 ermöglicht wird, den Eingang des NAND-Gatters 102 anzutreiben, um diese Stufe des Flipflops 90&sub0; zu stabilisieren.
Der Rücksetzeingang R_ dient dem unbedingten Zurücksetzen des Flipflops 90&sub0;. Beim Übergehen des Rücksetzeingang R auf einen niedrigen logischen Pegel werden die NAND-Gatter 96 und 102 beide hohe logische Pegel an ihre Ausgänge anlegen, ungeachtet des Zustandes ihrer anderen Eingänge. Die Inverter 97 und 103 werden folglich jeweils einen niedrigen logischen Pegel an ihren Ausgängen anlegen, wobei ein niedriger logischer Pegel folglich an dem Q-Ausgang bzw. Ausgang Q des Flipflops 90&sub0; erscheint. Im normalen Betriebszustand, wobei der Takteingang CK niedrig und der Takteingang CK_ hoch ist, der niedrige logische Pegel an dem Ausgang des Inverters 97 den anderen Eingang des NAND-Gatters 96, wobei das Flipflop 90&sub0; auf seinen Anfangszustand zurückgesetzt wird. Dieser Anfangszustand verbleibt nach der Rückkehr des Rücksetzeingangs R_ auf einem hohen logischen Pegel.
Verschiedene Kondensatoren 105 und 106 sind als an bestimmte Knoten des Flipflops 90&sub0; angeschlossen gezeigt, wobei die Kondensatoren 105 an Vcc angeschlossen sind und die Kondensatoren 106 an Vss angeschlossen sind. Diese Kondensatoren sind allgemein nicht in herkömmlichen Flipflops enthalten, sind aber im Flipflop 90&sub0; gemäß dieser Ausführungsform der Erfindung nützlich, um seinen Zustand während des Hochfahrens des Speichers 1, in dem sie realisiert sind, anzulegen. Wie oben erortert, ist es für den Speicher 1 nicht erwünscht, daß er beim Hochfahren in einen speziellen Testmode eintritt. Folglich ist es wichtig, daß der Zustand der Flipflops 90 und 92 in einer solchen Weise eingestellt wird, daß nur der Empfang ordentlicher Testmodefteigabesignale (in diesem Fall zwei Überspannungszustände bzw. -bedingungen) den Speicher 1 in irgendeinen speziellen Testmode eintreten läßt. Folglich koppelt der Kondensator 105 die Ausgänge der NAND-Gatter 96 und 102 beim Hochfahren an Vcc und die Kondensatoren 106 koppeln die Eingänge an die NAND- Gatter 96 und 102, wie auch die Ausgänge der Inverter 97 und 103 an Vss. Dies setzt die Flip-flops 90 und 92 in der Testmodefreigabeschaltung 29 (alle gleich bzw. ähnlich aufgebaut) beim Hochfahren in den Anfangszustand, in dem sie keine Überspannungsausschläge erhalten haben.
Die Fig. 2 zeigt den Anschluß der Flipflops 90 und 92 in der Testmodefreigabeschaltung 29. Für beide Flipflops 90&sub0; und 92&sub0; sind die Leitungen CK4 und CK4_ der Auswertelogik 30 an die komplementären Takteingänge CK bzw. CK angeschlossen und die Leitung RST_ von der Auswertelogik 30 wird an dem Rücksetzeingang R empfangen. Für das Flipflop 90&sub0; ist der Dateneingang D an Vcc angeschlossen, so daß das Datum bzw. die Daten, die von dem Flipflop 90&sub0; eingetaktet werden, immer ein hoher logischer Pegel ist bzw. sind. Wie in Fig. 2 gezeigt, ist das Flipflop 92&sub0; mit seinem Eingang D an den nichtinvertierenden Ausgang Q des Flipflops 90&sub0; angeschlossen. Umgekehrt sind die komplementären Takteingänge CK und CK_ des Flipflops 90&sub0; und 92&sub0; an die Leitungen CK1 und CK1_ der Auswertebgik 30 angeschlossen; die Eingänge D und R_ der Flipflops 90&sub1; und 92&sub1; sind ähnlich angeschlossen wie bei den Flipflops 90&sub0; und 92&sub0;.
Die nichtinvertierenden Ausgänge Q der Flipflops 92&sub0; und 92&sub1; sind an Treibereinrichtung 110 angeschlossen. Die Treibereinrichtungen 110 sind herkömmliche Puffer-/Treibereinrichtungen, um den Ausgang der Ausgänge Q der Flipflops 92 zu dem Rest des Speichers 1 zu übertragen, wie es erforderlich ist, um das Freigeben und Sperren der speziellen Testfunktionen zu bewirken, die durchzuführen sind. Zum Beispiel wird in dieser Ausführungsform die Leitung T durch die Treibereinrichtungen 110 gemäß dem Ausgang des Flipflops 92&sub0; betrieben und ist an die Paralleltestschaltung 28 angeschlossen. Ein hoher logischer Pegel an dem Ausgang des Flipflops 92&sub0; wird folglich der paralleltestschaltung 28 übermittelt, um die Paralleltestfunktion freizugeben. Ähnlich wird die Leitung T2 durch Treibereinrichtungen 110 in dieser Ausführungsform gemäß dem Zustand des Ausgangs Q des Flipflops 92&sub1; betrieben, um einen zweiten speziellen Testmo-de oder eine Qperation zu selektieren.

Betrieb der Testmodefreigabeschaltung

Der Betrieb der Testmodefreigabeschaltung 29 wird nun, bezugnehmend auf Fig. 7, anhand verschiedener Bedingungen bzw. Zustände beschrieben. Dieser Betrieb wird für das Freigeben der paralleltestschaltung 28 über die Leitung T beschrieben; es ist natürlich verständlich, daß andere spezielle Testfunktionen natürlich in Abhängigkeit von dem Zustand einer bestimmten Adresse oder anderer Eingänge, wie etwa die Leitungs A1, die durch die Auswertelogik 30 abgefragt werden kann, ausgewählt werden können.
Diese Beschreibung des Betriebs der Testmodefreigabeschaltung 29 beginnt zu einer Zeit t0 mit dem Speicher 1 in einem normalen Betriebsmode, wobei jedoch der Speicher 1 nicht freigegeben ist. Folglich ist die Leitung POR auf hoch (der Speicher list über einige Zeit hochgefahren) und die Leitung TRST ist auf hoch, da der Speicher 1 nicht freigegeben ist. Folglich ist die Leitung RST_ in der Testmodefreigabeschaltung 29 nach Fig 2 bei einem niedrigen logischen Pegel bzw. Niveau und die Flipflops 90 und 92 sind folglich in einem Zustand, in dem sie Daten empfangen und takten können, die an ihren Eingängen D bei Empfang des nötigen Taktsignals angelegt sind.
Auch zur Zeit t0 sind die Adreßanschlüsse A1 und A3 in ihren normalen Zuständen als Adressen, wobei sie solche Übergänge machen, wie sie während eines derartigen Betriebes angelegt sind. Als solcher hat, während der Zustand dieser Anschlüsse zu Zwecken des Eintritts in einen speziellen Testrnode "unbeachtlich" ist, der Zustand dieser Anschlüsse natürlich Wichtigkeit beim Betrieb des Speichers 1.
Mit den Adreßanschlüssen A1 und A3 in diesem Zustand sind die Leitungen CK4 und CK4_ der Auswertelogik 30 auf niedrig bzw. auf hoch. Die Flipflops 90&sub0; und 92&sub0; sind in dem Anfangszustand und folglich sind deren Ausgänge Q für den Fall des Flipflops 92&sub0; (als Leitung T gezeigt) auf niedrigen logischen Pegeln.
Der Eintritt in einen speziellen Testmode, der in diesem Beispiel der Paralleltestmode ist, beginnt mit einem ersten Übergang des Adreßanschlusses A3 in einen Überspannungszustand. Wie oben beschrieben, ist in dieser Ausführungsform der Erfindung der Überspannungszustand tatsächlich ein "Unterspannungszustand", indem die Spannung am Adreßanschluß A3 auf eine Spannung Vschalt getrieben wird, welche einen bestimmten Wert unterhalb der Spannung des niedrigen logischen Pegels hat und tatsächlich mehrere Volt unterhalb von Vss liegen kann. Der Adreßanschluß A3 erreicht den Pegel Vschalt in diesem Beispiel zu einer Zeit t&sub1;.
Wie oben in bezug auf die Fig. 3 und 5 beschrieben, wird ein hoher logischer Pegel an die Leitung CKBHV angelegt, wenn der Adreßanschluß A3 eine Spannung bei oder unterhalb Vschalt erreicht. Mittels NAND-Gattern 80 in der Auswertelogik 30 taktet dies den logischen Zustand am Adreßanschluß A1 ein. In diesem Fall ist der Adreßanschluß A1 für die Freigabe der Paralleltestschaltung 28 bei einem hohen logischen Pegel. Im Ergebnis gehen die Taktleitungen CK4 und CK4_ zur Zeit t&sub2; in Fig. 7 auf einen hohen bzw. niedrigen logischen Pegel.
Da das Flipflop 90&sub0; mit seinem Eingang D an Vcc gebunden ist, wird ein Zustand "1" in dessen erste Stufe beim Übergehen der Taktleitungen CK4 und CK4_ auf hoch bzw. niedrig getaktet. Wenn der Adreßanschluß A3 in seinen nominalen Bereich oberhalb des Pegels Vschalt zur Zeit t&sub3; zurückkehrt, kehrt die Leitung CKBHV auf einen niedrigen logischen Pegel zurück und die Leitungen CK4 und CK4_ kehren auf niedrige bzw. hohe Pegel zur Zeit t&sub4; zurück. Dies taktet den Zustand "1" in die zweite Stufe des Flipflops 90&sub0;, so daß, wie oben beschrieben, ein hoher logischer Pegel an dessen nichtinvertierenden Ausgang Q zu einer Zeit t&sub5; angelegt wird.
Erkennbar ist, daß bei der Zeit t&sub5; nach dem ersten Überspannungsausschlag am Adreßanschluß A3, das Testmodefreigabesignal mit hohem logischen Pegel an der Leitung T bis jetzt nicht ausgegeben worden ist. Dies geschieht natürlich aufgrund des Aufbaus der Testmodefreigabeschaltung 29, die mehrere Halteeinrichtungen bzw. -speicher (in diesem Beispiel die beiden Flipflops 90 und 92) in Serie zur Freigabe des Testmodes hat, die mehrere Überspannungsausschläge erfordern, um den speziellen Testmode freizugeben. Dieser Aufbau stellt folglich Sicherheit gegenüber der unbeabsichtigten Freigabe eines speziellen Testmodes aufgrund von Rauschen bzw. Störungen an den bestimmten Anschluß, der zur Freigabe des Testmodes verwendet wird, aufgrund eines Einbaus mit einem unter Spannung befindlichen Sockel, Leistungsverlustereignissen mit nachfolgendem Hochfahren und dergleichen zur Verfügung. Während derartige Ereignisse ein einzelnes Überspannungsereignis an dem interessierenden Anschluß verursachen (in diesem Fall der Adreßanschluß A3), sind mehrere solcher Ereignisse wesentlich weniger wahrscheinlich. Entsprechend stellt der Speicher 1 gemäß dieser Ausführungsform der Erfindung durch das Erfordernis mehrerer Überspannungsausschläge für die Auswahl eines speziellen Testmodes eine verbesserte Verläßlichkeit zur Verfügung und vermeidet eine katastrophale Potentialsituation, in der der Speicher 1, sobald er in einem System eingebaut ist, in einen speziellen Testmode oder einen speziellen Betriebsmode eintritt, in denen die darin gespeicherten Daten entgültig verlorengehen oder überschrieben werden könnten.
Zur Zeit t&sub6; hat der Adreßanschluß A3 seinen zweiten Überspannungsübergang auf eine Spannung unterhalb von Vschalt gemacht. Da der Adreßanschluß A1 immer noch auf hohem logischen Pegel ist, veranlaßt dies, daß auf der Leitung CK4 ein Signal eines hohen logischen Pegels ausgegeben wird und auf der Leitung CK4_ zur Zeit t&sub7; ein Signal eines niedrigen logischen Pegels ausgegeben wird, welche den hohen logischen Pegel an dem Ausgang Q des Flipflops 90&sub0; in die erste Stufe des Flipflops 92&sub0; takten. Zur Zeit t&sub8; kehrt der Adreßanschluß A3 in seinen nominalen Bereich oberhalb der Spannung Vschalt zurück. Dies führt zur Zeit t&sub9; dazu, daß die Taktleitungen CK4 und CK4_ zu niedrigen bzw. hohen logischen zurückkehren, was den hohen logischen Pegel an dem Ausgang Q in die zweite Stufe des Flipflops 92&sub0; taktet. Im Ergebnis erreicht die Leitung T des Testmodefreigabesignals, getrieben durch die Treibereinrichtungen 110 von dem Ausgang Q des Flipflops 92&sub0; einen hohen logischen Pegel. Dies teilt der Paralleltestschaltung und derartigen anderen Schaltungen innerhalb des Speichers 1, die erforderlich sind, um die Paralleltestfunktion freizugeben, mit, daß die Paralleltestfunktion freigegeben ist.
Es sollte bemerkt werden, daß es diese Ausführungsform der Erfindung erfordert, daß der gleiche spezielle Testmodeauswahlcode für beide Überspannungsausschläge anliegt, um in den speziellen Testmode einzutreten. Bei dem obigen Beispiel ist dieser Code ein hoher logischer Pegel am Adreßanschluß A1. Falls z.B. der Adreßanschluß A1 während des zweiten Überspannungsausschlags vom Adreßanschluß A3 bei einem niedrigen logischen Pegel wäre, würden die Taktleitungen CK4 und CK4_ nicht auf hohe bzw. niedrige Pegel getrieben werden, da das NAND- Gatter 80&sub0; unbedingt einen hohen logischen Pegel bzw. Niveau an seinem Ausgang haben würde (der die Taktleitung CK4_ unmittelbar treibt und die Taktleitung CK4 über den Inverter 82 treibt). Dieses Erfordernis des zweifach gleichen Codes, um den speziellen Testmode freizugeben, fügt eine zusätzliche Sicherheit hinzu.
Zu erkennen ist, daß alternatives Codieren leicht in die Auswertelogik 30 für eine weitere Sicherheit und für die Auswahl von zusätzlichen speziellen Testfunktionen mit einer reduzierten Anzahl von Stiften bzw. Pins einbezogen werden kann. Zum Beispiel könnten durch die Hinzufügung von zusätzlichen Reihen von Flipflops 90 und 92 mit den passenden Anschlüssen ihrer Takteingänge an die Auswertelogik ein derartiges Ablaufen leicht realisiert werden. Zum Beispiel könnte ein drittes Paar von Flipflops 90&sub2; und 92&sub2; derart einbezogen werden, daß das Flipflop 90&sub2; in Reaktion auf einen Überspannungszustand am Anschluß A3 zusammen mit einem hohen logischen Pegel am Anschluß A1 getaktet würde (d.h. seine Takteingänge sind an Leitungen CK4 und CK4_ angeschlossen) und sein zugehöriges Flipflop 92&sub2; würde in Reaktion auf einen Überspannungszustand mit einem niedrigen logischen Pegel am Anschluß A1 getaktet werden (d.h. seine Takteingänge sind an CK1 und CK1_ angeschlossen). Es ist zu bedenken, daß viele derartige andere Kombinationen und zusätzliche Codierungen und Kombinationen dem Fachmann im Stand der Technik durch Bezugnahme auf diese Beschreibung vor Augen geführt werden.
Nun wird in Kombination auf die Fig. 2a und 5b Bezug genommen, wobei die Auswertelogik 30b und die Testmodefreigabeschaltung 29b gemäß einer anderen alternativen Ausführungsform der Erfindung beschrieben werden. Die Auswertelogik 30b gemäß dieser alternativen Ausführungsform stellt eine zusätzliche Sicherheit gegen den unbeabsichtigten Eintritt in einen Testmode gemäß mehrerer Merkmale zur Verfügung. Es sollte bemerkt werden, daß, während die Auswertelogik 30b die Kombination dieser Merkmale enthält, zu bedenken ist, daß jedes der Merkmale einzeln verwendet werden kann, da die Kombination dieser Merkmale nicht nötig ist, um einige von deren Vorteilen zu erzielen.
Die Testmodefreigabeschaltung 29b nach Fig. 2a unterscheidet sich von der Testmodefreigabeschaltung 29 nach Fig. 2 durch die zur Verfügungstellung einer Leitung RSTA_ eines zweiten Rücksetzsignals, die an die Überspannungserfassungsschaltung 32 angeschlossen ist; wie sich im folgenden ergibt, erzeugt die Auswertebgik 30b Rücksetzsignalleitungen RST&sub0; und RSTA_, die auf eine Kombination von Signalen ansprechen. Die Leitung RSTA_ steuert die Überspannungserfassungsschaltung 32 in der gleichen Weise wie die Leitung RST_, die oben beschrieben worden ist. Die Testmodefreigabeschaltung 29b schließt ferner die Ausgänge der Flipflops 90&sub0; und 90&sub0; an die Auswertelogik 30b an, um eine Rückkopplung des Stromzustandes der Testmodefreigabeschaltung 29b in die Auswertelogik 30b zur Verfügung zu stellen. Wie unten klar wird, stellt eine solche Rückkopplung eine zusätzliche Sicherheit gegen den unbeabsichtigten Eintritt in einen Testmode zur Verfügung.
Bezugnehmend auf Fig. 5b wird der Aufbau der Auswertelogik 30b gemäß dieser Ausführungsform beschrieben. Die Auswertelogik 30b empfängt Eingänge an Leitungen POR, TRST, CKBHV und von den Adreßanschlüssen A0, A1, A2, A4 und A5, wie in dem Fall der Auswertelogik 30a nach Fig. 5a; die Auswertelogik 30b legt Ausgänge an die Leitungen RST_, CK4, CK4_, CK1 und CK1_ an. Zusätzlich empfängt die Auswertelogik 30b Eingänge an den Leitungen Q0 und Q1 von den Flipflops 90&sub0; und 90&sub1; nach Fig. 2a und legt auch einen Ausgang an die Leitung RSTA_ zu der Überspannungserfassungsschaltung 32 an, wie es oben bemerkt wurde.
Die Leitung RST_ ist an die Eingänge R_ der Flipflops 90 und 92 angeschlossen, um bei einem hohen logischen Pegel daran dieselben zurückzusetzen Ähnlich wie in der Auswertelogik 30 und 30a wird die Leitung RST_ durch einen Inverter 79 gemäß dem Ausgang des NAND-Gatters 78 betrieben, das Leitungen POR und TRST an seinen Eingängen hat. Gleichermaßen wird die Leitung RSTA_ von einem Inverter 79A von dem NAND-Gatter 78A mit den Leitungen POR und TRST an den Eingängen des NAND-Gatters 78A betrieben. Zusätzlich empfängt das NAND-Gatter 78 an einem dritten Eingang den Ausgang des NAND-Gatters 93, das an seinen Eingängen die Leitung CKBHV von der Überspannungserfassungsschaltung 32 und von dem OR-Gatter 77 über den Inverter 91 empfängt.
Das OR-Gatter 77 ist die letzte Ausgangsstufe der Logik in der Auswertelogik 30b, die den Zustand der Testmodefreigabelogik 29b beim Auswerten der Signale erfaßt, die dieser zur Verfügung gestellt werden, und bestimmt, ob ein Freigabebetrieb eines speziellen Testrnodes aufgetreten ist oder nicht. Die Leitungen Q0 und Q1 sind an die Eingänge des Exklusiv-OR-Gatters 85 angeschlossen, das mit seinem Ausgang an einen ersten Eingang des AND-Gatters 87 angeschlossen ist. Der zweite Eingang des AND-Gatters 87 empfängt den Ausgang Q des Flipflops 95 vom D-Typ, das mit seinem Eingang D an Vcc angebunden ist, wobei seine Takt- und Komplementärtakteingänge (CK bzw. CK_) an den Ausgang des AND-Gatters 89 invertiert durch den Inverter 99 in dem Fall, daß die Leitung an den Eingang CK_ angeschlossen ist, angeschlossen sind. Das AND-Gatter 89 empfängt die Leitung CKBHV an einem Eingang und den Ausgang des OR-Gatters 77 an dem anderen.
Bestimmte Adreßanschlüsse werden durch die NAND-Gatter 80&sub0; und 81&sub1; wie in der Auswertelogik 30a ausgewertet. In diesem Fall hat das NAND-Gatter 80&sub0; Eingänge, die an den Adreßanschluß A2, invertiert durch den Inverter 82&sub0;, und an Adreßanschlüsse A0 und A1 angeschlossen sind; umgekehrt ist das NAND-Gatter 80&sub1; mit seinen Eingängen an die Adreßanschlüsse A0 und A1, invertiert durch Inverter 82&sub1;, und an den Adreßanschluß A2 angeschlossen. Jedes der NAND-Gatter 80 weist einen Eingang auf, der an den Ausgang des AND-Gatters 89, das oben erörtert wurde, angeschlossen ist. Die NAND-Gatter 80&sub0; und 80&sub1; betreiben komplementäre Leitungen CK4 (und CK4_) und CK1 (und CK1_), wie oben unmittelbar und invertiert durch Inverter 81.
Gemäß dieser Ausführungsform werden in der Auswertelogik 30b Adreßanschlüsse A4 und AS durch eine zusätzliche Logik zusammen mit dem Zustand der Flipflops 90, der über Leitungen Q0 und Q1 übertragen wird, ausgewertet. Der Ausgang des AND-Gatters 87 betreibt einen Eingang eines AND-Gatters 75&sub1; und (nach der Inversion durch den Inverter 83&sub2;) ein AND-Gatter 75&sub0;. Das AND-Gatter 75 empfängt auch den Zustand der Leitungen A4 und A5 sowohl unmittelbar als auch invertiert durch Inverter 83 in Abhängigkeit von dem gewünschten Code. In der Ausführungsform nach Fig. 5b empfängt das AND-Gatter 75&sub0; die Adreßleitung A4 uninvertiert und die Adreßleitung A5 invertiert und das AND-Gatter 75&sub1; empfängt die Adreßleitung A4 invertiert und die Adreßleitung A5 uninvertiert. Die Ausgänge der AND-Gatter sind an den Eingang des OR-Gatters 77 angeschlossen.
Der Betrieb der Auswertelogik 30b wird nun relativ zu einer speziellen Betriebsmodeauswähloperation beschrieben, nachdem der Speicher 1 in einem normalen Betriebsmode ist. Diese Operation wird wie bei den früheren Ausführungsformen gemäß einer Abfolge von Überspannungsausschlägen durchgeführt. In dieser Ausführungsform erfordert die Auswertelogik 30b jedoch, daß die Abfolge 01011 und 10011 an die Adreßanschlüsse (A5, A4, A2, A1 und A0, in dieser Reihenfolge) für die Auswahl des parallelen Testmodes anlegen, der durch die Taktsignale CK4 und CK4_ freigegeben wird.
In dem Anfangszustand werden die Leitungen POR und TRST auf einem hohen logischen Pegel sein, so daß die Leitung RST_ bei einem hohen logischen Pegel sein wird, was es der Testmodefreigabeschaltung 29b ermöglicht, auf die Aktivierung des speziellen Betriebsmodes anzusprechen (d.h. den speziellen Testmode). Die Leitungen Q0 und Q1 von den Ausgängen der Flipflops 90&sub0; und 90&sub1; sind beide auf einem niedrigen logischen Pegel und entsprechend legt das Exklusiv-OR- Gatter 85 einen niedrigen logischen Pegel an das AND-Gatter 87 an. Auch in diesem Zustand (angenommen, der Speicher list nun nicht von den Chipfreigabeanschlüssen E1 und E2 freigegeben) ist der Ausgang Q des Flipflops 95 auch bei einem niedrigen logischen Pegel. Der Ausgang des AND-Gatters 87 hat folglich einen niedrigen logischen Pegel, der den Ausgang des AND-Gatters 75&sub1; auf einen niedrigen logischen Pegel zwingt. Die Adreßanschlüsse A4 und A5 werden folglich durch das AND- Gatter 75&sub0; ausgewertet, das einen hohen logischen Pegel anlegen wird, falls die Leitung A4 auf hoch ist und falls die Leitung A5 auf niedrig ist. In diesem Fall wird das OR-Gatter 77 mit dem angelegten Code 01011 einen hohen logischen Pegel an seinen Ausgang anlegen.
In dem Fall eines Überspannungsausschlages am Anschluß A3 wird die Leitung CKBHV bei einem hohen logischen Pegel sein. Dies wird das AND-Gatter 89 dazu veranlassen, einen hohen logischen Pegel an seinem Ausgang auszugeben, der den hohen logischen Pegel von Vcc in das Flipflop 95 taktet. Zusätzlich wird der Ausgang des AND-Gatters an einen Eingang von jedem der NAND-Gatter 80 angeschlossen, was es ermöglicht, die Zustände der Adreßanschlüsse A0, A1, A2 auszuwerten. Da ferner der Ausgang des OR-Gatters 77 auf hoch ist (aufgrund des angelegten Codes 01011), wird die Leitung RST_ von dem Ausgang des Inverters 79 aufgrund des Ausgangs des NAND-Gatters 93 auf hoch sein und die Leitungen POR und TRST werden sämtlich auf einem hohen logischen Pegel sein.
Mit dem an den Adreßanschlüssen anliegenden Code 01011 in Verbindung mit dem Überspannungsausschlag werden die Leitungen CK4 und CK4_ auf hoch bzw. niedrig durch das NAND-Gatter 80&sub0; und den Inverter 810 getrieben. Wie es unten beschrieben wird, wird am Ende des Überspannungsausschlags am Adreßanschluß A3 das Flipflop 90&sub0; auf einen hohen logischen Pegel getaktet und an seinem Ausgang Q plaziert, der über die Leitung Q0 nach Fig. 5b an das Exklusiv-OR-Gatter 85 angeschlossen ist; die Leitung Ql wird auf niedrig verblieben, da dieser Zustand nicht in das Flipflop 90&sub1; getaktet worden ist. Deshalb werden, nachdem der Überspannungsausschlag an der Leitung A3 mit dem gültigen Code 01011 an die passenden Adreßanschlüsse angelegt ist, der Ausgang Q des Flipflops 95 und der Ausgang des Exklusiv-OR-Gatters 85 beide auf einem hohen logischen Pegel sein, wobei der Ausgang des AND-Gatters 87 veranlaßt wird, auf hoch zu sein, und das AND-Gatter &sub0; freigegeben wird, um die Adreßanschlüsse A4 und A5 für den nächsten Ausschlag auszuwerten. Auf diese Weise ändert die Auswertelogik 30b den gültigen Code von einem Überspannungsausschlag zu dem nächsten, da nun das OR-Gatter 77 nur einen hohen logischen Pegel in Reaktion darauf anlegen wird, daß die Adreßanschlüsse A5 und A4 den Code 10 eher als 01 in dem ersten Zyklus empfangen.
Zu erkennen ist, daß die Auswertelogik 30b nur durch den Empfang eines gültigen Codes bei dem ersten Ausschlag den Code ändert, wobei dies aufgrund des AND-Gatters 87, das sowohl einen Überspannungsausschlag als auch einen gültigen Code erfordert, geschieht, um das Flipflop 95 zu setzen, und wobei ein und nur ein gültiger Code empfangen wird (d.h. nur eine der Leitungen Q0 und Q1 kann auf hoch sein).
Beim Empfang des zweiten gültigen Codes (10011) in Verbindung mit einem Überspannungsausschlag werden die Taktleitungen CK4 und CK4_ auf hoch bzw. auf niedrig getrieben und zurück. Wie im folgenden in weiteren Einzelheiten beschrieben wird, wird eine derartige Abfolge ein Signal einer Leitung T erzeugen, wobei der Paralleltestmode ausgewählt wird.
Dieses Auswahlverfahren, bei dem verschiedene Codes für mehrere Überspannungsausschläge erforderlich sind, stellt eine zusätzliche Sicherheit gegenüber einem unbeabsichtigten Testmodeeintritt bereit. Falls die Überspannungsausschläge aufgrund von Rauschen oder Störungen oder dem Einbau in einen unter Spannung befindlichen Sockel als Beispiel auftreten, ist es höchst unwahrscheinlich, daß die passende Codeabfolge (z.B. 01011 gefolgt von 10011) an den Adreßanschlüssen zu der gleichen Zeit wie die Überspannungsausschläge angelegt sein werden. Die Abfolge bzw. Aufeinanderfolge der erforderlichen gültigen Codes stellt eine noch weitere Sicherheit zur Verfügung, wobei in Betracht gezogen wird, daß die gültigen Codes sehr spärlich innerhalb des Satzes von verfügbaren Werten an den Adreßanschlüssen sind.
Die Auswertelogik 30b stellt auch eine zusätzliche Sicherheit über verschiedene Rücksetzfunktionen zur Verfügung. Zuerst wird in dem Fall, daß ein ungültiger Code an den Adreßanschlüssen A4 und A5 zusammen mit einem Überspannungsausschlag empfangen wird, der Ausgang des OR-Gatters 77 auf einem niedrigen logischen Pegel sein, der, nach der Inversion durch den Inverter 91, den Ausgang des NAND-Gatters 93 dazu veranlassen wird, auf einen niedrigen logischen Pegel zu gehen. Dies wird dazu führen, daß an der Leitung RST_ ein niedriger logischer Pegel erscheint, der die Flipflops 90 und 92 in der Testfteigabeschaltung 29 und das Flipflop 95 in der Auswertelogik 30b zurücksetzen wird. Folglich erfordert es die Auswertelogik 30b nicht nur, daß zwei verschiedene gültige Codes zur Freigabe des speziellen Testmodes empfangen werden, sondern daß zwei Codes unmittelbar einer nach dem anderen ohne den Empfang eines ungültigen Codes dazwischen empfangen werden. Dies vergrößert zusätzlich die Sicherheit der Auswahl eines speziellen Testmodes.
Zu erkennen ist, daß die Überspannungserfassungsschaltung 32 in dem Fall eines solchen ungültigen Codes freigegeben verbleibt; dies sorgt für den fortgesetzten Empfang von Überspannungsausschlägen, nachdem ein ungültiger Code empfangen worden ist.
Selbstverständlich können längere oder unterschiedliche Abfolgen von Codes in der Auswertelogik 30b durch die Hinzufügung einer angemessenen Logik dafür realisiert werden. Zum Beispiel könnten sämtliche der Adreßanschlusse mit zusätzlichen AND- oder NAND-Funktionen ausgewertet werden, die durch das AND-Gatter 87 wie in dem Fall der Adreßanschlüsse A4 und A5 ausgewählt werden, so daß sich sämtliche Bits für den speziellen Testmode, der freizugeben ist, zu ändern haben. Es ist zu bedenken, daß andere Alternativen oder Abänderungen dem Fachmann im Stand der Technik, der auf diese Beschreibung Bezug nimmt, klar werden.
Auf die Fig. 2b und 5c wird in Verbindung miteinander Bezug genommen, wobei die Auswertelogik 30c und die Testmodefreigabeschaltung 29c gemäß einer noch anderen alternativen Ausführungsform der Erfindung beschrieben werden. Die Auswertelogik 30c gemäß dieser alternativen Ausführungsform stellt eine zusätzliche Sicherheit gegenüber dem unbeabsichtigten Eintritt in einen Testmode in der Situation zur Verfügung, in der nur eine minimale Anzahl von Anschlüssen für die zur Verfügungstellung eines speziellen Testmodecodes verfügbar sind. Wenn z.B. nur ein Anschluß für das Anlegen eines speziellen Testmodecodes verfügbar ist, stellt die Ausführungsform nach den Fig. 2b und 5c eine Sicherheit gegenüber dem unbeabsichtigten Eintritt in einen Testmode zur Verfügung, in dem eine bestimmte serielle Abfolge vor dem Eintritt in den Testmode gefordert wird. Bezugnehmend auf Fig. 2b stellt die Testmodefreigabeschaltung 29c dar, daß nur ein einziger Adreßanschluß A1 an die Auswertelogik 30c angeschlossen ist. Die Auswertelogik 30c enthält eine Schaltung, um die an dem Anschluß A1 empfangenen Daten in Verbindung mit Überspannungsausschlägen auszuwerten und um das Takten der Flipflops 90 und 92 gemäß dieser Abfolge zu steuern.
Der Aufbau der Auswertelogik 30c zur Auswertung eines seriellen Datenstromes von dem Adreßanschluß A1 und zum Steuern des Taktens der Flipflops 90 und 92 in der Testmodefreigabeschaltung 29 wird nun bezugnehmend auf Fig. 5c beschrieben. Die Auswertelogik 30c enthält ein Schieberegister 100, das eine Reihe bzw. Serie von Datenzuständen am Adreßanschluß A1 empfängt und speichert, wie sie durch Überspannungsausschläge eingetaktet werden, die durch die Überspannungserfassungsschaltung 32 erfaßt werden und auf der Leitung CKBHV übertragen werden. Die Auswertelogik 30c, wie in weiteren Einzelheiten im folgenden beschrieben wird, wertet den Zustand des Schieberegisters und gibt beim Empfang eines anderen Pulses der Leitung CKBHV in Verbindung mit einem gültigen Datenzustand einen ersten Taktpuls zu den Flipflops 90 in der Testmodefreigabeschaltung 29c aus.
Ferner enthält die Auswertelogik 30c eine Zähleinrichtung 102, die in dieser Ausführungsform beginnt, die Pulse auf der Leitung CKBHV zu zählen, sobald der erste Taktpuls durch die Auswertelogik 30c ausgegeben worden ist. Bei dem Ende der Abfolge (in dieser Ausführungsform vier Pulse) gibt die Zähleinrichtung 102 den Vergleich des letzten Datenzustandes und des Zustandes des Schieberegisters 100 frei bzw. veranlaßt diesen; falls ein gültiger Code empfangen worden ist und falls er derselbe wie der Code ist, der den ersten Taktpuls zu den Flipflops 90 in der Testmodefreigabeschaltung 29c veranlaßt, wird der zweite Taktpuls ausgegeben und der spezielle Testmode wird freigegeben. Falls der zweite Code ungültig ist oder falls er sich von dem vorherigen gültigen Code, der angenommen worden ist, unterscheidet, werden das Schieberegister 100 und die Flipflops 90 und 92 in der Testmodefreigabeschaltung 29c über die Leitung RST_ zurückgesetzt und die Abfolge zum Wiedereintreten in einen speziellen Betrieb oder einen Testmode muß wieder beginnen.
Unter Bezugnahme auf die Fig. 5c wird nun der Aufbau der Auswertelogik 30c im einzelnen in Verbindung mit seinem Betrieb beschrieben, wie sie einen speziellen Testmode freigibt. Die Leitungen Q0 und Q1 von den Flipflops 90&sub0; und 90&sub1; werden an Eingängen des NAND-Gatters 106 nach der Inversion durch Inverter 107 empfangen; entsprechend ist der Ausgang des NAND-Gatters 106 an der Leitung QOR das logische OR der Leitungen Q0 und Q1. Die Leitung WOR ist an einen ersten Eingang des NAND-Gatters 108 angeschlossen, das mit seinem Ausgang an den Eingang des NAND-Gatters 118 angeschlossen ist. Im Anfangszustand wird die Leitung QOR mit den Flipflops 90, die beide logisch niedrige Zustände an ihrem. Ausgang haben, niedrig sein, wobei der Ausgang des NAND-Gatters 108 auf einem hohen logischen Pegel gehen wird. Die Leitungen Q0 und Q1 sind auch an Eingänge der NAND-Gatter 114&sub1; bzw. 114&sub0; angeschlossen.
Das Schieberegister 100 enthält drei Flipflops 101 vom D-Typ, die in Serie miteinander angeschlossen sind, und legt die Ausgänge der Flipflops 1011, 1012 und 1013 an Ausgangsleitungen S1, S2 bzw. S3 an. Die Flipflops 101 werden durch Leitungen CKBHV (wobei die Eingänge CK der Flipflops 101 durch die Leitung CKBHV nach der Inversion durch den Inverter 123 getaktet werden) getaktet. Der Eingang des ersten Flipflops 1011 ist an den Adreßanschluß A1 angeschlossen. Folglich wird für jeden Puls an der Leitung CKBHV, der einen Überspannungsausschlag am Anschluß A3 anzeigt, der logische Zustapd am Adreßanschluß A1 in nachfolgende bzw. aufeinanderfolgende Stufen des Schieberegisters 100 getaktet. Es sollte bemerkt werden, daß das Schieberegister 100 über die Leitung RST_ von dem NAND-Gatter 78 zurückgesetzt wird (über einen Inverter 79), ähnlich wie in dem Fall nach Fig. 5b, der oben beschrieben wurde, jedoch mit einem zusätzlichen Eingang von der Zähleinrichtung 102, der weiter im folgenden beschrieben wird.
In dieser Ausführungsform wird bei drei Pulsen der Leitung CKBHV ein Code mit drei Bit in das Schieberegister 100 von dem Adreßanschluß A1 geschoben werden. Die Ausgänge S1, S2 und S3 werden an NAND-Gatter 104 über Inverter 109 für bestimmte Leitungen gemäß dem gewünschten Code angelegt. Folglich wird das NAND-Gatter 104&sub0; einen hohen Pegel an die Leitung SR4 zum NAND-Gatter 114&sub0; (über Inverter 105) anlegen, falls der Code, der in das Schieberegister 100 geschoben ist, 101 lautet (entsprechend den Ausgängen S3, S2_ bzw. S1. In dieser Ausführungsform ist der Code für das NAND-Gatter 104&sub1;, um einen hohen logischen Pegel an die Leitung SR1 anzulegen, 110. Da keine Taktpulse an die Flipflops 90 zu dieser Zeit ausgegeben worden sind, sind die anderen Eingänge zu den NAND- Gattern 114 hohe logische Pegel von den Leitungen Q0 und Q1, die durch die Inverter 107 invertiert sind. In diesem Beispiel, in dem das Schieberegister 100 den Code 101 anlegt, wird die Leitung RDY4 folglich bei einem hohen logischen Pegel sein, wobei die Leitung RDY1 aufgrund dessen, daß die Leitung SR1 von dem NAND-Gatter 104&sub1; niedrig ist, auf niedrig sein.
Nach dem vierten Puls an der Leitung CKBHV wird der Ausgang des NAND- Gatters 118, falls der Adreßanschluß A1 auf einem hohen logischen Pegel ist, niedrig sein. Nach der Umkehr durch den Inverter 119 wird die Leitung PLS4 folglich auf einem hohen logischen Pegel sein, was das NAND-Gatter 116&sub0;, zusammen mit dem hohen logischen Pegel an der Leitung RDY4, dazu veranlaßt (mit den Leitungen PLS4 und RDY4 an seinen Eingängen), hohe und niedrige logische Pegel an die Leitungen CK4 bzw. CK4_ zum Flipflop 90&sub0; der Testmodefreigabeschaltung 29c in Fig. 2b anzulegen. Folglich ist der erste serielle Code, der erforderlich ist, um den speziellen Testmode von parallelem Lesen/Schreiben in dieser Ausführungsform freizugeben, ein serieller Code von 1011 am Adreßanschluß A1, der durch die Überspannungsausschläge am Adreßanschluß A3 eingetaktet wird. Folglich wird die Leitung Q0 von dem Ausgang des Flipflops 90&sub0; auf einem hohen logischen Pegel sein (bei der Rückkehr der Leitung CKBHV auf einen niedrigen Pegel an dem Ende des Überspannungsausschlags am Anschluß A3).
Ist die Leitung Q0 auf hoch, wird die Leitung QOR auch auf einem hohen logischen Pegel sein. Die Leitung QOR ist auch an einen Eingang des NAND-Oatters 110 angeschlossen, das über den Inverter 111 die Zähleinrichtung 102 taktet. Die Zähleinrichtung 102 ist eine herkömmliche Zähleinrichtung mit zwei Bit, die D- Flipflops 103&sub1; und 103&sub2; enthält. Die Ausgänge der Flipflops 103 sind an ihre D- Eingänge über Inverter 121 angeschlossen und der Ausgang des Flipflops 103&sub1; wird mit dem Ausgang des Inverters 111 über das NAND-Gatter 112 und den Inverter 113 angesteuert, um das Takten des D-Flipflops 1032 zu steuern. Die Ausgänge der Flipflops 103&sub1; und 103&sub2; sind an den Leitungen CT1 bzw. CT2. Folglich wird mit jedem Puls der Leitung CKBHV die Zähleinrichtung 102 gemäß der Abfolge 00, 01, 10, 11 zählen (die Leitung CT2 ist beim Zählen das signifikantere Bit).
Die nächste Aufeinanderfolge von drei Pulsen der Leitung CKBHV wird folglich die Zähleinrichtung 102 dazu veranlassen, zu ihrem Zustand 11 zu zählen. Die Leitungen CT1 und CT2 sind an Eingänge des NAND-Gatters 126 angeschlossen, das folglich einen hohen logischen Pegel an seinem Ausgang an der Leitung CTN betreibt, bis der Zählvorgang 11 erreicht hat. Der Ausgang des NAND-Gatters 108, der mit seinem anderen Eingang an die Leitung CTN angeschlossen ist, ist folglich bei einem niedrigen logischen Pegel gewesen, da auch die Leitung QOR auf einem hohen logischen Pegel gewesen ist (die Leitung Q0 ist auf hoch). Folglich hat die Zähleinrichtung 102 die Taktpulse an der Leitung CKBHV davon abgehalten, einen hohen logischen Pegel an der Leitung PLS4 während dieser Zeit zu erzeugen; auf diese Weise verursacht ein unkorrektor Code keine Ausgabe von Taktpulsen an die Flipflops 90 und 92. Zu bemerken ist, daß diese Pulse an der Leitung CKBHV fortgesetzt Daten in das Schieberegister 100 zum Vergleich an dem Ende der Abfolge geschoben haben, wie im folgenden beschrieben wird.
Wenn die Zähleinrichtung 102 den Zustand 11 erreicht, geht die Leitung CTN auf einen niedrigen logischen Pegel. Das NAND-Gatter 108 legt folglich einen hohen logischen Pegel an das NAND-Gatter 118 an, was es den Zuständen an den Leitungen A1 und CKBHV ermöglicht, den Ausgang des NAND-Gatters 118 zu steuern. Falls ein hoher logischer Pegel an dem Anschluß A1 zu der Zeit der vier Pulse der Leitung CKBHV anliegt, wird die Leitung PLS4 wieder auf einen hohen logischen Pegel gehen. Der zweite Taktpuls an den Leitungen CK4 und CK4_ (in diesem Beispiel) wird folglich durch das NAND-Gatter 116&sub0; ausgegeben, falls die Leitung RDY4 wieder bei einem hohen logischen Pegel ist (d.h. das Schieberegister 100 legt den Code 101 an) und falls die Leitung Q1 bei einem niedrigen logischen Pegel ist. Es sollte bemerkt werden, daß die Bereitstellung, daß die Leitung Q1 vom Flipflop 90&sub0; auf einem niedrigen logischen Pegel ist, die Ausgabe eines Taktpulses an eine Serie von Flipflops 90 und 92 verhindert, nach ein erster Taktpuls zu einer anderen Serie bzw. Reihe von Flipflops 90 und 92 ausgegeben worden ist.
Für den Fall, daß die zweite Abfolge von Codes nicht richtig ist, enthält die Auswertelogik 30c auch eine Rücksetzschaltung. In dem obigen Beispiel gibt das Schieberegister 100 den Code 101 nicht aus und die Leitung RDY4 wird auf einem niedrigen logischen Pegel sein. Ist die Leitung Q0 von den ersten Taktpulsen zu den Flipflops 90&sub0; und 92&sub0; auf hoch, wird die Leitung RDY1 ungeachtet des Codes im Schieberegister 100 auf einem niedrigen logischen Pegel sein. Das NOR-Gatter 120 ist mit seinen Eingängen an Leitungen RDY1 und RDY4 angeschlossen und wird folglich einen hohen logischen Pegel an seinem Ausgang zu dem NAND-Gatter 124 ausgeben. Das NAND-Gatter 124 empfängt auch den Zustand der Zähleinrichtung 102 an den Leitungen CT1 und CT2 an seinen Eingängen zusammen mit der Leitung CKBHV und ist mit seinem Ausgang an einen Eingang des NAND-Gatters 78 angeschlossen, das die Leitung RST_ über Inverter 119 betreibt und das das Schieberegister 100 vom Inverter 79 zurücksetzt Falls folglich der Zustand der Zähleinrichtung 102 11 ist und falls der gültige Code nicht (d.h. die Leitungen RDY1 und RDY4 sind beide niedrig) zu der Zeit der vier Pulse an der Leitung CKBHV empfangen wird, wird der Ausgang des NAND-Gatters 124 auf einen niedrigen logischen Pegel gehen, was das NAND-Gatter 78 und den Inverter 79 dazu veranlaßt, die Flipflops 101 in dem Schieberegister 100 zurückzusetzen und die Flipflops 90 und 92 in der Testmodefreigabeschaltung 29c über die Leitung RST_ zurückzusetzen. Folglich erzwingt es die Auswertelogik 30c beim Empfang des falschen Codes selbst nachdem der erste Taktpuls zu den Flipflops 90 und 92 ausgegeben worden ist, den Empfang einer vollständigen Abfolge vor dem Eintritt in einen Testmode.
Gemäß dieser alternativen Ausführungsform der Erfindung stellt die Auswertelogik 30c folglich eine zusätzliche Sicherheit gegen den unbeabsichtigten Eintritt in einen speziellen Testmode zur Verfügung, auch wenn nur ein Anschluß zum Empfang des Codes verfügbar ist. Diese zusätzliche Sicherheit wird durch einen spärlichen seriellen Code vorgesehen, d.h. die Anzahl der Bits in dem seriellen Code ist größer als das Minimum, das erforderlich ist, um einzig aus den verfügbaren Testmodes auszuwählen. In diesem Beispiel sind zwei Abfolgen von jeweils vier Bits erforderlich, um einen von zwei Testmodes auszuwählen. Ferner sollte es bemerkt werden, daß andere Codes als nur "0" oder nur "1" das Niveau der Sicherheit zusätzlich erhöhend erforderlich sind.
Ohne Beächtung des Modes zum Auswählen und Freigeben eines speziellen Testmodes bzw. Testbetriebsart können beim Freigeben des speziellen Testmodes (insbesondere in dem Fall eines Paralleltests) die Adreßanschlüsse A1 und A3 zusätzliche Funktionen haben, wie die Auswahl der Adreßplätze, in die in dem speziellen Testmode zu schreiben oder aus denen zu lesen ist. Während folglich die Adreßanschlüsse A1 und A3 "unbeachtliche" für die Zwecke des Freigebens des speziellen Testmodes sind, sobald eine derartige Freigabe aufgetreten ist (und sind in Fig. 7 als solche gezeigt), kann den Zuständen der Adreßanschlüsse A1 und A3 eine Wichtigkeit bei der Realisierung des gewünschten Tests bzw. der gewünschten Prüfung zukommen.
Noch bezugnehmend auf Fig. 7, wird das Sperren des speziellen Testmodes beim Auswählen des Speichers 1 über die Chipfreigabe nun beschrieben. Wie oben bemerkt, ist es ein erstes denkbares Ergebnis, falls während des normalen Betriebs in den speziellen Testmode unbeabsichtigt eingetreten worden ist, daß die in dem Speicher gespeicherten Daten oder die in der Erwartung, daß sie gespeichert werden, in den Speicher eingeschriebenen Daten verlorengehen können. Folglich stellen die oben beschriebenen Merkmale, bei denen mehrere Überspannungsausschläge für die Freigabe eines Testmodes erforderlich sind, eine zusätzliche Sicherheit gegenüber dem Verlust von Daten zur Verfügung.
Jedoch wird ein derartiger unbeabsichtigter Eintritt auch noch gefährlicher, falls es keinen steuerbaren Weg gibt, dann den Testmode zu sperren und wieder in den normalen Betriebsmode einzutreten. Wie in dem oben zitierten Artikel von McAdams at al. bemerkt, ist es in Speichern mit speziellen Testmodes, die durch Überspannungszustände freigegeben werden, eine frühere Technik gewesen, um den Speicher zurück in den normalen Betriebsmode zu setzen, indem ein zusätzlicher Überspannungsausschlag zusammen mit einem Code vorgenommen wurde, der anzeigt, daß in den normalen Betriebsmode zurückzukehren ist. Jedoch ist es in dem Fall, daß unbeabsichtigt in den Testmode eingetreten worden ist, insbesondere in einem Systemzusammenhang, zur Rückkehr in den normalen Betriebsmode zuerst erforderlich, daß der unerwünschte Mode erfaßt wird, und zweitens, daß ein Überspannungsausschlag an die Einrichtung mit dem passenden Code angelegt wird, so daß der normale Betrieb wieder hergestellt werden kann. Die Fähigkeit jedoch, die Fehler, die erzeugt werden, indem man unerwartet im Testmode ist, zu erfassen, wesentlich weniger, als zu bestimmen, daß der Fehler aufgrund dessen vorliegt, daß man in einem Testmode ist, ist für viele Systeme eine relativ schwierige Operation. Ferner können die Systeme keine Überspannungseigenschaft haben, die nötig ist, um den Testmode zu verlassen. Folglich ist nicht weniger als der vollständige Systemzusammenbruch in derartigen Systemen erforderlich, um den unerwünscht freigegebenen speziellen Testmode zu verlassen, angenommen, daß die Freigabe an erster Stelle erfaßt wird.
Gemäß dieser Ausführungsform der Erfindung, wie sie oben relativ zu der Auswertelogik 30 und den Fig. 1 und 2 beschrieben worden ist, kann der Speicher 1 in einen speziellen Testmode versetzt werden und kann darin nur während einer solchen Zeit verbleiben, während der Speicher 1 nicht freigegeben ist. Wie oben in Bezug auf Fig. 1 erörtert, wird der Speicher 1 gemäß diesem Beispiel freigegeben, indem der Anschluß E1 an einen unteren logischen Pegel und der Anschluß E2 bei einem hohen logischen Pegel ist. In Reaktion auf diesen freigegebenen Zustand ist die Leitung TRST bei einem niedrigen logischen Pegel, was die Leitung RST in der Auswertelogik 30 dazu veranlaßt, auch bei einem niedrigen logischen Pegel zu liegen. Wie oben erörtert, veranlaßt ein solcher Zustand die Flipflops 90 und 92 dazu, allesamt in einem Rücksetzzustand versetzt und gehalten zu werden, wobei die Ausgänge Q der Flipflops 92 unbedingt auf niedrige logische Pegel gezwungen werden. Die speziellen Testmodes können nicht freigegeben werden, noch können sie in einem derartigen Fall freigegeben verbleiben.
Ein derartiger Austritt aus dem speziellen Testmode bzw. Prüfmode aufgrund des Abwählens des Speichers 1 wird nun bezugnehmend auf Fig. 7 beschrieben. Zur Zeit t&sub1;&sub1; wird der spezielle Testmode für einen Paralleltest als freigegeben dargestellt, da die Leitung T bei einem hohen logischen Pegel ist. Zur Zeit t&sub1;&sub2; macht die Leitung TRST jedoch einen Hoch-Niedrig-Übergang; ein derartiger Übergang wird durch das AND-Gatter 25 und den Inverter 27, die in Fig. 1 gezeigt sind, in Reaktion darauf erzeugt, daß beide Chipfreigabeeingangsanschlüsse E1 und E2 die passenden logischen Pegel empfangen, um den Speicher 1 freizugeben. In Reaktion darauf, daß die Leitung TRST auf einen niedrigen logischen Pegel geht, wird die Auswertelogik 30 einen niedrigen logischen Pegel auf der Leitung RST ausgeben. Wie oben bezüglich Fig. 6 beschrieben, sprechen die Flipflops 90 und 92 in der Testmodefreigabeschaltung 29 allesamt auf die Leitung RST an, die in den Zustand zurückzusetzen ist, in dem sie einen niedrigen logischen Pegel an ihre jeweiligen Ausgänge Q anlegt. Im Ergebnis werden die Treibereinrichtungen 110 an der Leitung T einen niedrigen logischen Pegel (und auch an die Leitung 12) zu der Zeit t&sub1;&sub3; in Reaktion darauf anlegen, daß der Ausgang Q des Flipflops 92&sub2; durch den niedrigen logischen Pegel auf der Leitung RST_ auf niedrig getrieben worden ist.
Deshalb werden gemäß dieser Ausführungsform der Erfindung die speziellen Testmodes lediglich durch das Freigeben des Speichers 1 über die Chipfreigabefunktion verlassen. Eine solche Freigabe ist natürlich für den Systemverwender des Speichers 1 verfügbar, da das Freigeben durch die Chipfreigabe eine nötige und spezifizierte Funktion dieses Beispiels des Speichers 1 ist. Ferner können in besonders einfachen Systemen, in denen kein Potential für einen Buskonflikt, z.B. wo nur eine Speichergruppe verwendet wird, die Chipfteigabeanschlüsse E1 und E2 zu den Freigabezuständen fest verdrahtet sein. Die feste Verdrahtung würde für diese Ausführungsform des Speichers 1 die Möglichkeit unterbinden, daß unbeabsichtigt in den speziellen Testmode während des Systembetriebs eingetreten werden könnte, da die Leitung TRST bei einem niedrigen logischen Pegel verbleiben würde. Der Datenverlust aufgrund des Eintritts in einen Testmode könnte nicht in solch einer Anwendung vorkommen.
Der Betrieb der Testmodefreigabeschaltung 29, die auf eine Hochfahrabfolge anspricht, wird jetzt bezugnehmend auf Fig. 8 beschrieben. Wie oben beschrieben, enthält die Testmodefreigabeschaltung 29 eine Rochfahrrücksetzschaltung 40, die einen niedrigen logischen Pegel an die Leitung POR anfangs beim Einschalten bzw. Hochfahren erzeugt und die daran an einem Zeitpunkt einen hohen logischen Pegel erzeugt, nachdem eine Spannungsschwelle Vcc erreicht worden ist.
Zu der Zeit t&sub0; ist der Speicher 1 in einem abgeschalteten bzw. heruntergefahrenen Zustand, wie es durch die obere Leitung wiedergegeben wird, die die Leistungszufuhrspannung Vcc zeigt, jedoch mit einer an den Anschluß A3 angelegten negativen Spannung. Ein derartiger Zustand kann, wie oben bemerkt, während des Einschaltens bzw. Hochfahrens der Leistungszufuhr Vcc oder einem Einbau des Speichers 1 in einen unter Spannung befindlichen Sockel an einem zuvor hochgefahrenen Platz auftreten, wobei die Leistungszufuhrspannung Vcc den Speicher 1 später erreicht als die an den Anschluß A3 angelegte Spannung. In welchem Fall auch immer, der Adreßanschluß A3 ist im Verhältnis zu Vcc und vielleicht auch zu Vss zu dieser Zeit in einem Überspannungszustand. In Reaktion auf diesen Zustand am Anschluß A3 und mit dem einen Code anzeigenden Adreßanschluß A1 (willkürlich zu Zwecken dieser Erläuterung als bei einem niedrigen logischen Pegel befindlich ausgewählt, wie es während des Hochfahrens bzw. Einschaltens wahrscheinlich wäre), wird die Auswertelogik 30 an den Leitungen CK1 bzw. CK1_ hohe und niedrige Signale erzeugen. Es sollte bemerkt werden, daß dieser Überspannungszustand am Anschluß A3 aufgrund der oben festgelegten Gründe nicht in angestrebter Weise angelegt wird, noch ist es in dieser Situation beabsichtigt, daß der spezielle Testmode mit diesem Zustand freigegeben wird. Stattdessen ist dieser Überspannungsausschlag am Anschluß A3 ein Kennzeichen des Stators bzw. Zustandes der Leitungszufuhr Vcc im Verhältnis zu dem Adreßanschluß A3, erzeugt durch das Hochfahren bzw. Anschalten oder den Zustand des unter Spannung liegenden Sokkels.
Diese Signale an den Leitungen CK1 und CK1_ würden das Flipflop 90&sub1; jedoch dazu veranlassen, an seinem Eingang D den hohen logischen Pegel unter der Anwesenheit der Hochfahrrücksetzschaltung 40 in der Testmodefteigabeschaltung 29 zu halten. Während einer derartigen Zeit, da Vcc auf einem niedrigen Pegel unterhalb der in Fig. 8 gezeigten Spannung Vcc und für eine Zeitdauer danach, die in Fig. 8 als Td gezeigt ist, wird die Leitung POR durch die Hochfahr- bzw. Einschaltrücksetzschaltung 40 auf einem niedrigen logischen Pegel gehalten. Folglich erzeugt die Auswertelogik 30 einen niedrigen logischen Signalpegel an der Leitung RST_ zu den Flipflops 90 und 92 in der Testmodefreigabeschaltung 29, um sicherzustellen, daß dessen Ausgänge Q auf einem niedrigen logischen Pegel verbleiben. Wie in Fig. 8 gezeigt, entsprechen sowohl der Ausgang Q des Flipflops 90&sub1; als auch die Leitung T2 dem Ausgang Q des Flipflops 92&sub1;, wie es durch die Treibereinrichtungen 110 betrieben wird, und verbleiben ungeachtet des Überspannungsausschlags am Anschluß A3 während dieser Zeit bei einem niedrigen logischen Pegel.
Nachdem die Leistungszufuhrspannung Vcc die Grenze Van, an der die Hochfahr- bzw. Einschaltrücksetzschaltung 40 beginnt, überschritten hat, und nach der Zeitverzögerung td, die in die Einschaltrücksetzschaltung 40 eingebaut ist, wird die Leitung POR zur Zeit t&sub1; auf einen hohen logischen Pegel getrieben. In Reaktion darauf, daß die Leitung POR auf einen hohen Pegel geht, wird die Auswertelogik 30 einen hohen logischen Pegel an die Leitung RST_ zu den Flipflops 90 und 92 anlegen. Im Ergebnis sprechen nun die Flipflops 90 und 92 auf Signale an ihren Takteingängen an. Ferner kehrt auch der Adreßanschluß A3, der aufgrund der oben beschriebenen Umstände in einem Überspannungszustand war, in Reaktion darauf, daß die Leistungszufuhrspannung Vcc nominale Pegel erreicht, auf nominale Pegel bzw. Niveaus zurück. Der normale Betrieb des Speichers 1 kann nun fortgesetzt werden.
In dem funktionsfähigen Beispiel nach Fig. 8 ist der spezielle Testmode, der mit der Testmodefreigabeleitung T2 verknüpft ist, ausgewählt durch den Adreßanschluß A1 während der Überspannungsausschläge bei einem niedrigen Pegel, freizugeben. Folglich wird, wie in dem früheren Fall, zur Zeit t&sub2; ein erster Überspannungszustand (in diesem Fall eine Unterspannung) absichtlich an den Adreßanschluß A3 während einer derartigen Zeit angelegt, in der der Adreßanschluß A1 auf einem niedrigen logischen Pegel ist, um diesen speziellen Testmode auszuwählen. In Reaktion auf diesen Zustand legt die Auswertelogik 30 zur Zeit t&sub3; hohe und niedrige logische Pegel an die Leitungen CK1 bzw. CK1_ an. Dies veranlaßt einen Übergang der ersten Stufe des Flipflops 90&sub1;, so daß es einen hohen logischen Pegel an seinem Ausgang anlegt. Bei der Rückkehr des Adreßanschlusses A3 zur Zeit t&sub4; auf nominale Pegel werden an die Leitungen CK1 bzw. CK1_ zur Zeit t&sub5; niedrige und hohe logische Pegel angelegt, welche den hohen logischen Pegel in die zweite Stufe und zu dem Ausgang Q des Flipflops 90&sub1; takten.
Zu erkennen ist, daß, während der Überspannungsausschlag des Adreßanschlusses A3, der zur Zeit t&sub1; auftrat, in dieser Abfolge der zweite derartige Ausschlag war, die Testmodefreigabeschaltung 29 diesen Ausschlag als die erste derartige Abfolge behandelt; dies stimmt mit der Leitung T2 überein, die auf einem niedrigen logischen Pegel verbleibt. Die Testmodefreigabeschaltung 29 hält die Überspannungsbedingungen während des Einschaltens bzw. Hochfahrens oder Herunterfahrens bzw. Abschaltens davon ab, ein unbeabsichtigtes Freigeben einer speziellen Testfunktion zu verursachen, indem letztlich die Wirkungen solcher Zustände bzw. Bedingungen auf die Testmodefreigabeschaltung 29 ausgeblendet werden. Folglich werden nur jene Überspannungszustände, die nach dem volls&sub0;&sub0;ndigen Hochfahren bzw. Anschalten auftreten, als gültig durch die Testmodefreigabeschaltung 29 hingenommen. Wie in Fig. 8 dargestellt, zählt deshalb der zweite derartige Ausschlag am Anschluß A3 nur als der erste.
Folglich wird der spezielle Testmode dann durch den zweiten Überspannungsausschlag am Anschluß A3 freigegeben, der zur Zeit t&sub6; auftritt, der zusammen mit der Rückkehr des Anschlusses A3 auf nominale Pegel zur Zeit t&sub7; den hohen logischen Signalpegel an der Leitung T2 in der gleichen Weise, wie oben im Verhältnis zu Fig. 7 beschrieben, erzeugt.

Freigabe des Ausgangs im Testmode

Bezugnehmend auf die Fig. 1 und 9 wird nun die Steuerung der Ausgangspuffer 22 als Ergebnis der Freigabe des speziellen Testmodes durch die Testmodefreigabeschaltung 29 beschrieben werden. Wie in Fig. 1 gezeigt und oben be schrieben, enthält diese Ausführungsform des Speichers 1 das OR-Gatter 33, das die Leitung CE von dem Ausgang des AND-Gatters 25 entgegennimmt und die Leitung T von der Testmodefreigabeschaltung 29 an ihren Eingängen. Der Ausgang des OR- Gatters 33 ist an einen Eingang des AND-Gatters 26 angeschlossen, dessen Ausgang die Freigabe und Sperrung der Ausgangspuffer 22 steuert. Zu Zwecken der Erläuterung werden die Ausgangspuffer 22 in diesem Beispiel durch einen hohen logischen Pegel an dem Ausgang des AND-Gatters 26 freigegeben.
Es sollte bemerkt werden, daß die Leitung T, wie oben im Verhältnis zu den Fig. 2 bis 7 beschrieben, das Signal befördert, das einen der zwei speziellen Testmodes im Speicher 1 freigibt. Zu Zwecken des Steuerns der Ausgangspuffer 22 im Speicher 1 kann es zweckmäßig sein, das logische OR der Testmodefreigabesignale, in dieser Ausführungsform die Leitungen T und T2, zu dem Eingang des OR-Gatters 33 nach Fig. 1 zu übertragen. Dies wird die Auswahl von irgendeinem der speziellen Testmodes ermöglichen, um die Ausgangspuffer 22 in der unten beschriebenen Weise zu steuern. Alternativ kann insbesondere in dem Fall, in dem mehr als zwei spezielle Testmodes verfügbar sind, eine angemessene Logik realisiert werden, so daß die Freigabe von nur bestimmten ausgewahlten der speziellen Testmodes das Freigeben und Sperren der Ausgangspuffer 22 bewirken bzw. beeinträchtigen kann; natürlich wird der Aufbau einer derartigen Logik dem Fachmann im Stand der Technik auf der Grundlage der gewünschten Steuerung der Ausgangspuffer 22 im Testmode geläufig sein.
Zu erkennen ist auch, daß die logische Kombination der Leitungen CE und T durch das OR-Gatter 33, gefolgt durch die Steuerung der Freigabe der Ausgangspuffer 22 mittels des AND-Gatters 26 eine vergleichsweise einfache Realisierung dieser Funktion ist. Andere Schaltungen, wie etwa Verzögerungsstufen, die die Zeitabstimmung bzw. Zeitsteuerung des Freigebens und Sperrens der Ausgangspuffer 22 steuern, oder ein weiteres Gatter zum Freigeben der Ausgangspuffer 22 mit zusätzlichen internen Signalen im Speicher 1 für andere Zwecke, können natürlich die Realisierung dieser Funktion gemäß den bestimmten Erfordernissen der Schaltung enthalten. Es sei hinzugefügt, daß, während eine positive Logik gezeigt worden ist, es natürlich verständlich ist, daß eine negative Logik äquivalent verwendet werden kann, um die Erfindung in die Tat umzusetzen (d.h. NOR- und NAND-Realisierungen anstatt OR- und AND-Realisierungen).
Die Steuerung der Ausgangspuffer 22 durch das Testmodefreigabesignal an der Leitung T stellt besonders vorteilhafte Funktionen im Speicher 1 zur Verfügung, der gemäß dieser Ausführungsform der Erfindung aufgebaut ist. Eine erste Funktion eines derartigen Aufbaus ist es, daß der Speicher 1 seinen speziellen Testmodezustand mitteilen kann, was dem Benutzer (oder der Abfragetestanlage) die Kenntnisnahme ermöglicht, daß die Einrichtung vor einer derartigen Zeit in einem speziellen Testmode ist, wenn spezielle Testoperationen durchgeführt werden. Eine derartige Kenntnisnahme bzw. Würdigung ist insbesondere wichtig, wenn der Eintritt in einen speziellen Testmode durch außerordentliche Zyklen veranlaßt wird, wie etwa den oben beschriebenen Überspannungsausschlägen, da derartige Zyklen nicht innerhalb der nominalen Möglichkeiten der Testanlage oder des Systems liegen könnten und es folglich nicht immer sicher ist, daß derartige Zyklen wie gewünscht durchgeführt werden. Zusätzlich ermöglicht es die Kenntnisnahme des Eintritts in einen Testmode der Testprüfanlage und dem Personal, nicht vor die Frage gestellt zu werden, falls ein Test in einen speziellen Testmode während des Fabrikationstests der Einrichtung fehlschlägt. Ob der Speicher tatsächlich den Test nicht bestanden hat oder ob es lediglich fehlschlug, in den Testmode einzutreten. Es sollte bemerkt werden, daß, während die Eintrittsprozedur des Testmodes nicht innerhalb der Spezifikationen liegen kann, unter denen die Einrichtung verkauft ist, eine integrierte Schaltung, die nicht wie erwartet in den speziellen Testmode eintritt, in ihrem normalen Betriebsmode vollständig getestet werden kann und sämtliche spezifizierten Erfordernisse erfüllen kann. Ferner ermöglicht die Übertragung der Freigabe eines speziellen Testmodes die Erfassung des unbeabsichtigten Eintritts in einen derartigen Mode, so daß der Benutzer die nötigen Zyklen durchführen kann, die erforderlich sind, um in den normalen Betriebsmode der Einrichtung zurückzukehren.
Wird jedoch, wie oben bemerkt, die Anzahl der externen Anschlüsse für eine integrierte Schaltungseinrichtung in einem Gehäuse bzw. in einem Bauelement, insbesondere einer Speichereinrichtung, wie etwa dem Speicher 1, auf einem Minimum gehalten, um die Größe des Speichereinrichtungsbauelements und den Schaltungsplatinenplatz, der für die Einrichtung erforderlich ist, so klein wie möglich zu halten. Darüber hinaus ist es bevorzugt, so wenig wie möglich Anschlüsse an das Speichereinrichtungsbauelement zu fordern, um die Kompliziertheit der Schaltungsplatine zu minimieren. Während folglich der Status bzw. Zustand der integrierten Schaltung durch ein Signal übertragen werden kann, das an einem zweckgerichteten Anschluß der Einrichtung anliegt, ist die Bereitstellung eines derartigen Anschlusses, insbesondere für eine verkapselte bzw. in einem Gehäuse vorgesehene Schaltung nicht wünschenswert.
Nun bezugnehmend auf Fig. 9, wird die Übertragung der Freigabe des speziellen Testmodes durch die Anschlüsse DQ beschrieben werden. Zwecks dieses Beispiels wird angenommen, daß der Anschluß W_ auf einem hohen logischen Pegel verbleibt, so daß die Freigabe der Ausgangspuffer 22 durch die Leitungen T und CE und den Zustand des Anschlusses OE gesteuert werden bzw. wird. Wie oben bemerkt, können die speziellen Testmodes nur freigegeben werden, wenn der Speicher 1 von den Chipfreigabeanschlüssen E1 und E2 nicht freigegeben ist, dchc wenn die Leitung CE an dem Ausgang des AND-Gatters 25 auf einem niedrigen logischen Pegel ist. Zur Zeit t&sub0; in Fig. 9 ist die Leitung T folglich bei einem niedrigen logischen Pegel. Auch zur Zeit t&sub0; sind in diesem Beispiel, da der Anschluß OE auf einem hohen logischen Pegel ist (wie es der nicht in Fig. 9 gezeigte Anschluß W_ ist), die Datenausgangsanschlüsse DQ in ihrem aktiven Zustand. Der Betrieb des Speichers 1 wird beim Abwählen von den Anschlüssen E1 und E2 in Fig. 9 angezeigt, wobei die Leitung CE zur Zeit t&sub1; auf einen niedrigen logischen Pegel geht, dadurch gefolgt, daß die Anschlüsse DQ zur Zeit t&sub2; auf einen Zustand hoher Impedanz als ein Ergebnis des Sperrens der Ausgangspuffer 22 durch den Betrieb des AND-Gatters 25, des OR- Gatters 33 und des AND-Gatters 26 gehen. Die Blockierung der Ausgangspuffer 22 und der sich an den Anschlüssen DQ ergebende Zustand mit hoher Impedanz ist in Reaktion auf das Abwählen bzw. Sperren des Speichers 1 in Speichern und anderen integrierten Schaltungen, die Chipfreigabefunktionen und -anschlüsse haben, nützlich.
In dem gemäß dieser Ausführungsform der Erfindung aufgebauten Speicher 1 wird beim Eintritt in einen speziellen Testmode zur Zeit t&sub3; nach Fig. 9 die Leitung T durch die Testmodefreigabeschaltung 29 auf einen hohen logischen Pegel gesetzt. Das OR-Gatter 33 wird in Reaktion auf die Leitung T, die auf einem hohen logischen Pegel ist, einen hohen logischen Pegel an das AND-Gatter 26 anlegen. Da die Anschlüsse OE und W_ auf einem hohen logischen Pegel sind, wobei die Leitung 32 von der Paralleltestschaltung 28 auf hoch verbleibt (d.h. der Paralleltest entweder durchgelaufen ist oder nicht stattgefunden hat), gehen die Anschlüsse DQ zur Zeit t&sub4; in einen aktiven Zustand über. Dieser Zustand, in dem die Anschlüsse DQ eine niedrige Impedanz vorgeben, wobei die Chipfreigabeanschlüsse E1 und E2 den Speicher 1 nicht auslesen, ist im herkömmlichen Speicherbetrieb unerwartet, da es erwartet wird, daß die Anschlüsse DQ in einem Zustand hoher Impedanz verbleiben, wenn die Schaltung nicht freigegeben ist. Folglich bestätigt die Bereitstellung eines Zustandes niedriger Impedanz an den Anschlüssen DQ, wenn der Speicher nicht freigegeben ist, den Eintritt in einen speziellen Testmode, ohne daß zusätzliche Anschlüsse für den Speicher 1 für eine derartige Kommunikation erforderlich werden.
Zu erkennen ist, daß zu Zwecken der Übermittlung des Eintritts in den Testmode der an den Anschlüssen DQ angelegte Datenzustand unwichtig ist; der Eintritt in den Testmode wird in dieser Ausführungsform der Erfindung durch einen Zustand niedriger Impedanz an den Anschlüssen DQ übermittelt. Falls gewünscht, könnten zu dieser Zeit zusätzlich Informationen an die Anschlüsse DQ angelegt werden, wobei derartige zusätzliche Informationen z.B. eine Kennung enthalten könnten, welcher Testmode freigegeben worden ist. Zusätzlich sollte bemerkt werden, daß nicht sämtliche der Ausgangspuffer in einem Breitwortspeicher, wie dem Speicher 1, in der oben beschriebenen Weise gesteuert werden müssen, weil die Freigabe eines speziellen Testmodes in angemessener Weise durch einen ausgewählten der Anschlüsse DQ übermittelt werden kann, der einen Zustand niedriger Impedanz vorgibt.
Die Steuerung der Ausgangspuffer 22 durch die Testmodefreigabeschaltung 29 stellt eine weitere Funktion des Speichers 1 in einem speziellen Betriebs- oder Testmode bereit. Der Anschluß OE, der im normalen Betrieb als Ausgangsfreigabe dient, dient mit der Leitung T auf einem hohen logischen Pegel im Testmode einer Chipfreigabefunktion. Eine derartige Chipfreigabefunktion ist in einem Testmode nützlich, insbesondere wenn die speziellen Testmodes für Speicher freigegeben werden, wenn sie in einem System aufgebaut werden, in dem ihre Anschlüsse DQ in einer verdrahteten OR-Weise angeschlossen sind, um die Ausgangsanschlüsse DQ zu steuern. Zusätzlich könnte mit einer minimalen zusätzlichen Logik im Speicher 1 das Signal vom Anschluß OE während eines Testmodes auch den internen Betrieb des Speichers 1 während des Testmodes steuern, was bei der Systemtestanwendung zweckmäßig wäre.
Ein einfaches Beispiel einer derartigen zusätzlichen Logik wird bezugnehmend auf die Fig. 1 dargestellt. Das AND-Gatter 21 nimmt die Leitung T von der Testmodefreigabeschaltung 29 an einem Eingang entgegen und empfängt den Zustand am Ausgangsfreigabeanschluß OE an einem anderen (falls gewünscht gepuffert). Der Ausgang des AND-Gatters 21 ist an das OR-Gatter 19 angeschlossen, welches die Leitung CE von dem Ausgang des AND-Gatters 25 an seinem anderen Eingang empfängt. Der Ausgang des OR-Gatters 19 ist an eine derartig arbeitende bzw. funktionierende Schaltung als Eingangs-/Ausgangssteuerung und den Spaltendecoder 16 angeschlossen und dient zur Freigabe und Sperrung einer solchen Schaltung in der herkömmlichen Weise der Chipfreigabe. Folglich dient der Ausgangsfreigabeanschluß OE nicht nur zur Steuerung des Freigebens und Sperrens der Ausgangspuffer 22, sondern dient während eines Testmodes auch als ein Chipfreigabeanschluß. Eine derartige Funktion ist insbesondere nützlich, wenn ein spezieller Betriebsmode, wie etwa ein spezieller Testmode, freizugeben ist, wenn mehrere Speicher 1 parallel angeschlossen sind, oder nur einer (oder eine Gruppe) von Speichern 1 zu testen ist. Da die Chipfreigabeanschlüsse E1 und E2 in dieser Ausführungsform einen Austritt aus dem Testmode zur Verfügung stellen, ist es in dieser Ausführungsform insbesondere nützlich, daß der Ausgangsfreigabeanschluß OE die Chipfreigabesteuerung des Speichers 1 zur Verfügung stellt. Es wird zu bedenken gegeben, daß andere Ausführungsformen der in Fig. 1 gezeigten Logik, um eine derartige Steuerung zu realisieren, den Fachleuten im Stand der Technik nun vor Augen geführt werden.
Zur Zeit t&sub5; wird der Anschluß OE in dem Beispiel nach Fig. 9 extern auf einen niedrigen logischen Pegel gesetzt, wenn der Speicher 1 in einem Testmode ist (die Leitung T ist auf einem hohen logischen Pegel). In Reaktion auf dieses Signal wird der Ausgang des AND-Gatters 26 auf einen niedrigen logischen Pegel gehen, wobei die Ausgangspuffer 22 gesperrt werden und die Anschlüsse DQ in einen Zustand hoher Impedanz versetzt werden, was zur Zeit t&sub6; gezeigt ist. Die Wiederauswahl des Speichers 1 im Testmode wird realisiert, indem der Anschluß OE extern auf einen hohen logischen Pegel (gezeigt zur Zeit t&sub7;) gesetzt wird, in Reaktion, worauf die Anschlüsse DQ wieder aktiv werden und zur Zeit t&sub8; Daten anlegen können. Der Speicher 1 kann, wie oben beschrieben, den Testmode verlassen, indem die Anschlüsse E1 und E2 den Chipfreigabecode empfangen.
Folglich ist der Speicher 1 gemäß dieser Ausführungsform der Erfindung dazu in der Lage, den Testmodezustand bzw. -status durch die Verwendung von Anschlüssen zu übermitteln, wie etwa den Anschlüssen DQ, die im normalen Betrieb eine Funktion haben. Ferner stellt der Speicher 1 gemäß dieser Ausführungsform ein einfaches Verfahren zum Verlassen eines speziellen Testmodes durch Verwendung der Chipfreigabe zur Verfügung, und stellt auch eine Chipfreigabefunktion in den speziellen Testmode durch die Verwendung eines noch anderen Anschlusses zur Verfügung, der im normalen Betrieb eine andere Funktion hat. Zusätzlich wird das Erfordernis nach weiteren Anschlüssen für die Steuerung und Kenntnisnahme eines speziellen Testmodes bei dem Speicher 1 gemäß der Erfindung vermieden.
Während die Erfindung im Verhältnis zu dieser bevorzugten Ausführungsform beschrieben worden ist, ist es natürlich klar, daß Modifikationen und Alternativen dieser Ausführungsform den Fachleuten im Stand der Technik, die auf diese Beschreibung und ihre Darstellung Bezug nehmen, deutlich werden, wobei diese Modifikationen und Alternativen die Vorteile und Begünstigungen dieser Erfindung erzielen. Zu bedenken ist, daß derartige Änderungen und Alternativen in dem Bereich dieser Erfindung sind, wie sie nachfolgend hierin beansprucht wird.

Claims

1. Schaltung zum Freigeben eines speziellen Betriebsmodes, die aufweist:

einen ersten Anschluß (A3), um ein Modeeinleitungssignal zu empfangen;

einen zweiten Anschluß (A1), um Modeauswählcodes zu empfangen;

mehrere Halteeinrichtungen bzw. Zwischenspeicher (90&sub0;, 92&sub0;), die in Serie miteinander angeschlossen sind, wobei ein erster (90&sub0;) der mehreren Halteeinrichtungen bzw. Zwischenspeicher, der einen bekannten logischen Zustand hat, an ihren bzw. seinen Dateneingang (D) angeschlossen ist, und ein letzter (92&sub0;) der mehreren Halteeinrichtungen bzw. Zwischenspeicher eine Freigabe an seinem bzw. ihrem Ausgang (Q) erzeugt;

eine Auswerteschaltung, um einen ersten Taktpuls (CK4, CK4_) an die mehreren Halteeinrichtungen bzw. Zwischenspeicher (90&sub0;, 92&sub0;) in Reaktion auf einen ersten Modeauswählcode anzulegen, der in Verbindung mit einem ersten Puls des Modeeinleitungssignals empfangen worden ist, der zu einem ersten vorbestimmten Wert paßt, und wobei die Auswerteschaltung einen zweiten Taktpuls an die mehreren Halteeinrichtungen bzw. Zwischenspeicher in Reaktion auf einen zweiten Modeauswählcode anlegt, der in Verbindung mit einem zweiten Puls des Modeeinleitungssignals empfangen worden ist, der zu einem zweiten vorbestimmten Wert paßt.

2. Schaltung nach Anspruch 1, die ferner aufweist: zweite mehrere Halteeinrichtungen bzw. Zwischenspeicher (90&sub1;, 92&sub1;), die in Serie bzw. in einer Reihe miteinander angeschlossen sind, wobei ein erster (90&sub1;) der zweiten mehreren Halteeinrichtungen bzw. Zwischenspeicher, der einen bekannten logischen Zustand hat, an seinen bzw. ihren Dateneingang (D) angeschlossen ist, und ein letzter (92&sub1;) der zweiten mehreren Halteeinrichtungen bzw. Zwischenspeicher ein zweites Freigabesignal an seinem bzw. ihrem Ausgang (Q) erzeugt;

und wobei die Auswerteschaltung (29) zum Anlegen eines ersten Taktpulses (CK1, CK1_) an die zweiten mehreren Halteeinrichtungen bzw. Zwischenspeicher in Reaktion auf einen dritten Modeauswählcode ist, der in Verbindung mit dem ersten Puls des Modeeinleitungssignals empfangen worden ist, der zu einem dritten vorbestimmten Wert paßt, und wobei die Auswerteschaltung (29) einen zweiten Taktpuls an die zweiten mehreren Halteeinrichtungen bzw. Zwischenspeicher in Reaktion auf einen vierten Modeauswählcode anlegt, der in Verbindung mit dem zweiten Puls des Modeeinleitungssignals empfangen worden ist, der zu einem vierten vorbestimmten Wert paßt.

3. Schaltung nach Anspruch 1 oder Anspruch 2, bei der die Modeauswählcodes an mehreren der zweiten Anschlüsse (A0, A1, A2, A4, A5) in Verbindung mit dem Modeeinleitungssignal empfangen werden.

4. Schaltung nach Anspruch 3, bei der die Anzahl der mehreren zweiten Anschlüsse (A0, A1, A2, A4, A5) die minimale Anzahl übersteigt, die erforderlich ist, um einzig die verfügbaren, speziellen Betriebsmodes auszuwahlen.

5. Schaltung nach Anspruch 3 oder Anspruch 4, bei der keiner der vorbestimmten Werte der Modeauswählcodes durch einen digitalen Wert dargestellt wird, bei dem sämtliche Bits den gleichen Zustand haben.

6. Schaltung nach Anspruch 1, bei der die Auswerteschaltung aufweist:

eine Speicherschaltung (100), um eine Abfolge der Modeauswählcodes zu speichern, die an dem zweiten Anschluß (A1) in Verbindung mit mehreren der Modeeinleitungssignale empfangen sind;

eine Taktschaltung (102), um den ersten Taktpuls an die mehreren Halteeinrichtungen bzw. Zwischenspeicher (90&sub0;, 92&sub0;) in Reaktion auf den Inhalt der Speicherschaltung (100) anzulegen, der zu dem ersten vorbestimmten Wert paßt.

7. Schaltung nach Anspruch 6, bei der die Taktschaltung (102) ebenfalls zum Anlegen des zweiten Taktpulses an die mehreren Halteeinrichtungen bzw. Zwischenspeicher in Reaktion auf den Inhalt der Speicherschaltung (100) ist, der zu dem zweiten vorbestimmten Wert paßt.

8. Schaltung nach Anspruch 7, bei der die ersten und zweiten vorbestimmten Werte gleich sind.

9. Schaltung nach einem der Ansprüche 6, 7 oder 8, bei der die Speicherschaltung (100) ein Schieberegister aufweist.

10. Schaltung nach Anspruch 9, bei der die Taktschaltung (102) aufweist:

eine Logikschaltung, die Eingänge hat, die an Ausgänge der Schieberegister (100) angeschlossen sind, um ein Paßsignal (SR4) in Reaktion darauf anzulegen, daß die Ausgänge der Schieberegister (100) zu dem zweiten vorbestimmten Wert passen;

eine Zähleinrichtung (102), um die Anzahl der empfangenen Modeeinleitungspulse zu zählen, und um ein Vergleichssignal (CTN) in Reaktion auf die Anzahl von empfangenen Modeeinleitungspulsen anzulegen, der einen vorbestimmten Zählwert erreicht; und

ein Taktungsgatter (114, 116), um den zweiten Taktpuls an die mehreren Halteeinrichtungen bzw. Zwischenspeicher (90&sub0;, 92&sub0;) in Reaktion auf das Paßsignal (SR4) und das Vergleichssignal (CTN) anzulegen.

11. Schaltung nach Anspruch 10, bei der das Taktungsgatter (114, 116) auch auf den Zustand der mehreren Halteeinrichtungen bzw. Zwischenspeicher (90&sub0;, 92&sub0;) in einer derartigen Weise reagiert, daß der zweite Taktpuls nicht in Reaktion auf die Halteeinrichtungen bzw. Zwischenspeicher (90&sub0;, 92&sub0;) angelegt wird, wobei angezeigt wird, daß ein erster Taktpuls erzeugt worden ist, der zu einem anderen Wert als dem ersten vorbestimmten Wert paßt.

12. Schaltung nach einem der voranstehenden Ansprüche, bei der der spezielle Betriebsmode ein spezieller Testmode ist.