HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
-
Diese Erfindung betrifft die Technologie integrierter
Schaltungen und ihre Herstellungsverfahren. Insbesondere
betrifft diese Erfindung die Integration einer
Niederspannungs-MOS-Vorrichtung in einem Hochspannungssubstrat
oder einer Hochspannungswanne.
2. Stand der Technik
-
Die Entwicklung von MOSFET- und MESFET-Schaltungen
erfordert manchmal die Integration von Niederspannungs- und
Hochspannungsschaltungen auf demselben Chip. Die
Integration beider Schaltungstypen wird manchmal beim
Betrieb eines einzelnen Chips benötigt, beispielsweise
Niederspannungsschaltungen zum Lesen eines ROM und
Hochspannungsschaltungen zum Programmieren desselben. Der
Entwurf von MOSFET- und MESFET-Schaltungen, die eine
Schnittstelle zwischen den Niederspannungs- und
Hochspannungsschaltungen haben, beinhalten
herkömmlicherweise zwei getrennte Wannen, eine Wanne für die
Niederspannungsschaltungen und eine zweite Wanne für die
Hochspannungsschaltungen. Diese getrennten Wannen sind
gewöhnlich von doppelten Schutzringen umgeben, die den
zerstörenden Einklinkeffekt (latch up) unterdrücken. Diese
zweifache Wanne und die ihr dienenden Schutzringe nehmen
eine Layoutfläche ein, die nachteiligerweise recht groß
ist, besonders bei sich wiederholenden Schaltungen, wie
z.B. bei Adressen- oder Decoderpegelschiebern.
-
Wegen der sich weiterentwickelnden Technologie integrierter
schaltungen und weil die Schaltungs- und Layoutentwickler
bestrebt sind, die Schaltungsdichte integrierter
Schaltungen zu erhöhen, beschränken solche separaten Wannen und die
ihnen dienenden Schutzringe für Hoch- und
Niederspannungsschaltungen die auf einem integrierten Schaltungschip
erreichbare Schaltungsdichte.
-
US 3 916 430 beschreibt eine integrierte Schaltung, die
Hoch- und Niederspannungstransistoren enthält, deren
Sourcezonen jeweils mit demselben Potential wie die Wanne
oder das Substrat verbunden sind.
-
Gemäß dieser Erfindung ist eine Halbleiteranordnung
ermöglicht, die enthält:
-
ein Halbleitersubstrat eines ersten Leitungstyps;
-
eine Wannenstruktur eines zweiten Leitungstyps, die in
dem Substrat gebildet ist;
-
einen ersten Niederspannungs-MOS-Transistor in der
Wanne, der voneinander beabstandete
Niederspannungstransistorsource- und -drainbereiche des ersten
Leitungstyps in der Wanne hat, die zwischen sich einen ersten
Transistorkanalbereich bilden, und ein erstes
Transistorgate, das über dem ersten Transistorkanalbereich liegt und
davon durch ein erstes Transistorgatedielektrikum getrennt
ist, das eine erste Dicke hat, wobei der
Niederspannungstransistorsourcebereich mit einer Niederspannungsquelle
verbunden ist;
-
einen zweiten Hochspannungstransistor in der Wanne,
der voneinander beabstandete Hochspannungssource- und
-drainbereiche des ersten Leitungstyps in der Wanne hat, die
zwischen sich einen zweiten Transistorkanal bilden und ein
zweites Transistorgate enthält, das über dem zweiten
Transistorkanalbereich liegt und von diesem durch ein
zweites Transistorgatedielektrikum getrennt ist, welches
eine Dicke hat, die größer ist als die Dicke des ersten
Transistorgatedielektrikums, wobei der
Hochspannungssourcebereich mit einer Hochspannungsquelle verbunden ist;
-
erste und zweite Kontaktdiffusionen des zweiten
Leitungstyps, die an der Kante der Wanne liegen und mit der
Hochspannungsquelle verbunden sind.
-
Diese Erfindung wird weiterhin unter Bezug auf die folgende
Beschreibung einer exemplarischen Ausführungsform und auf
die beiliegenden zeichnungen beschrieben, die zeigen:
-
Fig. 1 eine Querschnittsansicht einer
Halbleiteranordnung gemäß der gerade bevorzugten Ausführung der Erfindung;
-
Fig. 2 ein schematisches Ersatzschaltbild der in Fig.
1 dargestellten Schaltungsanordnung;
-
Fig. 3 einen vergrößerten Querschnitt eines Abschnitts
der in Fig. 1 gezeigten Halbleiteranordnung, die die
Funktion der Erfindung veranschaulicht.
-
Zuerst wird Bezug auf Fig. 1 genommen, die ein
Halbleitersubstrat 10 eines ersten Leitungstyps zeigt, welches eine
Wanne 12 eines zweiten Leitungstyps enthält. Für die
Erläuterung der Fig. 1 wird angenommen, daß das Substrat 10
ein p-Substrat und die Wanne 12 eine n-Wanne ist, obwohl
jeder Fachmann leicht erkennt, daß die Erfindung auch in
einer Ausführung realisiert werden kann, bei der eine
p-Wanne in einem n-Substrat liegt.
-
Zuerst enthält ein Niederspannungs-MOS-Transistor 14
voneinander beabstandete, in der Wanne 12 angeordnete
Source- und Drainbereiche 16 und 18, die zwischen sich
einen Kanal 20 bilden. Der Sourcebereich 16 und der
Drainbereich 18 können mit bekannten Verfahren hergestellt
werden. In der bevorzugten Ausführungsform werden sie
gleichzeitig durch Ionenimplantation von Bor gebildet,
indem man eine Dosis von etwa 5x10¹&sup5; Atomen/cm³ und eine
Energie von etwa 30-50 KeV verwendet.
-
Ein erstes Transistorgate 22 liegt über dem Kanal 20
zwischen dem Sourcebereich 16 und dem Drainbereich 18 und
ist ihnen gegenüber durch ein erstes Gatedielektrikum 24
getrennt. Einschlägige Fachleute werden leicht erkennen,
daß das erste Transistorgate 22 ein polykristallines
Siliziumgate sein kann, das durch herkömmliche Verfahren
gebildet wird. In der bevorzugten Ausführung besteht das
erste Transistorgate 22 aus phosphordotiertem Polysilizium,
dessen Schichtwiderstand etwa 25-35 Ω/ hat.
-
Das erste Gatedielektrikum 24 kann eine Lage aus thermisch
gewachsenem Siliziumdioxid sein, wie es im Stand der
Technik bekannt ist. Die Dicke des ersten Gatedielektrikums
24 hängt von der Spannung ab, die, laut Entwurf, der erste
Niederspannungs-MOS-Transistor 14 aushalten muß. In dem
hier behandelten Beispiel ist der erste Niederspannungs-
MOS-Transistor 14 dazu ausgelegt, daß er etwa 10 V
verträgt, und das erste Gatedielektrikum sollte deshalb
etwa 20-50 nm (200-500 Å) dick sein.
-
Ein zweiter Hochspannungs-MOS-Transistor 26 enthält
voneinander beabstandete Source- und Drainbereiche 28 und
30, die in der Wanne 12 liegen und zwischen sich einen
Kanal 32 bilden. Der Sourcebereich 28 und der Drainbereich
30 können mit bekannten Verfahren gebildet werden. In der
bevorzugten Ausführungsform werden sie gleichzeitig durch
lonenimplantation von Bor mit einer Dosis von etwa 5x10¹&sup5;
Atomen/cm³ und einer Energie von etwa 30-50 KeV gebildet.
-
Ein zweites Transistorgate 34 liegt über dem Kanal 32
zwischen dem Sourcebereich 28 und dem Drainbereich 30 und
ist von diesen durch ein zweites Gatedielektrikum 36
getrennt. Wie Fachleute leicht verstehen werden, kann das
zweite Transistorgate 34 ein polykristallines Siliziumgate
seinf das durch eine bekannte Technologie gebildet wird. In
der bevorzugten Ausführung besteht das zweite
Transistorgate 34 aus Polysilizium, das mit Phosphor bis zu
einem Schichtwiderstand von etwa 25-35 Ω/ dotiert ist.
-
Wie das erste Gatedielektrikum 24 kann das zweite
Gatedielektrikum 36 eine Lage aus thermisch gewachsenem
Siliziumdioxid sein, wie es im Stand der Technik bekannt
ist. Die Dicke des zweiten Gatedielektrikums 36 hängt von
der Spannung ab, die der zweite Hochspannungs-MOS-
Transistor 26 aushalten muß. In dem hier beschriebenen
Beispiel ist der zweite Hochspannungs-MOS-Transistor 26 für
eine Spannungsfestigkeit von etwa 18 V ausgelegt, und
deshalb sollte das zweite Gatedielektrikum 36 etwa 40 nm
(400 Å) dick sein. Diese Dicke ist größer als die des
ersten Gatedielektrikums 24, und erzielt dadurch, wie den
Fachleuten leicht ersichtlich ist, einen höheren
Durchbruchsspannungskennwert für den Hochspannungstransistor 26.
-
Erste und zweite Wannenkontakte 38 und 40, deren
Leitungstyp gleich dem Leitungstyp der Wanne 12 ist, sind in der
Wanne 12 in der Nähe ihrer einander entgegengesetzten
Kanten unter Verwendung bekannter
Halbleiterherstellungsverfahren gebildet.
-
Feldoxidbereiche 42 umgeben die Peripherie der Wanne 12 und
Feldoxidbereiche 44 trennen die verschiedenen Strukturen in
der Wanne 12, wie es in der Halbleitertechnik üblich ist.
-
Im normalen Schaltungsbetrieb hat die Gate-Source-Spannung
des ersten Niederspannungs-MOS-Transistors 14 einen
normalen Hub zwischen 0-5 V, und die Gate-Source-Spannung
des zweiten Hochspannungs-MOS-Transistors 26 einen Hub
zwischen etwa 0-22 V.
-
Nun wird auf Fig. 2 Bezug genommen, die das schematische
Ersatzschaltbild der Schaltungsanordnung von Fig. 1
darstellt und den ersten Niederspannungs-MOS-Transistor 14
mit seinem Gateanschluß in Verbindung mit einer Quelle für
die Gatespannung Vg1 zeigt. Die Gatespannung Vg1 hat einen
Hub zwischen V&sub0; , einer negativen Spannungsquelle und einer
von der Durchbruchsspannung des Transistors begrenzten
positiven Spannung. Der Sourcebereich des Transistors 14
ist mit einer positiven Spannungsquelle V&sub1; verbunden. Der
Drainbereich des ersten Niederspannungs-MOS-Transistors 14
kann mit einer anderen (nicht gezeigten) Schaltung
verbunden sein.
-
Der Gateschluß des zweiten Hochspannungs-MOS-Transistors 26
ist mit einer Gatespannungsquelle Vg&sub2; verbunden. Die
Gatespannung Vg2 hat einen Hub zwischen V&sub0; und einer durch die
Durchbruchsspannung dieses Transistors begrenzten positiven
Spannung. Der Sourcebereich des Hochspannungstransistors 26
ist mit der positiven Spannungsquelle Vg2 verbunden, die
höher als V&sub1; ist und höher sein kann, als die
Durchbruchsspannung des Transistors 14. Der Drainbereich des zweiten
Hochspannungs-MOS-Transistors 26 kann mit einer (nicht
gezeigten) anderen Schaltung verbunden sein. Die Substrate
beider Transistoren 14 und 26 sind mit der Spannungsquelle
V&sub2; verbunden.
-
Bei einer typischen Anwendung ist V&sub1; gleich 5 V und dient
der Speisung der Logikkomponenten, und V&sub2; ist gleich 20 V
und dient zur Programmierung des Halbleiterchips. Wenn
bekannte MOS-Schaltungsanordnungen und
Schaltungsentwicklungsverfahren verwendet werden, ist die Dicke des
Gatedielektrikums 24 gewöhnlich so, daß es einer Gate-
Source-Spannung von 20 V nicht widersteht. Das würde
normalerweise erfordern, daß der erste Niederspannungs-MOS-
Transistor 14 in einer separaten Wanne hergestellt wird, um
die Zerstörung seines Gatedielektrikums zu vermeiden.
-
Durch Einsatz dieser Erfindung wird jedoch das dünne
Gatedielektrikum 24 des ersten Niederspannungs-MOS-Transistors
14 gegenüber dem elektrischen Feld der Wannen-Gate-
Potentialdifferenz durch eine Sperrschicht geschützt, die
an der Oberfläche der Wanne 12 gebildet ist. Das
Oberflächenpotential des Gatebereichs des ersten
Niederspannungs-MOS-Transistors 14 liegt bei der Spannung V&sub1;,
weil dessen Sourcebereich 16 mit der Spannungsquelle V&sub1;
verbunden ist. An der Sperrschicht fällt der größte Teil
der Potentialdifferenz ab und begrenzt dadurch die über dem
Gatedielektrikum liegende Spannung annahernd auf die Gate-
Source-Spannung.
-
Der Betrieb der erfindungsgemäßen Halbleiteranordnung ist
am einfachsten anhand der Fig. 3 zu erkennen, die einen
vergrößerten Abschnitt des Querschnitts von Fig. 1 und
damit den ersten Niederspannungs-MOS-Transistor 14 mehr im
Detail zeigt. Man sieht leicht, daß sich das
Oberflächenpotential am Gatebereich des ersten Niederspannungs-MOS-
Transistors 14 bei V&sub1; einstellt, weil sein Sourcebereich 16
mit der Spannung V&sub1; verbunden ist. überschüssige, in den
Kanalbereich eintretende Löcher heben den
Potentialunterschied zwischen dem Kanal und dem Sourcebereich an.
Dieser Potentialunterschied erzeugt ein elektrisches Feld,
welches Löcher aus dem Kanal in den Sourcebereich zieht und
dadurch das Kanalpotential reduziert. Die überschüssigen
Löcher werden zum negativen Potential hin gezogen. Wenn
beispielsweise das Gate 0 V, der Sourcebereich 5 V, die
Wanne 20 V und der Drainbereich 0 V haben, werden die
positiven überschußladungen (Löcher) in den Drainbereich
gerissen, weil der Kanaldrain auf 0 V und der Sourcebereich
auf 5 V liegt. Die 5 V am Sourcebereich bedeuten, daß das
Oberflächenpotential 5 V nicht überschreiten aber 5 V
unterschreiten kann, wenn das Potential im Drainbereich
unter 5 V liegt. Die Sourcespannung (kombiniert mit der
Gatespannung) stellt für das
Niederspannungsoxidbeanspruchungspotential, das sich innerhalb seiner
Betriebsgrenzen befindet, eine Worst-Case-Beschränkung dar. An der
Sperrschicht 46 fällt der größte Teil des
Potentialunterschieds zwischen dem Block der Wanne und dem Gate des
ersten Niederspannungs-MOS-Transistors 14 ab und begrenzt
dadurch die Spannung über dem Gatedielektrikum annähernd
auf dessen Gate-Source-Spannung.