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Die Erfindung betrifft eine integrierte Halbleiterschaltung
mit einer aus Transistoren mit isoliertem Gate aufgebauten
logischen Zelle.
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Herkömmlicherweise weist eine integrierte Halbleiterschaltung
mit einer aus Transistoren mit isoliertem Gate aufgebauten
logischen Zelle, wie sie beispielsweise in Figur 2 gezeigt
ist, eine für jede logische Zelle manuell entworfene
Standardzellstruktur auf. Bei der in Figur 2 gezeigten logischen
Zelle sind Transistoren 101, 102, 111 und 112
Eingangstransistoren, während Transistoren 105 und 115 Ausgangstransistoren
sind. Die Transistoren 101, 102 und 105 sind
P-Kanal-Transistoren mit isoliertem Gate, während die Transistoren 111, 112
und 115 N-Kanal-Transistoren mit isoliertem Gate sind. Die
logische Zelle weist zwei durch Eingangsanschlüsse 131 und
132 vorgesehene Eingänge auf und bildet eine ODER-Schaltung,
bei der die P-Kanal-Eingangstransistoren 101 und 102 in Reihe
geschaltet sind. Ein Ausgangsanschluß 135 dieser Zelle ist
durch eine Aluminiumverdrahtung mit weiteren Zellen in der
integrierten Schaltung verbunden.
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Wenn eine solche logische Zelle, bei der einige der
Eingangstransistoren in Reihe geschaltet sind, manuell entworfen
wird, sind die Transistoren nicht nur im Fall der
ODER-Schaltung der Figur 2, sondern auch generell oben und unten sowie
rechts und links gewöhnlich zueinander ausgerichtet, wobei
die Verdrahtung mittendrin angeordnet ist, wie in Figur 8
gezeigt. Figur 8 zeigt ein Layout für die ODER-Schaltung der
Figur 2, bei dem die Eingangs- und Ausgangstransistoren
zwischen Energiequellenverdrahtungen zur Bereitstellung eines
Quellenpotentials VDD und eines Massepotentials VSS angeordnet
sind, wobei die Eingangstransistoren 101, 102, 111 und 112
innen liegen und die Ausgansgtransistoren 105 und 115 außen
liegen. Die N-Kanal-Transistoren 111, 112 und 115 sind im
Bereich einer Wanne vom P-Typ gebildet. Die zwei
Eingangsanschlüsse 131 und 132 der Zelle sind mit jeweiligen
Polysilizium-Gate-Elektroden 120 der Transistoren 101, 102, 111 und
112 verbunden. Die Transistoren 101 bis 115, die
Polysilizium-Gate-Elektroden 120, eine Aluminiumverdrahtung 143 sowie
Kontakte 145 bilden die ODER-Schaltung, und die Drain-Zonen
der Ausgangstransistoren 105 und 115 sind mit dem
Ausgangsanschluß 135 verbunden.
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Um die Arbeitsgeschwindigkeit der in Figur 2 gezeigten
logischen Schaltung zu erhöhen, ist es notwendig, die Kanalweite
W der Transistoren mit isoliertem Gate zu vergrößern.
Beispielsweise kann die Übergangszeit tp beim Signalanstieg der
P-Kanal-Transistoren durch den folgenden Ausdruck angenähert
werden:
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tp = 4 x C/ (βP0 x W / n x VDD) (1)
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wobei C die Lastkapazität ist, βP0 der Verstärkungsfaktor für
den elektrischen Strom pro Längeneinheit des
P-Kanal-Transistors ist, W die Kanalweite ist, n die Anzahl der in Reihe
geschalteten Eingangstransistoren ist und VDD das
Quellenpotential ist. Da die Übergangszeit tp umgekehrt proportional
zur Kanalweite W ist, kann die Übergangszeit tp verkürzt
werden, indem die Kanalweite W vergrößert wird.
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Bei der in Figur 8 gezeigten herkömmlichen, manuell
entworfenen Struktur ist es jedoch notwendig, die Transistoren 105
und 115 nach oben und nach unten zu versetzen, um die
Kanalweite W der Transistoren 101, 102, 105, 111, 112 und 115 zu
vergrößern. Gleichzeitig ist es ebenfalls notwendig, die
Anordnung der Aluminiumverdrahtung 143 und der Polysilizium-
Gate-Elektroden 120 zu modifizieren und darüberhinaus die
Kontakte 145 für die Aluminiumverdrahtung 143 und die
Polysilizium-Gate-Elektroden
120 usw. sowie Durchgangslöcher in
ersten und zweiten Aluminiumschichten etc. zu versetzen und
zu korrigieren. Als Folge wird auch viel Zeit und Energie
benötigt, um die Modifikation zu prüfen.
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In den letzten Jahren wurde zur Bildung einer
Standardzellenstruktur eine Gate-Array-Anordnung, wie sie in Figur 7
gezeigt ist, gewählt, um eine Zellenmodifizierung leicht in
kurzer Zeit durchführen zu können. Bei der
Gate-Array-Anordnung sind Transistoren gleicher Größe zur Bildung einer Zelle
horizontal ausgerichtet; die oben genannte Korrektur kann so
einfach dadurch vorgenommen werden, daß die Kanalweite der
Transistoren vergrößert wird. Figur 7 zeigt ein alternatives
Layout für die Transistoren der ODER-Schaltung der Figur 2.
Alle P-Kanal-Transistoren 101, 102 und 105 besitzen gleiche
Größe und sind längs der Energiequellenverdrahtung 141
gebildet; ebenso besitzen alle N-Kanal-Transistoren 111, 112 und
115 gleiche Größe und sind entlang der
Energiequellenverdrahtung 142 gebildet. Auf diese Weise sieht das Bauelement als
Ganzes wie ein regelmäßiges Feld aus. Dementsprechend kann
eine Korrektur, wie beispielsweise die Vergrößerung der
Kanalweite, flexibel ohne große Notwendigkeit zur Veränderung
der Anordnung der Gate-Elektroden und der
Aluminiumverdrahtung vorgenommen werden.
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Allerdings führt eine solche Korrektur zu einer Zunahme des
elektrischen Energieverbrauchs, weil alle Transistoren in
jeder Reihe gleiche Größe besitzen und so eine Vergrößerung
der Kanalweite der Ausgangstransistoren 105 und 115 auch zu
einer Vergrößerung der Kanalweite der Eingangstransistoren
101, 102, 111 und 112 führt. Als Folge nimmt der
Durchgangsstrom IS zu, der die Transistoren im Betrieb lädt und
entlädt. Beispielsweise kann der Durchgangsstrom IS eines P-
Kanal-Transistors durch den folgenden Ausdruck angenähert
werden:
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IS = 1 / 8 x βP0 x W / n x (VDD - 2 x Vth)² (2)
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wobei Vth die Schwellenspannung des Transistors ist und die
anderen Symbole die gleichen wie oben in Gleichung (1) sind.
Wie man erkennen kann, nimmt der Durchgangsstrom IS mit
größer werdender Kanalweite W zu, da der Durchgangsstrom IS
proportional zur Kanalweite W ist.
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Die Zunahme der Arbeitsgeschwindigkeit einer integrierten
Schaltung hängt nun davon ab, wie stark die Zeit Ttrans
verkürzt werden kann, die ein Signal von einem Ausgang einer
Zelle benötigt, um die nächste Zelle zu erreichen, die mit
dem Ausgang verbunden ist. Diese Zeit Ttrans kann auf Basis der
Beziehung zwischen der Gesamtsumme der parasitären Kapazität
CL am Ausgang der Zelle - wie durch die Kapazität der die
Zelle mit der nächsten Zelle verbindenden
Aluminiumverdrahtung und durch die Anzahl weiterer mit der Zelle verbundener
Zellen, d.h. die Anzahl der Fine-Outs (FO-Zahl)
bestimmt -und Gleichung (1) berechnet werden. Die Kapazität der
Aluminiumverdrahtung ist mit der Chipgröße einer integrierten
Schaltung korreliert: je größer die Chipgröße ist, desto
größer ist die Kapazität. Und auf Basis der Chipgröße kann
auch die FO-Zahl geschätzt werden.
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Die Kanalweite Wo des Ausgangstransistors der Zelle ist durch
Ttrans - wie oben erwähnt berechnet - und die
Frequenzbandgrenzen bestimmt, in denen der Chip benutzt wird. Bei der
herkömmlichen Gate-Array-Anordnung nimmt der Durchgangsstrom der
Zelle wesentlich mit einer Zunahme der Kanalweite des
Ausgangstransistors - weil die Eingangstransistoren die gleiche
Kanalweite wie die Ausgangstransistoren haben - proportional
zu der wie oben erwähnt bestimmten Gesamtsumme der
parasitären Kapazität CL an der Zelle zu. Somit ist ein signifikanter
Anstieg des elektrischen Energieverbrauchs erforderlich, um
die Arbeitszeit bei einer integrierten Schaltung mit einer
logischen Zelle zu verkürzen, welche gemäß der herkömmlichen
Gate-Array-Anordnung aufgebaut ist.
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Gegenwärtig benötigen Laptop-Computer und dergleichen, die
zunehmend nachgefragt werden, eine schnell arbeitende und
wenig elektrische Energie verbrauchende integrierte
Schaltung, da sie eine Energiequelle mit begrenzter
Leistungsfähigkeit verwenden, beispielsweise eine Batterie. Dennoch
ist es, wie oben erwähnt, schwierig, eine derartige
integrierte Schaltung unter Verwendung einer mittels der
herkömmlichen Gate-Array-Anordnung erhaltenen Zellenstruktur zu
realisieren, und unrealistisch, eine solche integrierte
Schaltung durch manuelles Entwerfen herzustellen, da viel
Zeit für die Modifizierung der Zellenstruktur verschwendet
wird.
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Die EP-A-0 349 294 offenbart eine integrierte Schaltung mit
E/A-Zellen, bei denen die Ausgangstransistoren größere
Kanalweiten als die Eingangstransistoren haben; die JP-A-58-122771
offenbart eine Eingangsschaltung, bei der der logische Pegel
der Schaltung ohne weiteres verändert werden kann. Keines
dieser Dokumente befaßt sich jedoch mit internen
Logikschaltungen.
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Die vorliegende Erfindung sucht, diese Probleme zu lösen.
Eine Aufgabe der Erfindung ist, eine integrierte
Halbleiterschaltung mit einer logischen Zelle bereitzustellen, bei der
in einfacher Weise eine Korrektur vorgenommen werden kann und
die Zunahme des elektrischen Energieverbrauchs unter
Kontrolle gehalten werden kann.
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Nach einem ersten Aspekt der vorliegenden Erfindung ist eine
integrierte Halbleiterschaltung mit einer logischen Zelle
vorgesehen, welche als Eingangs- und Ausgangstransistoren
vorgesehene Transistoren mit isoliertem Gate eines ersten
elektrischen Leitfähigkeitstyps sowie als weitere
Eingangs- und Ausgangstransistoren vorgesehene Transistoren mit
isoliertem Gate eines zweiten elektrischen Leitfähtigkeitstyps
umfaßt, wobei die Transistoren in regelmäßigen Intervallen
längs jeweiliger Energiequellenverdrahtungen gebildet sind,
wobei die Kanalweite jedes Transistors orthogonal zu der
Energiequellenverdrahtung verläuft, dadurch gekennzeichnet,
daß die Kanalweite des oder jedes Eingangstransistors
wenigstens eines der ersten und zweiten elektrischen
Leitfähigkeitstypen kleiner als die Kanalweite des oder jedes
Ausgangstransistors des wenigstens einen elektrischen
Leitfähigkeitstyps ist und die Gate-Elektrode des oder jedes
Eingangstransistors parallel zu derjenigen des oder jedes
Ausgangstransistors ist.
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Indem die Transistoren in regelmäßigen Intervallen längs der
zugehörigen Energiequellenverdrahtung gebildet werden, kann
in einfacher Weise eine Justierung bewirkt werden. Da die
Kanalweite der Transistoren so angeordnet ist, daß sie
orthogonal zur Energiequellenverdrahtung verläuft, können die
Kanalweiten verändert werden, ohne das Intervall zu
modifizieren, in dem die Transistoren angeordnet sind. Indem
außerdem die Kanalweite der Eingangstransistoren kleiner als die
Kanalweite der Ausgangstransistoren sein kann, ist es
möglich, den Durchgangsstrom zu reduzieren und damit den
elektrischen Energieverbrauch zu senken.
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Ferner ist die parasitäre Kapazität an jedem
Eingangstransistor der Zelle, die einfach durch die Kapazität der
Verdrahtung innerhalb der Zelle und die Kapazität des nächsten
Transistors bestimmt ist, viel kleiner als die Gesamtsumme
der parasitären Kapazität an den Ausgangstransistoren. Die
Arbeitszeit der Zelle richtet sich somit nach der Arbeitszeit
der Ausgangstransistoren, wobei die Arbeitszeit der
Eingangstransistoren nur wenig beiträgt. Obwohl die Arbeitszeit der
Eingangstransistoren mit kleiner werdener Kanalweite der
Eingangstransistoren zunimmt, ist dementsprechend die
resultierende Verzögerung in der Arbeitszeit klein, da die
parasitäre Kapazität an den Eingangstransistoren vergleichsweise
klein ist. Auf diese Weise kann eine integrierte
Halbleiterschaltung, bei der die Kanalweite der Eingangstransistoren
bezüglich derjenigen der Ausgangstransistoren reduziert ist,
um die Zunahme des elektrischen Energieverbrauchs zu
kontrollieren,
trotzdem eine vergleichsweise kurze Arbeitszeit
aufweisen.
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Bei einer bevorzugten Ausführungsform der Erfindung ist eine
Mehrzahl der Eingangstransistoren in Reihe geschaltet; in
diesem Fall ist es wünschenswert, die Kanalweite der
Eingangstransistoren zu vergrößern, wenn die Anzahl in der Reihe
zunimmt. Dies kommt daher, daß die Arbeitszeit der
Eingangstransistoren zunimmt wird, wenn die Zahl n in der Reihe
zunimmt, wie durch obige Gleichung (1) gezeigt; so ist es
wünschenswert, die Kanalweite zu verlängern, um die
Verzögerung der Arbeitszeit auszugleichen.
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Beispielsweise kann die Kanalweite WI der
Eingangstransistoren festgelegt werden, indem WI gemäß einer
Korrelationsfunktion WI = K (Wo, n) normiert wird, wobei Wo die Kanalweite
des oder jedes, den in Reihe geschalteten
Eingangstransistoren entsprechenden Ausgangstransistors ist. Indem die
Kanaweite WI in dieser Weise normiert wird, wird es leicht, eine
bei der Herstellung der integrierten Halbleiterschaltung
verwendete Maskenvorlage zu korrigieren. Genauer gesagt ist
es notwendig, die bei der Herstellung verwendete
Maskenvorlage zu korrigieren, wenn die Kanalweite eines Transistors
justiert wird. Durch Normierung der Kanalweiten kann jedoch
ein Satz von Maskenvorlagen im voraus vorbereitet werden; die
Korrektur der Maskenvorlage kann einfach dadurch erfolgen,
daß eine Maskenvorlage gegen eine andere ausgetauscht wird,
welche bereits vorbereitet worden ist. Die für eine solche
Korrektur benötigte Zeit kann auf diese Weise stark reduziert
werden.
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Die vorliegende Erfindung wird beispielhaft unter Bezugnahme
auf die beigefügten Zeichnungen näher beschrieben, in denen:
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Figur 1 eine Darstellung ist, die die Struktur einer
logischen Zelle einer erfindungsgemäßen integrierten
Halbleiterschaltung zeigt;
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Figur 2 ein Schaltplan der in Figur 1 gezeigten logischen
Zelle ist;
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Figur 3 eine Darstellung ist, die die Struktur einer weiteren
Ausführungsform einer logischen Zelle einer erfindungsgemäßen
integrierten Halbleiterschaltung zeigt;
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Figur 4 ein Schaltplan der in Figur 3 gezeigten logischen
Zelle ist;
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Figur 5 eine Ansicht ist, die Basiszellenkomponenten zur
Verwendung bei den logischen Zellen der Figuren 1 und 3 zeigt;
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Figur 6 ein Schaltplan ist, der eine weitere logische Zelle
zeigt, die mehrstufig angeordnete Eingangs- und
Zwischentransistoren enthält;
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Figur 7 eine Darstellung ist, die die Struktur einer
logischen Zelle einer herkömmlichen integrierten
Halbleiterschaltung mit herkömmlicher Gate-Array-Anordnung zeigt; und
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Figur 8 eine Darstellung ist, die die Struktur der gleichen
logischen Zelle mit manuell entworfener Anordnung zeigt.
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Figur 1 zeigt die Struktur einer logischen Zelle einer
erfindungsgemäßen integrierten Halbleiterschaltung, die
Transistoren mit isoliertem Gate aufweist. Wie hier gezeigt, sind P-
Kanal-Eingangstransistoren 101, 102, ein
P-Kanal-Ausgangstransistor 105, N-Kanal-Eingangstransistoren 111, 112 sowie
ein N-Kanal-Ausgangstransistor 115 in regelmäßigen
Intervallen L längs Energiequellenverdrahtungen 141 und 142
angeordnet, welche ein Quellenpotential VDD bzw. ein
Massepotential VSS bereitstellen. Die N-Kanal-Transistoren 111, 112
und 115 sind in einer P-Wanne gebildet. Die Transistoren 101
bis 115 sind so angeordnet, daß ihre Kanalweiten WIP, WOP, WIN
und WON in einer Richtung rechtwinklig zu den
Energiequellenverdrahtungen 141 und 142 verlaufen.
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Die in Figur gezeigte logische Schaltung bildet eine in Figur
2 dargestellte ODER-Schaltung. Zwei Eingangssignale werden
über Eingangsanschlüsse 131 und 132 vermittels Polysilizium-
Gate-Elektroden 120 an die P-Kanal-Eingangstransistoren 101
und 102, welche in Reihe geschaltet sind, und auch an die N-
Kanal-Eingangstransistoren 111 und 112 angelegt, welche
parallel geschaltet sind. Die Ausgänge der
Eingangstransistoren werden an den P-Kanal-Ausgangstransistor 105 und den N-
Kanal-Ausgangstransistor 115 angelegt, wobei die Drain-Zonen
dieser Transistoren mit einem Ausgangsanschluß 135 über eine
Aluminiumverdrahtung 143 verbunden sind. In dieser Weise
bilden die Transistoren zusammen mit den Polysilizium-Gate-
Elektroden 120, der Aluminiumverdrahtung 143, den
Eingangsanschlüssen 131 und 132, dem Ausgangsanschluß 135 und
Kontakten 145 die ODER-Schaltung der Figur 2.
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Das Intervall L ist durch ein dem Prozeß eigenes Design
bestimmt und beträgt bei dieser Ausführungsform 5 um. Die
Kanalweite WOP des P-Kanal-Ausgangstransistors und die
Kanalweite WON des N-Kanal-Ausgangstransistors werden dadurch
bestimmt, daß die parasitäre Kapazität der vom Ausgang der
logischen Zelle getriebenen Aluminiumverdrahtung und die FO-
Zahl geschätzt werden. In diesem Beispiel betragen WOP 20 um
und WON 12 um. Die Kanalweite WIP der
P-Kanal-Eingangstransistoren beträgt 12 um, während die Kanalweite WIN der N-Kanal-
Eingangstransistoren 4 um beträgt.
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Der Durchgangsstrom IS der P-Kanal-Eingangstransistoren ist
nach Berechnung aus Gleichung (2) wie folgt:
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IS = 1 / 8 x βP0 x WIP / n x (VDD - 2 x Vth)²
= 1 / 8 x 15 x 12 / 2 x (5 - 2 x 0.5)²
= 180 uA (3)
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wobei der Verstärkungsfaktor des elektrischen Stroms βP0 der
P-Kanal-Eingangstransistoren pro Längeneinheit 15 uA/V²/um
beträgt, das Quellenpotential VDD 5 Volt beträgt und die
Schwellenspannung Vth 0,1 x VDD beträgt.
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Im Gegensatz hierzu ist bei dem in Figur 7 gezeigten Stand
der Technik der Durchgangsstrom IS der
P-Kanal-Eingangstransistoren, deren Kanalweite WIP die gleiche ist wie die
Kanalweite WOP der Ausgangstransistoren und somit 20 um beträgt,
wie folgt:
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IS = 1 / 8 x 15 x 20 / 2 x (5 - 2 x 0,5)²
= 300 uA (4)
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Dementsprechend kann bei der vorliegenden Ausführungsform der
Durchgangsstrom IS verglichen mit der entsprechenden
herkömmlichen Anordnung um etwa 40% verringert werden.
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Die Verzögerungszeit der logischen Zelle zwischen der
Zuführung eines Eingangs und der Erzeugung eines Ausgangs wird wie
folgt ausgedrückt:
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Tdr = Tif + Tor
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Tdf = Tir + Tof (5)
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wobei Tdr und Tdf die Verzögerungszeit des Anstiegs bzw. die
Verzögerungszeit des Abfalls im Signal zwischen Eingang und
Ausgang sind, Tif und Tir die Verzögerungszeit des Abfalls im
Signal bzw. des Anstiegs im Signal über die
Eingangstransistoren sind und Tor und Tof die Verzögerungszeit des Anstiegs
im Signal bzw. des Abfalls im Signal über die
Ausgangstransistoren sind.
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Die Verzögerungszeit jedes Transistors wird durch die
Übergangszeitdauer t und die Verzögerung T&sub0; eines Transistors
ausgedrückt. Unter der Annahme, daß die Laufzeiten jedes
Transistors gleich sind, ist die Verzögerungszeit Tdf wie
folgt:
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Tdf = tp + tn + 3 x T&sub0; (6)
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Wenn man die in obiger Gleichung (1) gegebene Näherung für
die Übergangszeit einführt, kann die Verzögerungszeit Tdf wie
folgt ausgedrückt werden:
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Tdf = 4 x C&sub1; / (βP0 x WIP / n x VDD)
+ 4 x CL / (βN0 x WON / n x VDD)
+ 3 x T&sub0; (7)
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wobei Cl die parasitäre Kapazität an einem Eingangstransistor
ist und die Summe der Verdrahtungskapazität innerhalb der
Zelle und der Kapazität des nächsten Transistors ist, CL die
Gesamtsumme der parasitären Kapazität an den
Ausgangstransistoren ist, nämlich die Gesamtsumme der Kapazität der die
Zelle mit der nächsten Zelle verbindenden
Aluminiumverdrahtung mit der parasitären Kapazität am Ausgang dieser Zelle
oder die Kapazität der Aluminiumverdrahtung mal die Anzahl
der mit dieser Zelle verbundenen Zellen (d.h. die FO-Zahl),
und βN0 der Verstärkungsfaktor für den elektrischen Strom der
N-Kanal-Eingangstransistoren pro Längeneinheit ist.
Angenommen, daß hier βN0 30 uA/V²/um ist, Cl 0,1 pF ist, CL 1 pF ist
und T&sub0; 0,3 ns ist, und unter Verwendung der oben für βP0,
nämlich 15 uA/V²/um, und für das Quellenpotential VDD,
nämlich 5 Volt, gegebenen Werte kann Tdf aus Gleichung (7) wie
folgt berechnet werden:
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Tdf = 4 x 0,1 / (15 12 / 2 x 5)
+ 4 x 1,0 / (30 12 / 1 x 5)
+ 3 x 0,3
= 4,0 ns (8)
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wobei die Kanalweite WIP der P-Kanal-Eingangstransistoren 12
um beträgt und die Kanalweite WON ebenfalls 12 um beträgt.
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Andererseits beträgt beim Stand der Technik, wie er in Figur
7 gezeigt ist, die Kanalweite WIP der
P-Kanal-Eingangstransistoren 20 um, wobei sie gleich der Kanalweite WOP des P-
Kanal-Ausgangstransistors ist. Berechnet in derselben Weise
wie oben angeführt:
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Tdf = 4 x 0,1 / (15 20 / 2 x 5)
+ 4 x 1,0 / (30 12 / 1 x 5)
+ 3 x 0,3
= 3,6 ns (9)
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Dies würde nahelegen, daß die Verzögerungszeit beim Stand der
Technik um etwa 10% im Vergleich zur vorliegenden
Ausführungsform der Erfindung reduziert ist. Allerdings ist in den
Gleichungen (8) und (9) der Wert Cl/CL etwa 0,1. Bei einer
wirklichen integrierten Schaltung ist dieser Wert in der
Praxis jedoch unvergleichbar kleiner. Die Ungleichheit bei
der Verzögerungszeit wird dementsprechend in der Praxis
geringer sein, als es oben nahegelegt ist. Somit kann damit
gerechnet werden, daß die erfindungsgemäße logische Zelle
etwa die gleiche Verzögerungszeit wie die herkömmliche
logische Zelle realisiert, während sie es im Gegensatz erlaubt,
Zunahmen des elektrischen Energieverbrauchs unter Kontrolle
zu halten.
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Figur 3 zeigt die Struktur einer logischen Zelle - in Form
einer ODER-Schaltung mit drei Eingängen - einer weiteren
erfindungsgemäßen integrierten Halbleiterschaltung. Die
korrespondierende ODER-Schaltung ist in Figur 4 gezeigt. Bei
dieser ODER-Schaltung sind drei P-Kanal-Eingangstransistoren
101, 102 und 103 in Reihe geschaltet und drei
N-Kanal-Eingangstransistoren 111, 112 und 113 parallel geschaltet.
Dementsprechend ist in der Zellenstruktur ein zusätzliches Paar
Eingangstransistoren hinzugefügt, um zwei Reihen von drei
Eingangstransistoren zu bilden, wie in Figur 3 gezeigt.
Darüberhinaus beträgt die Kanalweite WIP der
P-Kanal-Eingangstransistoren 16 um, was größer ist als die Kanalweite WIP der
P-Kanal-Eingangstransistoren der in Figur 1 gezeigten
logischen Zelle. Die übrigen Aspekte der Struktur sind die
gleichen wie bei der in Figur 1 gezeigten logischen Zelle und
werden daher nicht weiter beschrieben. Die Kanalweite WIP ist
bei dieser Ausführungsform größer als bei derjenigen der
Figur 1, um eine Zunahme der Übergangszeit tp auszugleichen:
da die Übergangszeit tp umgekehrt proportional zu βP0 x WIP/n
ist, wie durch Gleichung (1) gezeigt, nimmt sie mit
steigender Zahl n der in Reihe liegenden P-Kanal-Transistoren (von
zwei in Figur 1 auf drei bei dieser Ausführungsform) zu. Es
ist daher wünschenswert, die Kanalweite der
P-Kanal-Eingangstransistoren innerhalb gewisser, gemäß der Kanalweite des
entsprechenden Ausgangstransistors auferlegter Grenzen zu
erhöhen, wenn die Zahl n in der Reihe zunimmt.
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Weiterhin hat in diesem Fall der P-Kanal-Ausgangstransistor
eine durch Normierung der Kanalweite WIP unter Verwendung der
folgenden Korrelationsfunktion bestimmte Kanalweite:
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WOP = k (n) x WIP (10)
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wobei k(n) ein Korrelationskoeffizient ist, der 2,5 ist, wenn
n=1, der 1,67 ist, wenn n=2, der 1,25 ist, wenn n=3, und der
1,0 ist, wenn n=4. Zu beachten ist, daß der Koeffizient in
diesem Fall unter der Annahme festgelegt ist, daß die
maximale Anzahl in der Reihe 4 ist; der Koeffizient kann aber
abhängig von dieser maximalen Anzahl in der Praxis geändert
werden usw.
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Vermittels Gleichung (10) kann die Größe jedes Transistors
und der zugehörigen Teile in Basiszellenkomponenten normiert
werden, wie in Figur 5 gezeigt. Beispielsweise kann ein P-
Kanal-Eingangstransistor eine Basiszellenkomponente 405 mit
einer Kanalweite WIP von 8 um haben, wenn n=1, eine
Basiszellenkomponente 406 mit einer Kanalweite WIP von 12 um, wenn
n=2, eine Basiszellenkomponente 407 mit einer Kanalweite WIP
von 16 um, wenn n=3, und eine Basiszellenkomponente 408 mit
einer Kanalweite WIP von 20 um, wenn n=4. Ein ähnlicher
Bereich von Basiszellenkomponenten dient für die
Ausgangstransistoren. Im Fall der N-Kanal-Transistoren ist es möglich,
einen ähnlichen Bereich von Basiszellenkomponenten 416 bis
419 im voraus vorzubereiten. Die Zellenkomponenten 401 bis
404 und 411 bis 415 sehen eine Source-Zone bzw. eine Drain-
Zone vor, die den obigen Basistransistorzellenkomponenten
entsprechen; die Zellenkomponenten 421 bis 426 sehen
entsprechende Polysilizium-Gate-Elektroden vor. Indem eine
logische Zelle unter Verwendung dieser Basiszellenkomponenten
konstruiert wird, kann eine Änderung der Struktur der
logischen Zelle einfach durch Auswählen unter im voraus
vorbereiteten Zellenkomponentendesigns bewirkt werden. Insbesondere
können den obigen Basiszellenkomponenten entsprechende
Maskenvorlagen zur Verwendung bei der Herstellung einer
integrierten Halbleiterschaltung im voraus vorbereitet werden.
Wenn dann die Struktur der logischen Zelle bestimmt oder
verändert wird, kann eine geeignete Maskenvorlage unter
Verwendung der zuvor vorbereiteten Maskenvorlagen in kurzer Zeit
problemlos gefertigt werden. Änderungen kann daher flexibel
Rechnung getragen werden.
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Die vorliegende Erfindung kann Anwendung auch bei einer
logischen Zelle mit komplizierter Struktur, beispielsweise der
in Figur 6 gezeigten, finden, die eine Zwischenlogik
vorsehende Zwischentransistoren enthält, um zusätzlich zu
Transistoren, die zum Direktempfang von Eingangssignalen angeordnet
sind, Eingangssignale zu verarbeiten. Bei dieser Art von
Zelle kann die Kanalweite der Zwischentransistoren kleiner sein;
der Durchgangsstrom der Zwischentransistoren wird so
verringert. Außerdem verringert sich die parasitäre Kapazität an
den die Eingangssignale direkt empfangenden Transistoren, und
es kann auf diese Weise die Verzögerungszeit dieser
Transistoren so verkürzt werden, daß sie der bei der herkömmlichen
Zellenstruktur entspricht. Indem die Erfindung bei einer
Zelle Anwendung findet, welche eine komplizierte logische
Schaltung realisiert, ist es sogar ferner möglich, die
Zunahme des elektrischen Energieverbrauchs bei gleichzeitiger
Verkürzung der Verzögerungszeit unter Kontrolle zu halten.
Durch Verringerung der Kanalweite der jeweiligen Transistoren
kann erwartet werden, daß der Lade- und Entladestrom sowie
der Kurzschlußstrom innerhalb der Zelle reduziert werden. Auf
diese Weise kann der elektrische Energieverbrauch bei einem
derartigen Halbleiterchip voraussichtlich auf etwa die Hälfte
desjenigen bei einem herkömmlichen Chip reduziert werden.
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Selbstverständlich könenn verschiedene Abwandlungen bei den
vorstehend beschriebenen Ausführungsformen vorgenommen
werden. Beispielsweise können die Gate-Elektroden, obwohl sie
als aus Polysilizium hergestellt beschrieben wurden, aus
verschiedenen Metallen gefertigt werden. Ferner müssen weder
das Anordnungsintervall L noch die gegebenen Kanalweiten so
genommen werden, wie sie angegeben sind. Auch die
Korrelationsfunktion K(W&sub0;n) ist nicht fest. Die P-Kanal-Transistoren
und die N-Kanal-Transistoren können vertauscht werden, und
der Wannenbereich kann, anstatt wie beschrieben auf der N-
Kanal-Seite, auf der P-Kanalseite liegen. Außerdem kann die
Erfindung auf verschiedene andere logische Schaltungen als
eine ODER-Schaltung angewendet werden.
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Indem die Transistoren einer logischen Zelle in regelmäßigen
Intervallen längs der zugehörigen Energiequellenverdrahtung
gebildet werden und die Kanalweite der Eingangstransistoren
kleiner als die der Ausgangstransistoren gemacht wird,
ermöglicht es die vorliegende Erfindung, die
Arbeitsgeschwindigkeit der Zelle zu erhöhen, wärend Zunahmen des
elektrischen Energieverbrauchs unter Kontrolle gehalten werden. Die
Erfindung kann somit eine integrierte Halbleiterschaltung
vorsehen, die insbesondere zur Verwendung in einer
Vorrichtung mit begrenzter elektrischer Energieversorgung,
beispielsweise einem Laptop-Computer, geeignet ist.
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Überdies kann Korrekturen oder Änderungen in der Struktur der
logischen Zelle leicht und schnell dadurch Rechung getragen
werden, daß die Kanalweite der Transistoren mit einer
Korrelationsfunktion normiert oder standardisiert wird, um so
einen Satz von Basiszellenkomponenten bereitzustellen.