DE69029164T2

DE69029164T2 - Vorrichtung und Verfahren zum Ersetzen der Parität

Info

Publication number: DE69029164T2
Application number: DE69029164T
Authority: DE
Inventors: Raymond Scott Chan
Original assignee: Tandem Computers Inc
Current assignee: Tandem Computers Inc
Priority date: 1989-05-22
Filing date: 1990-05-21
Publication date: 1997-04-17
Anticipated expiration: 2010-05-22
Also published as: CA2017099C; CA2017099A1; EP0399761B1; EP0399761A3; JPH0375834A; DE69029164D1; US5515381A; AU5504690A; EP0399761A2; JP2770913B2; AU628971B2

Description

Diese Erfindung betrifft eine Paritäts-Substitutionsvorrichtung. Genauer betrifft diese Erfindung eine Vorrichtung und ein Verfahren zum Substituieren von widersprüchlichen Paritätsdaten zum Entfernen von Paritätsfehlern in einem fehlertoleranten Computersystem.
In Standard-Computersystemen können Fehler bei der Datenverarbeitung auftreten, die den Betrieb des Computersystems anhalten können. Ein derartiges System ist zum Beispiel aus EP-A-0173515 bekannt. Diese Fehler können unter anderem durch falsche Daten oder falsche Microcodes verursacht werden. Sowohl Daten, als auch Microcodes sind in Speichereinrichtungen gespeichert, die gelegentlich ausfallen, und fehlerhafte Informationen werden aus der Speichervorrichtung ausgelesen. Um das Sicherstellen der Integrität der Daten zu unterstützen, werden gespeicherten Informationen zusätzliche Daten, die als ein Paritätsbit bezeichnet werden, hinzugefügt. Das Erzeugen und Prüfen von Paritätsdaten ist in der Computertechnik gut bekannt. Wenn eine Paritätsüberprüfung angibt, daß fehlerhafte Daten vorhanden sind, erzeugen herkömmliche Computer eine Fehleranzeige, und der Betrieb wird angehalten, bis ein Bediener eingreift. Einige Computer haben die Fähigkeit, Ein-Bit-Fehler zu korrigieren, aber sie können keine Doppel-Bit-Fehler in einem Wort korrigieren.
Um diese Schwierigkeit zu überwinden, sowie um weitere Vorteile bereitzustellen, wurden fehlertolerante Computer, die für einige der Daten "korrigierbare" Quellen verwenden, sowie Fehlerkorrektur-Hardware und -Algorithmen zum Korrigieren von Fehlern entwickelt. Eine korrigierbare Quelle bezieht sich auf die Fähigkeit des Computers, fehlerhafte Daten, die in der Vorrichtung gespeichert sind, zu identifizieren und zu korrigieren, ohne den Computer abzuschalten oder einen Bedienereingriff zu erfordern. Eine Umsetzung von Fehlertoleranz betrifft Daten, die in einem Direktzugriffsspeicher (RAM) gespeichert sind. Es wurde ein System entwickelt, durch das fehlerhafte Daten, die aus dem RAM ausgelesen werden, detektiert und korrigiert werden konnten, ohne die Leistung des Computers merklich oder nachteilig zu beeinflussen.
Ein zeitkritischer Pfad betrifft einen Datenpfad, der bezüglich einer bestimmten Operation, deren Ausführung und Messung angestrebt ist, der langsamste oder unter den langsamsten ist. Die Wichtigkeit, einen Datenpfad als einen zeitkritischen Pfad zu bezeichnen, ist die Erkenntnis, daß es beim Betrieb eines Computers nicht darauf ankommt, ob andere Teile des Geräts mit sehr hohen Geschwindigkeiten arbeiten. Das Gesamtsystem kann nicht schneller arbeiten als sein langsamster Pfad. Daher werden zum Erhöhen von Computerfähigkeiten zeitkritische Pfade analysiert und Verfahren angestrebt, um ihre Leistung zu erhöhen.
Die Pfade, die Daten von ihrem Speicher im RAM und ihrer eventuellen Verwendung durch eine Verarbeitungsvorrichtung nehmen, sind traditionell zwei derartige zeitkritische Pfade. Der erste Pfad ist vom RAM zum Register. Der zweite Pfad geht vom Register durch die ALU. Tatsächlich ist die ALU ein getrennter zeitkritischer Pfad. Typischerweise werden Daten in dem RAM aufgegriffen und temporär in einem RAM-Datenregister gespeichert, bevor die Daten verwendet werden. Durch Verwendung eines RAM-Datenregisters wurde die effektive Zeit, die zum Adressieren von Daten und zum Verwenden von Daten erforderlich ist, verringert, da Daten aus dem Speicher ausgelesen werden konnten, während eine Verarbeitungsvorrichtung beschäftigt war. Das Hinzufügen eines Datenregisters war entscheidend für das Erhöhen der Gesamtgeschwindigkeit eines Computers, da Daten in dem Register in Erwartung ihrer Verwendung gespeichert werden konnten, und daher aus dem Register viel schneller als aus dem RAM ausgelesen werden konnten.
Die Fig. 1 zeigt eine fehlertolerante Ausführung nach dem Stand der Technik, die in einem Datenpfad zwischen einem RAM-Datenregister und einer ALU einen Paritätsprüfer und -erzeuger verwendet. In einer Speichervorrichtung, wie einer RAM-Anordnung 10, die korrigierbar ist, ist gespeichert: ein Datenwort 12, Paritätsdaten 14 für das gespeicherte Datenwort 12, und Reservespeicher 16 ist in der Speichervorrichtung vorgesehen, um es dem RAM zu gestatten, selbskorrigierend zu sein. Eine Verarbeitungsvorrichtung 18, die hierin als eine ALU dargestellt ist, führt Befehle und Verarbeitung von Daten aus, die aus der RAM-Anordnung 10 ausgelesen wurden. Ein RAM-Datenregister 20 steigert die Zugriffszeit der ALU 18 auf Daten, die in der RAM-Anordnung 10 gespeichert sind. Ein Datenpfad 30 befördert sowohl das Datenwort 12, als auch die Paritätsdaten 14, die mit dem Datenwort 12 verbunden sind. Die Daten können entweder seriell oder parallel befördert werden, wie den Fachleuten gut bekannt ist.
Ein Paritätsprüfer 32 und ein Paritätserzeuger 34 sind zwischen das RAM- Datenregister 20 und die ALU 18 zwischengeschaltet, um das Datenwort 12, das aus der RAM-Anordnung 10 ausgelesen wurde, zu prüfen, bevor es von der ALU 18 verarbeitet wird. Es ist verständlich, daß sich ein Paritätserzeuger 34 und ein Paritätsprüfer 32 in der Praxis häufig viele der selben Schaltungselemente teilen. Sie sind auf Grund ihrer funktionalen Bestimmungen und des einfachen Verständnisses getrennt gezeigt. Ein Datenpfad 40 stellt das Datenwort 12 und die Paritätsdaten 14 vom RAM-Datenregister 20 dem Paritätsprüfer 32 zur Verfügung. Nach Detektion eines Fehlers wird einer Steuerschaltung 42 vom Paritätsprüfer 32 über einen Pfad 44 ein Fehlersignal bereitgestellt, das nachfolgende Register (nicht gezeigt) pausieren läßt, während der Paritätserzeuger 34 die richtigen Paritätsdaten 50 für das Datenwort 12 erzeugt. Nur das Datenwort 12 wird dem Paritätserzeuger 34 auf einem Datenpfad 52 zugeführt, um es dem Paritätserzeuger 34 zu gestatten, eine gute Parität für alle Daten zu erzeugen, die aus der RAM-Anordnung 10 ausgelesen wurden, ungeachtet dessen, ob sie tatsächlich fehlerhaft sind oder nicht. Somit wird der Datenpfad 54 das Datenwort 12 und die erzeugte Parität 50 der ALU 18 bereitstellen. Wenn die erzeugte Parität 50 bereit ist, gestattet die Steuerschaltung 42, daß die Verarbeitung des Datenwortes 12 fortgesetzt wird. Dann kann die ALU 18 einen Befehl auf das Datenwort 12 anwenden, wobei die Ausgabe der ALU 18 auf einem Datenpfad 56 erscheint, um zu anderen Registern geschickt und von anderen Paritätsprüfern geprüft zu werden. Die Steuerschaltung 42 initiiert auch einen Fehlerkorrekturalgorithmus zum Korrigieren der fehlerhaften Daten, die im RAM gespeichert sind, und um das System von falschen Daten und Berechnungen zu bereinigen.
Das sequentielle Paritäts-Korrektursystem des Standes der Technik hat, obwohl es für viele Anwendungen akzeptabel ist, den Nachteil, daß der Paritätsprüfer 32 und Paritätserzeuger 34, eine relativ langsame Vorrichtung, in einem kritischen Pfad mit der ALU 18 sind. Daher kann die ALU 18 ein Verarbeiten der Daten solange nicht beginnen, bis der Paritätsprüfer 32 bestimmt hat, ob ein Paritätsfehler aufgetreten ist, und der Paritätserzeuger 34 eine korrigierte Parität 50 erzeugt hat. Üblicherweise sind die Daten gut, was bedeutet, daß dem oben beschriebenen zeitkritischen Datenpfad eine unnötige Verzögerung hinzugefügt wurde. Die Verzögerung entsteht, da der Paritätserzeuger 34 eine richtige Parität für jedes einzelne Datenwort 12 erzeugt, ungeachtet dessen, ob ein Fehler aufgetreten ist.
Wie oben erörtert wurde, enthalten ALUs einen zeitkritischen Pfad. Einige System des Standes der Technik hatten die Praxis, auf eine ALU einen Paritätserzeuger folgen zu lassen, wodurch Paritätsdaten für ein Ergebnis, das von der ALU berechnet wurde, durch die Erzeugung einer Parität für das Ergebnis eine damit verbundene Parität haben würden. Das Verfahren hat zwei Nachteile: 1) eine langsame Vorrichtung wurde in einen zeitkritischen Pfad eingesetzt, und 2) wenn das Ergebnis fehlerhaft war, würde eine richtige Parität für die fehlerhaften Daten erzeugt, und nachfolgende Register würden keinen Fehler detektieren. Um die Leistung zu verbessern, wurde eine Paritätsvorhersage eingeführt. Die Paritätsvorhersage ist ein Verfahren, die Parität eines Datenwortes für das Ergebnis zu berechnen, das von der ALU berechnet wurde. Die Paritätsvorhersage verwendet eine separate Schaltung parallel zur ALU, um die Parität eines ALU-Ergebnisses einer Operation auf Datenwörter A und B zu berechnen. Die Paritätsvorhersage verwendet A, B und die Parität für A und B, um vorherzusagen, was die Parität für das Ergebnis der Operation auf A und B sein wird. Daher ist die vorhergesagte Parität unabhängig von der richtigen Operation der ALU, da sie nicht auf dem Ergebnis basiert. Die Vorhersageschaltung ist außerhalb jeglichen zeitkritischen Pfades der ALU und erlaubt es nachfolgenden Paritätsdetektoren, zu bestimmen, wenn ein Fehler auftrat.
Es kann weitere zeitkritische Pfade geben, die noch langsamer sind, weshalb das Fehlerkorrektursystem des Standes der Technik für bestimmte Anwendungen funktional und nützlich sein mag.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Datenverarbeitungssystem geschaffen, das ein Speichersystem hat, das gekoppelt ist, um einer Verarbeitungsvorrichtung ein Datenwort und ein zugehöriges Paritätswort bereitzustellen, und eine Paritäts- Substitutionsvorrichtung enthält, enthaltend:
Einrichtungen zum parallelen Prüfen einer Parität für das Datenwort und zugehörige Paritätswort, die in die Verarbeitungsvorrichtung eingegeben werden, um ein einen Paritätsfehler angebendes Fehlersignal bereitzustellen,
Einrichtungen zum Erzeugen eines weiteren Paritätswortes für das Datenwort, das in die Verarbeitungsvorrichtung eingegeben wurde, ungeachtet der Richtigkeit des Datenwortes, parallel zu der Verarbeitungsvorrichtung,
Einrichtungen zum Substituieren des weiteren Paritätswortes an die Stelle des zugeordneten Paritätswortes bei dem Datenwort und Anlegen des Datenwortes mit dem weiteren Paritätswort an die Verarbeitungsvorrichtung, in Abhängigkeit von dem Fehlersignal, und
Einrichtungen zum Pausieren nachfolgender Register vom zusätzlichen Verarbeiten von Daten, die aus der Verarbeitungsvorrichtung ausgegeben wurden, bis die Substitution der Paritätswörter und das Anlegen an die Verarbeitungsvorrichtung aufgetreten sind, in Abhängigkeit von dem Fehlersignal.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wir ein Verfahren zum Verarbeiten von Paritätsdaten in einem Datenverarbeitungssystem geschaffen, das einen Quellenspeicher zum Speichern einer Mehrzahl von Datenwörtern und zugehörigen Paritätsdatenwörtern und eine Verarbeitungsvorrichtung hat, die angeordnet ist, um einzelne ausgewählte der Datenwörter, die aus dem Quellenspeicher gelesen wurden, zu erhalten und zu verarbeiten, welches Verfahren die Schritte enthält:
paralleles Prüfen der Parität jedes der ausgewählten Datenwörter und zugehörigen Paritätswörter, die in die Verarbeitungsvorrichtung eingegeben werden, um ein einen Paritätsfehler angebendes Fehlersignal bereitzustellen,
Erzeugen einer weiteren Parität für jedes der ausgewählten Datenwörter, die in die Verarbeitungsvorrichtung eingegeben wurden, ungeachtet der Richtigkeit der ausgewählten Datenwörter, parallel zu der Datenverarbeitung durch die Verarbeitungsvorrichtung,
Substituieren des weiteren Paritätsdatenwortes an die Stelle des zugeordneten Paritätswortes bei dem Datenwort und Anlegen des Datenwortes und des weiteren Paritätsdatenwortes an die Verarbeitungsvorrichtung, in Abhängigkeit von dem Fehlersignal, und
Pausieren nachfolgender Register vom zusätzlichen Verarbeiten von Daten, bis der Schritt des Substituierens der Paritätswörter und Anlegens der Datenwörter an die Verarbeitungsvorrichtung ausgeführt wurde, in Abhängigkeit von dem Fehlersignal.
Die folgenden Vorteile können durch die unten beschriebene bevorzugte Ausführung erzielt werden:
Die vorliegende Erfindung steigert die Leistung von Computersystemen, während die Fehlertoleranzcharakteristika des Korrektursystems bewahrt werden. Bei Rechensystemen gibt es immer den Wunsch, die Gesamtsystem-Geschwindigkeit zu erhöhen. Zur Geschwindigkeitserhöhung werden die zeitkritischen Pfade analysiert und Wege gesucht, um die Leistung aller solchen Pfade zu erhöhen. Die bevorzugte Ausführung gestattet eine Verbesserung bei der Geschwindigkeit und Effizienz von sequentieller Paritätskorrektur in dem zeitkritischen Pfad zwischen einer korrigierbaren Speicherquelle und einer Verarbeitungsvorrichtung, die die Daten verwendet. Ein Paritätsprüfer und -erzeuger werden verwendet, aber diese sind aus dem zeitkritischen Pfad zwischen dem RAM-Datenregister und der ALU herausgenommen und parallel zum ALU-Datenpfad angeordnet. Der Paritätsprüfer prüft die Daten, die in die ALU eingegeben werden, ohne die Operation der ALU zu beeinflussen. Das heißt, daß, während das Prüfen ausgeführt wird, die ALU ihre Befehle und Verarbeitung der Daten ausführt. Wenn die Daten gut sind, fährt die Verarbeitung fort, und dem Datenpfad zum Paritätsprüfen wurde keine Verzögerung hinzugefügt.
In dem unwahrscheinlichen Fall, daß fehlerhafte Daten detektiert wurden, erzeugt der Paritätsprüfer ein Fehlersignal, das angibt, daß fehlerhafte Daten vorliegen. Dieses Fehlersignal wird in eine Steuerschaltung eingegeben, die verschiedene Funktionen ausführt. Zunächst werden alle nachfolgenden Register, die die Daten zu anderen Paritätsprüfern durchlassen können, um die fehlerhaften Daten zu detektieren, temporär "pausiert". Dies hindert jegliche nachfolgende Fehlerdetektoren daran, das System einzufrieren. Als nächstes wird der ALU befohlen, die fehlerhaften Daten ungeändert zum Ausgang durchzulassen. Die Daten werden mit neuen Paritätsdaten kombiniert, die von einem Paritätserzeuger erzeugt wurden, der mit dem parallelen Paritätsprüfer verbunden ist. Diese erzeugten Paritätsdaten sind nun für die Daten korrekt, obwohl die Daten selbst fehlerhaft sein können, und werden für die Daten in dem RAM-Datenregister substituiert, um wieder in die ALU eingegeben zu werden.
Wenn die Daten substituiert sind, was eine relativ schnelle Operation ist, gestattet die Steuerschaltung der ALU, die neuen Daten zu verarbeiten, und nachfolgenden Registern wird es gestattet, die normale Verarbeitung wieder aufzunehmen. Ein weiterer Vorteil liegt darin, daß der tatsächliche Algorithmus, der zum Korrigieren der Daten verwendet wird, gegenüber jenem, der beim Stand der Technik verwendet wird, unverändert ist.
Die Fehlerkorrekturschaltung und das Fehlerkorrekturverfahren sind nicht Teil dieser Offenbarung. Es ist anzuerkennen, daß ein Fehlersignal durch den Paritätsprüfer 32 bei jedem von zwei Zuständen erzeugt werden kann. Der erste ist der, daß das Datenwort 12 unrichtig und seine Paritätsdaten 14 gut sind. Der zweite Zustand ist der, daß die Paritätsdaten 14 fehlerhaft sind, während das Datenwort richtig ist. Die vorliegende Erfindung unterscheidet nicht zwischen diesen zwei Fehlerbedingungen.
In den Zeichnungen:
Fig. 1 ist ein Blockdiagramm einer Schaltung des Standes der Technik zur sequentiellen Paritätsfehlerkorrektur, und
Fig. 2 ist ein Blockdiagramm der bevorzugten Ausführung der vorliegenden Erfindung.
Die Fig. 2 ist ein Blockdiagramm der bevorzugten Ausführung. Wie beschrieben wird, geht die vorliegende Erfindung über die Leistung eines Systems des Standes der Technik hinaus.
Wie im Fall des Standes der Technik verwendet die Erfindung einen Paritätsprüfer 100 und einen Paritätserzeuger 102, um Daten, die von einem RAM-Datenregister 106 zu einer ALU 110 gehen, zu verifizieren. Jedoch sind der Paritätsprüfer 100 und -erzeuger 102 außerhalb des Datenpfades angeordnet, der das RAM- Datenregister 106 mit der ALU 110 koppelt, was eine direkte Verbindung über einen Datenpfad 112 gestattet. Der Paritätsprüfer 100 prüft die Daten parallel zur ALU 110 durch Verwendung eines parallelen Datenpfades 114 und verzögert daher nicht die Verarbeitung eines Datenwortes 116 durch die ALU 110. Die ALU 110 sagt normalerweise, wie oben beschrieben wurde, die Parität für das Ergebnis seiner Operation voraus, statt die Parität für das Ergebnis zu erzeugen. Somit wird die Ausgabe der ALU 110 fehlerhaft sein, wenn fehlerhafte Daten eingegeben werden. Da sich die Paritätsvorhersage auf das eingegebene Datenwort verläßt, wird, wenn diese Parität falsch ist, eine irrtümliche Vorhersage auftreten. Somit muß die Parität für die Daten erzeugt werden, nachdem ein Paritätsfehler aufgetreten ist.
Die ursprünglichen Fehlertoleranzcharakteristika des Systems des Standes der Technik müssen erhalten bleiben. Durch Herausnehmen des Paritätserzeugers 102 aus dem direkten Pfad zwischen dem RAM-Datenregister 106 und der ALU 110, wird die ALU 110 gelegentlich die Eingabe eines Datenwortes 116 haben, für das die Parität 120 unrichtig ist. Wenn es dem System gestattet ist, fortzufahren, würden nachfolgende Bestimmungsregister und Paritätsprüfer eventuell den Fehler detektieren und das System einfrieren. Folglich ist der Paritätserzeuger 102 vorgesehen, um wie beim Stand der Technik für das Datenwort 116 eine richtige Parität 122 zu erzeugen.
Der Paritätsprüfer 100 erzeugt ein Fehlersignal, das angibt, daß ein Paritätsfehler für das Datenwort 116 vorliegt. Wie beim Stand der Technik wird das Fehlersignal über einen Pfad 126 an eine Steuerschaltung 124 geliefert, die alle Register und Operationen pausieren läßt, die falsche Daten detektieren und die Maschine einfrieren können. Die Steuerschaltung 124 hat bei der vorliegenden Erfindung zusätzlich zu jenen, die oben beschrieben wurden, weitere Funktionen. Die Steuerschaltung 124 liefert ein Signal zur ALU 110 an den Pfad 130, um der ALU 110 zu befehlen, das Datenwort 116, das an ihrem Eingang erscheint, ungeändert zu ihrem Ausgang durchzulassen. Da die nachfolgenden Register pausieren, können die Daten, die auf der Leitung 132 erscheinen, nicht weitergehen, außer über den alternativen Pfad, der durch die Datenpfade 134 und 136 dargestellt ist. Auf dem Datenpfad 134 erscheint nur das Datenwort 116, das von der ALU 110 durchgelassen wurde. Die erzeugte Parität 122, die für das auf dem Datenpfad 134 erscheinende Datenwort 116 richtig ist, wird mit dem Datenwort 116 kombiniert, wobei beide längs des Datenweges 136 zum Eingang eines Multiplexers 140 weitergehen.
Der Multiplexer ist zwischen die RAM-Anordnung 142 und das RAM-Datenregister 106 eingesetzt. Ein erster Eingang des Multiplexers 140 ist mit der RAM- Anordnung 142 verbunden, um dem RAM-Datenregister 106 und schließlich die ALU 110 RAM-Anordnungs-Daten bereitzustellen. Ein zweiter Eingang des Multiplexers 140 ist mit dem Datenweg 136 verbunden, wie oben beschrieben wurde. Ein Adressenauswahlsignal wird über einen Datenpfad 144 von der Steuerschaltung 124 an den Multiplexer 140 geliefert. Es ist in der Technik gut bekannt, bei der Verwendung eines Multiplexers einen aus einem Paar von Eingängen auszuwählen und sequentiell Daten aus dem Multiplexer auszugeben.
Im Betrieb wird ein Datenwort 116, das aus der RAM-Anordnung 142 ausgelesen wurde, über einen Datenpfad 146 an den ersten Eingang des Multiplexers 140 gekoppelt. Bei Abwesenheit eines detektierten Fehlers wird der erste Eingang des Multiplexers 140 durch die Steuerschaltung 124 ausgewählt, die es dem Datenwort 116 und seinen Paritätsdaten 120 gestattet, über die Kopplung durch den Datenpfad 150 zum RAM-Datenregister 106 durchgelassen zu werden. Das Datenwort 116 und die Paritätsdaten 120 werden temporär in dem RAM-Register 106 gehalten, bis sie von der ALU 110 benötigt werden. Wenn die ALU 110 für die Daten bereit ist, wird das Datenwort 116 in die ALU 110 eingegeben. Während dieser Zeit beginnt der Paritätsprüfer 100 die Paritätsdaten 120 gegenüber dem Datenwort 116 zu überprüfen, um zu bestimmen, ob ein Paritätsfehler vorliegt. Im üblichen Fall wird die Paritätsprüfung bestimmen, daß kein Fehler vorliegt, was bedeutet, daß das System keinerlei Zeit verloren hat, da die ALU 110 mit dem Datenwort 116 arbeitete.
Bei dem unwahrscheinlichen Umstand, daß ein Paritätsfehler vorliegt, wird der Paritätsprüfer 100 den Fehler detektieren und ein Fehlersignal erzeugen, das über den Datenpfad 126 zur Steuerschaltung 124 geht. Es ist für Durchschnittsfachleute verständlich, daß eine Fehlerindikation so sein könnte, wie sie bei der bevorzugten Ausführung durchgeführt wird, das heißt durch positives Erzeugen eines Signals, wenn ein Fehler auftritt. Es ist auch bekannt, daß ein Fehlersignal der Abschluß eines Signals sein könnte, das angibt, daß die Parität gut ist. Der Paritätserzeuger 102 erzeugt eine Parität für das Datenwort 116, das ihm durch den Paritätsprüfer 100 zugeführt wurde, der über den Datenpfad 152 an den Erzeuger 102 gekoppelt ist. Die Steuerschaltung 124 führt nach dem Empfangen eines Fehlersignals von dem Paritätsprüfer 100 drei Funktionen aus. Zuerst gibt die Steuerschaltung 124 ein Signal aus, das alle Bestimmungsregister, die nach der ALU 110 und dem Datenpfad 132 kommen, pausieren läßt. Dies hindert nachfolgende Paritätsprüfer am Detektieren des Paritätsfehlers und Einfrieren des Systems. Zweitens gibt die Steuerschaltung 124 einen Befehl an die ALU 110 aus, der sie veranlaßt, das Datenwort 116 ungeändert zu ihrem Ausgang durchzulassen. Somit erscheint das ursprüngliche Datenwort 116 an den Datenpfaden 132 und 134. Auf Grund der Tatsache, daß Register, die nach der Alu 110 und dem Datenpfad 132 kommen, nun pausieren, wird sich das Datenwort 116 nicht weiter längs dem Datenpfad 132 ausbreiten, sondern wird nur längs des Datenpfades 134 zum Datenpfad 136 weitergehen. Beim Datenpfad 136 werden das Datenwort 116 (das von der ALU 110 durchgelassen wurde) und die erzeugte Parität 122 (die von dem Paritätserzeuger 102 erzeugt wurde) kombiniert, und beide gehen zum zweiten Eingang des Multiplexers 140 weiter. Drittens gibt die Steuerschaltung 124 ein Adressenauswahlsignal an den Multiplexer 140, um dem Multiplexer zu befehlen, Daten auszuwählen, die an seinem zweiten Eingang erscheinen, an Stelle von Daten, die an seinem ersten Eingang erscheinen, wie es der normale Betriebsmodus ohne Fehlerindikation ist.
Die dritte Funktion der Steuerschaltung 124 substituiert im wesentlichen die korrigierten Paritätsdaten 122 für die ursprünglichen Paritätsdaten 120, nachdem die korrigierten Paritätsdaten 122 mit dem Datenwort 116 verbunden wurden, für das sie erzeugt wurden.
Anschließend gehen das Datenwort 116 und die korrigierten Paritätsdaten 122 normal längs des Datenpfades 150 zum RAM-Datenregister 106 weiter, wo sie temporär gespeichert werden. Wenn die ALU 110 bereit ist, das Datenwort 116 zu verarbeiten, werden das Datenwort 116 und das korrigierte Paritätswort 122 aus dem RAM-Datenregister 106 ausgelesen. Das Datenwort 116 wird eingegeben in und verarbeitet durch die ALU 110, während der Paritätsprüfer 100 das Datenwort 116 gegenüber seinen korrigierten Paritätsdaten 122 überprüft. Die Überprüfung wird angeben, daß die Daten gut sind, weshalb die Steuerschaltung 124 nun die Pausierung der Bestimmungsregister, die dem Datenpfad 132 nachfolgen, aufheben wird, es der ALU gestattet wird, das Datenwort 116 zu verarbeiten, und der Multiplexer 140 wieder Daten auswählen wird, die auf dem Datenpfad 146 erscheinen, um sie zum RAM-Datenregister 106 auszugeben. Die ALU 110 wird ihre Befehle auf das Datenwort 116 anwenden, und die Ausgabe wird weiter zu Bestimmungsregistern und Paritätsprüfern weitergehen, wo keine Paritätsfehler detektiert werden, und das System wird fortfahren zu arbeiten, bis das Fehlerkorrekturverfahren abgeschlossen ist, und reinigt das Datenwort. Die Datenpfade des Systems bleiben im Betrieb und uneingefroren; der Computer fährt ohne Bedienereingriff fort, zu arbeiten. Somit wird der Wunsch nach Verbesserung der Leistung der Paritätsprüfung, während die Fehlertoleranzcharakteristika erhalten bleiben, durch die Verwendung der neuen und raffinierten Erfindung, die vorliegend offenbart ist, erfüllt.
Während das Obige eine vollständige und komplette Offenbarung der bevorzugten Ausführungen der vorliegenden Erfindung bereitstellt, werden bei den Fachleuten durch den Nutzen dieser Offenbarung verschiedene Modifikationen, alternative Konstruktionen und Äquivalente auftauchen. Zum Beispiel ist die Bezugnahme auf ein RAM-Datenregister nur eine Ausführung. Dem Durchschnittsfachmann ist es bekannt, jegliche temporäre Speichervorrichtung oder jegliches temporäres Speicherverfahren, wie einen Cache-Speicher, für das Register zu substituieren, ohne von der Erfindung abzuweichen.
Somit ist die Erfindung nicht auf die hierin beschriebene spezifische Ausführung beschränkt, sondern ist so beschränkt, wie es durch die angefügten Ansprüche definiert ist.

Claims

1. Datenverarbeitungssystem, das ein Speichersystem (142) hat, das gekoppelt ist, um einer Verarbeitungsvorrichtung (110) ein Datenwort (116) und ein zugehöriges Paritätswort (120) bereitzustellen, und eine Paritäts- Substitutionsvorrichtung enthält, enthaltend:

Einrichtungen (100) zum parallelen Prüfen einer Parität für das Datenwort (116) und zugehörige Paritätswort (120), die in die Verarbeitungsvorrichtung (110) eingegeben werden, um ein einen Paritätsfehler angebendes Fehlersignal bereitzustellen,

Einrichtungen (102) zum Erzeugen eines weiteren Paritätswortes (122) für das Datenwort (116), das in die Verarbeitungsvorrichtung (110) eingegeben wurde, ungeachtet der Richtigkeit des Datenwortes (116), parallel zu der Verarbeitungsvorrichtung (110),

Einrichtungen (124) zum Substituieren des weiteren Paritätswortes (122) an die Stelle des zugeordneten Paritätswortes (120) bei dem Datenwort (116) und Anlegen des Datenwortes (116) mit dem weiteren Paritätswort (122) an die Verarbeitungsvorrichtung (110), in Abhängigkeit von dem Fehlersignal, und

Einrichtungen (124) zum Pausieren nachfolgender Register vom zusätzlichen Verarbeiten von Daten, die aus der Verarbeitungsvorrichtung ausgegeben wurden, bis die Substitution der Paritätswörter (120, 122) und das Anlegen an die Verarbeitungsvorrichtung (110) aufgetreten sind, in Abhängigkeit von dem Fehlersignal.

2. Datenverarbeitungssystem nach Anspruch 1, wobei die Verarbeitungsvorrichtung eine arithmetische Logikeinheit (110) ist.

3. Datenverarbeitungssystem nach Anspruch 1 oder 2, wobei die Paritäts- Substitutionsvorrichtung ferner einen Multiplexer (140) enthält, der gekoppelt ist, um zwischen dem zugeordneten Paritätswort (120) und dem weiteren Paritätswort (122) zum Anlegen an die Verarbeitungsvorrichtung (110) in Abhängigkeit von dem Fehlersignal auszuwählen.

4. Verfahren zum Verarbeiten von Paritätsdaten in einem Datenverarbeitungssystem, das einen Quellenspeicher (142) zum Speichern einer Mehrzahl von Datenwörtern (116) und zugehörigen Paritätsdatenwörtern (120) und eine Verarbeitungsvorrichtung (110) hat, die angeordnet ist, um einzelne ausgewählte der Datenwörter (116), die aus dem Quellenspeicher (142) gelesen wurden, zu erhalten und zu verarbeiten, welches Verfahren die Schritte enthält:

paralleles Prüfen der Parität jedes der ausgewählten Datenwörter (116) und zugehörigen Paritätswörter (120), die in die Verarbeitungsvorrichtung (110) eingegeben werden, um ein einen Paritätsfehler angebendes Fehlersignal bereitzustellen,

Erzeugen einer weiteren Parität für jedes der ausgewählten Datenwörter (116), die in die Verarbeitungsvorrichtung (110) eingegeben wurden, ungeachtet der Richtigkeit der ausgewählten Datenwörter (116), parallel zu der Datenverarbeitung durch die Verarbeitungsvorrichtung,

Substituieren des weiteren Paritätsdatenwortes (122) an die Stelle des zugeordneten Paritätswortes (120) bei dem Datenwort (116) und Anlegen des Datenwortes (116) und des weiteren Paritätsdatenwortes (122) an die Verarbeitungsvorrichtung, in Abhängigkeit von dem Fehlersignal, und

Pausieren nachfolgender Register vom zusätzlichen Verarbeiten von Daten, bis der Schritt des Substituierens der Paritätswörter (120, 122) und Anlegens der Datenwörter (116) an die Verarbeitungsvorrichtung ausgeführt wurde, in Abhängigkeit von dem Fehlersignal.