JP2770913B2 - パリティの置換装置及び方法 - Google Patents

パリティの置換装置及び方法

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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はパリティ置換装置及び方法に関する。
（発明の技術的背景及び先行技術） 標準的なコンピュータ・システムにおいては、データ
処理中に該コンピュータ・システムの動作の停止を伴う
様な誤動作を発生する場合が有る。これらの誤動作はと
りわけ誤ったデータ若しくは誤ったマイクロ命令が原因
で発生し易い。データもマイクロ命令も時に誤ったまま
記憶装置に記憶され、その結果、誤った情報が該記憶装
置から読み出される事になる。データの一貫性の保証を
支援するため、パリティ・ビットと呼ばれる付加データ
が記憶情報に付加される。パリティ・データを生成する
事並びに検査する事はコンピュータ技術分野では周知で
ある。もしパリティ検査の結果、誤データの存在が報知
されれば、従来のコンピュータでは誤り報知信号を生成
し、且つオペレータが介入するまで動作を停止する。或
る種のシステムでは単一のビットエラーを訂正する能力
を有するが、１語中に２個のビットエラーが有れば訂正
不可能である。
この種の問題を解決し、その他の便益も考慮して、或
る部分のデータに対する“訂正可能”ソースを用いる耐
故障型（fault tolerant type）コンピュータが開発さ
れ、また、誤りを訂正するための誤り訂正型ハードウエ
ア及びアルゴリズムも開発されている。訂正可能ソース
とは該コンピュータの停止若しくはオペレーターの介入
が無くとも該装置に蓄えられた誤データを同定且つ訂正
する該コンピュータの能力を意味する。耐故障型の１例
ではランダム・アクセス・メモリ（RAM）に蓄えられた
データを直接アクセスしている。該RAMから読みだされ
た誤データを、該コンピュータに悪影響を及ぼさずに、
検査且つ訂正する事の可能な１システムが開発されてい
る。
時間的臨界経路（タイム・クリティカル・パス）と
は、実行且つ評価されようとしている特定の動作に関し
ての最長所要時間の、若しくは最長所要時間に属する、
データ経路を意味する。時間的臨界経路と名付けるデー
タ経路の意義は、コンピュータの作動においては機械の
その他の部分の作動が如何に高速であっても問題に成ら
ないと云う事を認識する事に在る。システム全体はその
最長所要時間経路以上に早く作動する事は不可能であ
る。従って、コンピュータの諸能力を強化するために
は、各時間的臨界経路を解析し、これらの能率向上の方
策を図らなければ成らない。
RAM内の記憶データを読みだし、それをデータ処理装
置が最終的に利用する経路としては、在来、２種類のこ
の種時間的臨界経路が使われている。第１の経路はRAM
からレジスタに至るものである。第２の経路は演算器を
介してレジスタに至るものである。けだし、演算器はそ
れ自体時間的臨界経路である。一般にRAM内データは読
みだけ後、使用前、一時、RAMデータ・レジスタに蓄え
られる。RAMデータ・レジスタを用いれば、最繁状態に
在るデータ処理装置が記憶装置からデータを読みだす場
合より、データの読みだし・使用に必要な実効時間が短
縮されるのである。データがその使用に先出ってレジス
タに蓄えられて、従ってRAMから直接読みだすより遥か
に高速にレジスタから読みだせると云う事でデータ・レ
ジスタの付加利用はコンピュータ全体の速度向上に決定
的な威力を発揮している。
第１図はRAMデータ・レジスタ及び演算器間のデータ
経路にパリティ検査器及びパリティ生成器を具えた先行
技術での耐故障型システムの実施例を図示する。訂正可
能型RAMアレイの様な記憶装置内には、データ語12と、
該データ語用パリティ・データ14と、予備メモリ16とが
ある。予備メモリはRAMを自動訂正式にするため記憶装
置内に用意されているのである。ALU（演算器）として
図示されている処理装置18は命令を実行し、RAMアレイ1
0から読みだされたデータを処理する。RAMデータ・レジ
スタ20はRAMアレイ10に記憶されたデータに対する演算
器18の読み出し速度向上に資するものである。データ経
路30はデータ語12及びデータ語12と結合したパリティ・
データ14を共に転送する。該データは逐次的若しくは並
列的に当業者周知の方法で転送される筈である。
パリティ検査器32及びパリティ生成器34は、RAMアレ
イ18から読みだされたデータ語12を演算器18での処理に
先立って検査するためRAMデータ・レジスタ20及び演算
器18間に挿入されている。実際にはパリティ生成器34及
びパリティ検査器32とは屡々同一回路部分の大半を明ら
かに共有しているのであるが、それらを機能的に区別し
分りやすくするため、分離して図示してある。データ経
路40はデータ語12及びパリティ・データ14をRAMデータ
・レジスタ20からパリティ検査器32に転送するためのも
のである。誤りが検知されると、制御回路42は誤り報告
信号をパリティ検査器から経路44を介して受け取り、下
流のレジスタ（図示無し）を中断し、その間にパリティ
生成器34がデータ語12用の正常パリティ・データ50を生
成する。データ語12のみがデータ経路52上をパリティ生
成器34に転送され、RAMアレイ10から読みだされた全デ
ータ用としてデータの正誤を問わずパリティ生成器34を
して正常パリティ生成させるように動作する。その結
果、データ経路54はデータ語12及び新規生成パリティ50
を演算器18に転送する事になる。生成パリティ50が用意
できると制御回路42はデータ語12の処理を再開させる。
更に演算器18はデータ語12に命令を実行し、演算器18の
出力の形にしてデータ経路56で他のレジスタに転送され
て他のパリティ検査器で検査される。制御回路42はRAM
に記憶された誤データを訂正し、且つ誤ったデータや計
算のシステムを除去するための誤り訂正アリゴリズムの
創成もするのである。
該先行技術による逐次的パリティ訂正システムは、多
くの応用目的には価値が有るが、比較的低速のパリティ
検査器32及びパリティ生成器34が演算器18を含む臨界経
路内に有るのが欠点である。従って、演算器18はパリテ
ィ検査器32が誤パリティ発生の有無を確認しない内は、
及びパリティ生成器34が正常パリティ50を生成しない内
はデータ処理を開始しないのである。通常の正常データ
は上記の時間臨界経路に不要な遅延を加える事に成る訳
である。該遅延は誤発生の有無に拘らず、パリティ生成
器34が各データ語12総てに正常パリティ50を生成する事
から生じるのである。
上記のごとく、演算器は時間的臨界経路を含んでい
る。先行技術による或るシステムのパリティ生成器付き
演算器の実施例では、演算器の計算結果用パリティ・デ
ータは該結果に対するパリティの生成によって初めてパ
リティが結合されたものと成る。該方法には次の様な２
個の欠点が在る:1）低速装置が時間的臨界経路内に設定
されている；及び２）該結果が誤りであった場合、正常
なパリティが誤データに対して生成され、従って下流の
レジスタは誤りを検知できない事になる。性能改善のた
め、パリティ予備装置が設定されてはいた。パリティ予
測とは演算器の計算結果に対してデータ語のパリティを
計算する方法である。パリティ予測には、データ語Ａ及
びＢに対する演算器の演算結果のパリティを計算するた
め、演算器に並列的に別個の回路が使用される。該パリ
ティ予測はA,Bを使用し、且つＡ及びＢに関する演算結
果から如何なるパリティがＡ及びＢのパリティとして得
られるかを予測する事である。従って、予測パリティ
は、計算結果を基礎とするものでは無いため、演算器の
正常な演算とは無関係である。予測回路機構はどの場合
も時間的臨界経路の外部回路であり、従って誤り発生の
有無は、下流のパリティ検査器に決定を委ねる事にな
る。
更により低速な時間的臨界経路は他にも存在し得よ
う；従って或る種の応用にとっては先行技術による誤り
訂正システムは効果が無くは無いであろう。
（発明の要約） 本発明は訂正システムの耐故障型特徴を保持した侭、
コンピュータ・システムの性能を向上するものである。
コンピュータ・システムに関しては、常に全システムの
速度向上の欲求が存在する。速度向上のためには、時間
的臨界経路を解析して如何にして全経路の性能を向上す
るかが追求される。本発明は訂正可能メモリ・ソース及
び該データを使用する処理装置間の時間的臨界経路にお
ける逐次的パリティ訂正速度及び効率の改善を図る事に
在る。本発明はパリティ検査器及びパリティ生成器を使
用するけれども、RAMデータ・レジスタ及び演算器間の
時間的臨界経路からは外し、演算器のデータ経路に並列
的に設定されている。パリティ検査器は演算器の演算に
干渉せずに演算器への入力データを検査する事が出来
る。即ち、検査の実行中、演算器はその命令を実行し且
つデータを処理し続けて居られるのである。データに誤
りが無ければ、処理は継続し、パリティ検査のためにデ
ータ経路を遅延させる事は無い。
誤データが検知されるという忌避的事態になると、パ
リティ検査器は誤データの存在を報知する誤り信号を生
成する。この誤り報知信号は数個の機能を有する制御回
路に入力される。まず、該誤データを検知するためのそ
の他のパリティ検査器に誤データを転送し得る総ての下
流レジスタは一時的に“中断”される。この動作によっ
て下流にある誤り検知器のどれかがシステムを停止させ
るのを防止する事が出来る。次に、演算器は該誤データ
を無修正で出力端に転送するよう命令される。該データ
は、並列的に設定されたパリティ検査器と繋がれたパリ
ティ生成器が生成した新パリティ・データと結合され
る。この新たに生成したパリティ・データはデータ自体
は誤りが在るかもしれないが該データにとって今や正常
であって、かくしてRAMデータ・レジスタ内のデータに
代って演算器に再入力するため代入される。
ひとたび、該データが比較的高速な演算で代入される
と、制御回路は演算器に新データの処理をさせ、その結
果、下流のレジスタは通常の処理を再開する事が出来る
ようになる。本発明は、データを訂正するのに用いられ
る実際のアルゴリズムが先行技術用のそれと同じものが
使えるという別の便益も有する。
該誤り訂正回路機構及び方法は本明細書の構成部分で
は無い。パリティ検査器32が次の２状態の何れの場合で
も誤り信号を生成すると云う事は銘記さるべきである。
即ち、第１の状態とは、データ語12が不正常であり、パ
リティ・データ14が正常な場合である。第２の状態と
は、パリティ・データ14は不正常であるが、他方データ
語12は正常な場合である。本発明は、これら２個の誤り
状態を区別せずに扱うものである。
（実施例） 第２図は本発明の望ましい実施例のブロック図であ
る。以下詳述するように、本発明は先行技術システムの
性能を改善するものである。
先行技術同様、本発明はRAMデータ・レジスタが演算
器に転送するデータを検査する目的で、パリティ検査器
100及びパリティ生成器102を使用する。しかしながら、
該パリティ検査器100及びパリティ生成器102はRAMデー
タ・レジスタ106と演算器110を繋ぐデータ経路112から
外れて配置してある。パリティ検査器100は並列的デー
タ経路114を使用する事によって演算器110と並列的にデ
ータを検査し、従って演算器110によるデータ語116の処
理が遅延することは無い。演算器110は通常は上記の様
に演算結果に対してパリティを生成するのでなく、その
演算結果に対するパリティを予測する。そこで、誤デー
タが入力されれば、演算器110の出力は誤りに成る事に
なる。パリティ予測は入力データ語のパリティに依存す
るから、そのパリティが誤れば誤った予測が発生する筈
である。こうして、誤パリティ発生後に該データに対し
てパリティが生成されなければ成らないことになる。
先行技術による耐故障型システムの特徴の本質的部分
は保持する必要が在る。RAMデータ・レジスタ106及び演
算器110間の経路112からパリティ生成器102を外す事に
よって、演算器110は結局、付帯パリティ120が不正常な
データ語116入力を受け取る場合が有るようになる。シ
ステムが作動を持続しようとすれば、下流側レジスタ及
びパリティ検査器117は結局誤りを検知してシステムを
停止させる。そのため、パリティ生成器102は先行技術
同様データ語116用の正常パリティ122を生成するよう準
備されて居るのである。
パリティ検査器100は誤パリティがデータ語116に対し
て存在する事を報知する誤り信号を生成する。先行技術
同様、誤り信号は経路126を介して制御回路124に転送さ
れ、制御回路は誤りを含んだデータを検知して機械を停
止させるレジスタ及び演算総てを中断する。本発明の制
御回路124は上述の機能の他、他の機能も有する。該制
御回路124は経路130上を通じて信号を演算器110に伝達
し、演算器110がその入力端のデータ語116を、その出力
端に無修正で転送するよう命令する。下流のレジスタは
中断されているので、線路132上に生じたデータはデー
タ経路134及び136で描かれた新規経路による以外進行で
きない。データ経路134には演算器110が転送したデータ
語116しか存在しない。データ経路134上に現れたデータ
語116に対する正常な新規生成パリティ122はデータ経路
136に沿ってマルチプレクサ140の入力端に共に進行しデ
ータ語116と結合する。
マルチプレクサ140はRAMアレイ142及びRAMデータ・レ
ジスタ106間に挿入され、その第１入力端は、RAMアレイ
142と繋がれ、RAMアレイ・データをRAMデータ・レジス
タ106に、そして結局は演算器110に転送する。その第２
入力端は、上記のごとく、データ経路136に繋がれてい
る。制御回路124からマルチプレクサ140へデータ経路14
4を介して番地選択信号が伝達される。マルチプレクサ
から一対の入力端の一つ及び次いで出力データを選択す
る事はマルチプレクサ利用技術では周知である。
稼働時、RAMアレイ142から読み取られたデータ語116
はデータ経路146を介してマルチプレクサ140の第１入力
端に繋がれる。誤りが検知されなければ、マルチプレク
サ140の第１入力は制御回路124に選択され、データ語11
6及びそのパリティ・データ120はデータ経路150を介し
てRAMデータ・レジスタ106に転送させられる。データ語
116及びそのパリティ・データ120は演算器110が必要と
するまで、一時的にRAMデータ・レジスタ106に保持され
る。演算器110でデータ受け入れの用意が出来るとデー
タ語116は演算器110に入力される。この間、パリティ検
査器110は誤パリティの有無を確認するため、データ語1
16に対するパリティ・データ120の検査を開始する。普
通であればパリティ検査は誤りの無い事を確認し、それ
は演算器110によるデータ語116の演算処理に際してシス
テムに時間損失が全く生じない事を意味する。
誤パリティ発生と云う忌避的事態では、パリティ検査
器100は誤りを検知し、誤り検知信号を生成してデータ
経路126を経て制御回路124に転送する事になっている。
望ましい実施例において実行される方法、即ち、誤り発
生時、積極的に信号を生成する事で誤動作を報知し得る
技術については通常の経験者なら周知の事である。誤り
報知信号が正常パリティ報知信号の終端に成る事も明ら
かである。パリティ生成器102はデータ経路152を経てパ
リティ生成器102に結合したパリティ検査器100によって
転送されたデータ語116用パリティを生成する。制御回
路124はパリティ検査器100から誤り報知信号を受け取る
と３個の機能を実行する。第１に、制御回路124は演算
器110及びデータ経路132から下流の着先レジスタ総てを
中断する信号を発信する。この機能は下流のパリティ検
査器が誤パリティを検知してシステムを停止に追い込む
のを防止するものである。第２に、制御回路124は演算
器110に対してデータ語116を無修正でその出力端に転送
するよう命令を発信する。こうすれば、データ語116を
その侭データ経路132及び134に現わすことができる。演
算器110及びデータ経路132から下流のレジスタは今や中
断されているので、データ語116はデータ経路132に沿っ
て伝播出来ないが、データ経路134に沿ってデータ経路1
36に進行する事は出来る。データ経路136で、データ語1
16（演算器110による転送されたもの）、及び生成パリ
ティ122（パリティ生成器102により生成されたもの）と
は結合されて共にマルチプレクサ140の第２入力端に進
行する。第３に、制御回路124はマルチプレクサ140に対
して、誤り報知信号が無く正常な作動モードの時にその
第１入力端に現われるデータでは無く、マルチプレクサ
がその第２入力端に現われるデータを選択するよう命令
するための番地選択信号を発信する。制御回路124の第
３機能は、データ語116用に生成された訂正パリティ・
データ122がデータ語116と結合後、旧パリティ・データ
120を訂正パリティ・データ122で置換するものである。
従って、データ語116及び訂正パリティ・データ122は
通常、データ経路150に沿い、一時記憶用のRAMデータ・
レジスタ106に進行する。演算器110にデータ語116処理
の用意が出来ると、データ語116及び訂正パリティ122は
RAMデータ・レジスタ106から読みだされる。データ語11
6は入力されて演算器110で処理され、パリティ検査器10
0はデータ語116をその訂正パリティ・データ122に対し
て検査する。検査でデータの正常である事が報知される
筈であり、従って制御回路124は今やデータ経路132から
下流の着先レジスタの中断を解除する事になり、演算器
110はデータ語116を処理する事が出来よになり、そして
マルチプレクサ140は再びデータ経路146上に現われるデ
ータを選択してRAMデータ・レジスタ106に出力するよう
になる。演算器110はデータ語116に対し命令を実行し、
その出力は下流に進行して着先レジスタ及びパリティ検
査器に達するがそこでは最早誤パリティは検出されない
筈であり、従ってシステムは、誤り訂正方法が整合的
で、データ語116を訂正し続ける限り、作動し続ける筈
である。システムの各データ経路は作動状態を、従って
非停止状態を続け、コンピュータは作業者の介入を要せ
ず作動し続ける。こうして此処に開陳された新規且つ巧
妙な発明の利用によってコンピュータ・システムの耐故
障型特徴を保持しつつ、パリティ検査性能の改善要求を
達成出来るのである。
本発明の望ましい実施例の明細は上述の通りである
が、その各種別型、別構造及び同等例を本明細書を利用
すれば当業者は構想できる筈である。例えば、RAMデー
タ・レジスタの利用は１実施例に過ぎない。通常の経験
有る当業者にとって何等かの一時記憶装置若しくは方
法、例えばキャッシュ・メモリを本発明の範囲内でレジ
スタの代りに用いる事は周知で有る。かくして、本発明
は本記述の特定実施例に限定される事無く、特許請求の
範囲に限定されるものである。
【図面の簡単な説明】
第１図は逐次的誤パリティ訂正用の先行技術による回路
のブロック図である。 第２図は本発明の実施例にかかる回路のブロック図であ
る。 符号の説明 10……RAMアレイ、 20……RAMデータ・レジスタ、 32……パリティ検査器、 34……パリティ生成器、 18……演算器（ALU）、 42……制御回路、 142……RAMアレイ、 140……マルチプレクサ、 106……RAMデータ・レジスタ、 110……演算器、 124……制御回路、 100……パリティ検査器、 102……パリティ生成器。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/10

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】データ語と該データ語に関連するパリティ
    語とを処理装置へ提供するように接続されたメモリシス
    テムを有するデータ処理システムにおいて用いられるパ
    リティ置換装置であって、 前記処理装置に入力される前記データ語及び関連パリテ
    ィ語に対するパリティの並列テストを行って、パリティ
    エラーを表すエラー信号を提供するテスト手段と、 前記処理装置へ入力される前記データ語に対し、該デー
    タ語の訂正とは無関係に、別のパリティ語を発生する、
    前記処理装置と並列の手段と、 前記エラー信号に応答して、前記処理装置へ入力される
    データ語について前記関連パリティ語の代わりに前記別
    のパリティ語を置換し、該別のパリティ語とデータ語と
    を前記処理装置へ入力する手段と、 前記エラー信号に応答して、前記データ語と前記別のパ
    リティ語との結合が生じるまで、前記処理装置からのデ
    ータの追加処理をしないように下流のレジスタを中断さ
    せる手段と から成ることを特徴とする装置。
  2. 【請求項２】複数のデータ語と該複数のデータ語の各々
    に関連するパリティデータとを記憶するためのソースメ
    モリと、該メモリから順次に読出したデータ語の各々に
    動作する処理装置とを備えたデータ処理システムにおい
    てパリティを訂正する方法であって、 前記処理装置へ入力される前記データ語の各々の前記パ
    リティを、並列的にテストし、 前記処理装置によるデータ処理と並列に、前記処理装置
    へ入力される前記データ語の各々に対し該データ語の訂
    正とは無関係に別のパリティを発生し、 前記別のパリティを前記入力データ語と結合させて、そ
    のデータ語を前記処理装置へ入力するように戻し、 前記別のパリティが前記データ語と結合されるまで、デ
    ータの追加処理をしないように下流のレジスタを中断さ
    せる 諸ステップから成ることを特徴とする方法。
  3. 【請求項３】複数のデータ語を、各データ語が関連のパ
    リティデータを有する状態で記憶するためのソースメモ
    リと、該ソースメモリと演算器（ALU）との間に接続さ
    れた一時記憶装置とを備えたデータ処理システムにおい
    てパリティデータを置換する方法であって、 前記関連のパリティデータに対して、前記ALUに入力さ
    れる前記複数のデータ語の各々を、並列的にテストし、 故障パリティを表すエラー信号を発生し、 前記ALUのデータ処理と並列に、前記複数のデータ語の
    各々に対し、該データ語の訂正とは無関係に別のパリテ
    ィデータを発生し、 前記エラーの指示に応答して、前記ALUの出力に接続さ
    れたデータ経路の下流のレジスタを中断させ、前記ALU
    の出力に前記データ語を無変更のまま通過させ、及び、
    該無変更のデータ語と前記別のパリティデータとを結合
    して該結合した無変更のデータ語及び別のパリティデー
    タを前記ALUに再度入力する 諸ステップから成ることを特徴とする方法。
  4. 【請求項４】複数のデータ語を、該データ語の各々が関
    連するパリティデータを有する状態で記憶し且つ該デー
    タ語を関連のパリティデータとともに供給するメモリ手
    段と、 前記複数のデータ語の内の選択された一つを受取るよう
    に前記メモリ手段に接続された入力を有する処理手段
    と、 前記処理手段の出力に、該出力からのデータを受取るよ
    うに接続された少なくとも１つの下流のレジスタと、 前記一つの選択データ語及び関連パリティデータを受取
    るように前記メモリ手段に接続されて、パリティエラー
    が検出されるとエラー信号を生成するパリティ回路手段
    であって、前記一つの選択データ語に対応する置換パリ
    ティを、該一つの選択データ語の訂正とは無関係に発生
    する手段を含んでいるパリティ回路手段と、 前記エラー信号に応答して、前記置換パリティデータを
    前記一つの選択データ語と結合し、該一つの選択データ
    語と該置換パリティデータとを前記処理手段の入力と前
    記パリティ回路手段とに送る第１の回路手段であって、
    前記一つの選択データ語と前記置換パリティデータとが
    結合されて前記パリティ回路手段に送られるときエラー
    信号は生成されない、第１回路手段と、 前記エラー信号を受取るように接続され、前記データ語
    についての新パリティ語の置換が生じるまで、前記処理
    装置からのデータを処理しないように前記下流レジスタ
    を中断させる第２の回路手段と から成ることを特徴とするデータ処理システム。
  5. 【請求項５】請求項４に記載のデータ処理システムにお
    いて、前記第１回路手段は、前記メモリ手段と前記処理
    手段の入力とに接続されたマルチプレクサ手段を含み、
    該マルチプレクサ手段は、前記エラー信号がない第１の
    モードにおいて前記一つの選択データ語とその関連パリ
    ティデータとを前記処理手段に送っており、第２のモー
    ドにおいては前記エラー信号に応答して、前記一つの選
    択データ語とその置換データ語とを前記処理手段に送っ
    ていることを特徴とするテータ処理システム。
JP2132424A 1989-05-22 1990-05-22 パリティの置換装置及び方法 Expired - Lifetime JP2770913B2 (ja)

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