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Die vorliegende Erfindung bezieht sich auf ein
Verfahren und eine Einrichtung zum Suchen der Synchronisation von
Rahmen, die von einer digitalen Übertragungsstrecke,
insbesondere einer Funkstrecke, empfangen werden.
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Das Multiplexieren von Rahmen ist eine bei digitaler
Richtfunkübertragung in großem Umfang angewandte Technik, die
darin besteht, in die Bits der zu übertragenden Hauptfolge
eine Nachricht einzufügen, die zusätzliche Betriebs- bzw.
Benutzungsinformationen enthält, die "Extrabits" bezeichnet
werden.
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Man nennt somit das durch Multiplexieren der Extrabits
induzierte zeitliche Wiederholungsmuster einen Rahmen. Ein
Rahmen enthält M Sektoren von r + q Bits, wobei r die Anzahl
der Informationsbits und q die Anzahl der Extrabits ist.
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Zu den Extrabits gehören die Stopfanzeigebits (dieses
Verfahren benutzt das Prinzip des positiven Stopfens), das
Rahmenverriegelungswort (zum Wiederauffinden der
Synchronisation der Rahmen) die binären Benutzungsinformationen für die
Übertragung von Hilfszugaben, die Dienstkanäle und die Bits
des Fehlerkorrekturkodes.
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Bei den digitalen Richtfunkstrecken, die Modulationen
vom Typ MAQ2m verwenden, enthält das allgemeine Kodierschema
folgende Funktionen:
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- Verschlüsseln der Signale des Rahmens mit Ausnahme
des Rahmenverriegelungswortes;
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- Differentialkodierung;
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- Fehlerkorrigierkodierung.
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Unabhängig vom verwendeten Korrigierkode C (n, a) ob
vom Block- oder Konvolutionstyp, muß man in den Rahmen an den
vorgesehenen Stellen die n - k Kontrollbits einfügen, die vom
Kodierer aus einer Datenfolge berechnet werden, die das
Ergebnis der Multiplexierung der Informationsbits und der anderen
in Sektoren von n Bits unterteilten Extrabits sind.
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Traditionell wird die Synchronisation des Empfangs mit
dem Sendesignal durch das Vorhandensein von
Rahmenverriegelungswörtern (RVM) mit isolierten Binärelementen bewirkt, die
in den Extrabits der verschiedenen Sektoren des Rahmens
verteilt sind und deren Wiedererkennung beim Empfang einen
einwandfreien Betrieb gewährleistet.
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Genauer gesagt definiert man ein
Rahmenverriegelungsverlustkriterium mit dem Symbol a und ein
Rahmenverriegelungswiederaufnahmekriterium mit dem Symbol 1 + d', und zwar
solcher Art, daß die Rahmenverriegelung
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- als verloren gilt, wenn der empfangsseitige
Demultiplexer a aufeinanderfolgende RVM gefunden hat;
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- als wiedergefunden gilt, wenn 1 + d' Wörter
fehlerfrei aufeinanderfolgend erfaßt worden sind. Nachdem ein Wort
mit einem Inhalt, der dem des RVM entspricht, erfaßt worden
ist, muß der Empfänger dieses Wort in den d' folgenden Rahmen
wiederfinden, wobei d' die Anzahl der Bestätigungen der
Erfassung des RVM ist.
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Die Störungen, die den Betrieb einer Anlage
beeinträchtigen können, sind folgende:
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- tatsächliche Rahmenverriegelungsverluste durch
Verschiebung der Zeitbasis;
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- fiktive Verluste aufgrund von Übertragungsfehler,
die die Erfassung des RVM behindern;
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- schlechte Wiedererkennung der Stopfanzeigen aufgrund
von Übertragungsfehlern, die eine Verschiebung um eine
Elementarzeit erzeugen, also einen Verlust des RVM beim
Demultiplexer niederen Ranges.
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Das klassische Synchronisationsverfahren besteht
darin, zuerst die Sektorsynchronisation zu suchen, was es
ermöglicht, die Rahmensynchronisation leichter herbeizuführen.
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In der Praxis handelt es sich darum, die durch ein
Synchronisationssignal mit der von einer Zeitbasis gelieferten
Sektorfrequenz getastete, empfangene Folge mit dem gesendeten
RVM oder mit einer seiner Ringpermutationen zu vergleichen.
Dieser Vergleich verfolgt rahmenweise. Solange es keine
Gleichheit gibt, wird ein Befehl zur Verschiebung des
Synchronisationssignals der Zeitbasis nach Ablauf von d' Rahmen
gegeben. Im ungünstigsten Falle sind N aufeinanderfolgende
Verschiebungen erforderlich (N = Anzahl der Bits je Sektor),
damit sich die Gleichheit ergibt, sofern man annimmt, daß die
Wahrscheinlichkeit vernachlässigbar ist, daß fälschlicherweise
wegen Übertragungsfehlern erklärt wird, daß es keine
Gleichheit gibt. Weiter nimmt man die Nachahmungswahrscheinlichkeit
und noch mehr die Wahrscheinlichkeit einer falschen
Synchronisation als vernachlässigbar an.
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Die Gleichheit drückt sich also durch die
Zustandsänderung des Ausgangs des Komparators aus: Die
Sektorsynchronisation wird durch das Auftreten eines periodischen Signals
mit dem Rahmen angezeigt, dessen Impulse die Dauer eines
Sektors haben.
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Man setzt somit die maximale Dauer der
Sektorsynchronisation in den Schaltungen größenordnungsmäßig wie folgt an:
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[1 + (d' + 1) (N - 1)] / Ft
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wobei Ft die Rahmenfrequenz ist.
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Um die Synchronisation des Empfangs mit dem
Sendesignal als bestehend zu erklären, muß dann, wenn die
Sektorsynchronisation erzielt worden ist, das von der Empfangszeitbasis
gelieferte Rahmenanfangssignal mit dem vom Komparator
ausgegebenen Signal in Phase gebracht werden, nachdem letzteres
(d')-mal bestätigt worden ist. Dies wird durch
aufeinanderfolgende Verschiebungen der Zeitbasis erreicht, und zwar durch
Blockieren einer Sektortaktperiode bei jedem Rahmen, bis die
Synchronisation erreicht ist, die erst d' Rahmen später als
gültig festgestellt wird.
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Somit beträgt die maximale Dauer der
Rahmensynchronisation:
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[M + d'] / Ft
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wobei M die Anzahl der Sektoren in einem Rahmen ist.
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Insgesamt beträgt also die maximale
Synchronisationsdauer:
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[1 + (1 + d') (N - 1) + M + d'] / Ft = [(d + 1) N + M]
/ Ft
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Bei einem klassischen Wert von 3 für d' kann die
Synchronisationssuchdauer sehr lang sein, etwa 4N/Ft.
Beispielsweise beträgt die maximale Synchronisationsdauer bei den
gängigen Werten N = 32, und M = 18 größenordnungsmäßig 146
Rahmen.
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Die europäische Patentanmeldung Nr. 0 100 820 auf den
Namen von ANT beschreibt eine Vorrichtung zum Synchronisieren
von digitalen Datenrahmen. Jeder übertragene Rahmen enthält k
Nutzinformationsbits und r Schutzbits gegen die durch Kodieren
der k Nutzinformationsbits entstandenen Fehler. Der Empfänger
weist einen Demultiplexer auf, der vor einem Kodierer liegt
und dem beim Senden benutzten Kodierer gleicht. Der
Demultiplexer wählt aus dem empfangenen Signal k Bits aus und legt
sie an den Kodierer, der, wenn eine Rahmensynchronisation
erzielt ist, r kodierte Bits liefert, die denen im empfangenen
Signal gleichen. Es wird angenommen, daß eine
Rahmensynchronisation dann erreicht ist, wenn eine ausreichende Anzahl von
Vergleichen zwischen r kodierten Bits und r empfangenen Bits
erfolgreich waren. Wenn sich die vom Kodierer ausgegebenen r
Bits von den empfangenen r Bits (entsprechend den k
Nutzinformationsbits) unterscheiden, wird der Demultiplexer mit einer
einer Bitdauer entsprechenden Verschiebung angesteuert, um das
Auswahlfenster über dem empfangenen Signal zu verschieben.
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Diese Druckschrift behandelt nicht die
Sektorsynchronisation. Weiter beruht die Vorrichtung auf einer
Spezialkodierung beim Empfang, um die Synchronisation zu erfassen,
wobei die empfangenen Rahmen kein Rahmenverriegelungswort
aufweisen.
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Die Erfindung zielt auf die Vermeidung dieses
Nachteils ab. Sie bezieht sich also auf ein Suchverfahren zum
Suchen der Synchronisation der in einer digitalen
Übertragungseinrichtung
empfangenen Rahmen, insbesondere über
Richtfunkstrecken, wobei die Einrichtung eine Fehlerkorrigier-Kodier-
Dekodiervorrichtung aufweist, die entweder einen
nichtzyklischen Blockkode oder einen Konvolutionskode benutzt, wobei die
Kodier-/Dekodiervorrichtung einen oder mehrere
Fehlerkorrigier-Dekodierer verwendet, die parallel arbeiten (jeweils ein
Fehlerkorrigier-Dekodierer je empfangene Binärfolge). Dieses
Verfahren, bei welchem man in an sich bekannter Weise zuerst
die Sektorsynchronisation sucht und dann daraus mit Hilfe des
Rahmenverriegelungswortes (RVM) die Rahmensynchronisation
ableitet, besteht darin, die Sektorsynchronisation dadurch zu
finden, daß zunächst die Korrektur des oder der
Fehlerkorrigier-Dekodierer gesperrt wird, anschließend in den oder die
Dekodierer eine Anzahl L von Bits entsprechend der Gesamtzahl
n der Bits je Wort im Falle eines Blockkodes oder entsprechend
der Beschränkungslänge des Kodes im Falle eines
Konvolutionskodes eingegeben wird, indem dann der Zustand des oder der von
dem oder den Dekodierern gelieferten Syndrome geprüft wird und
indem das Signal der Sektorsynchronisation dann um einen
Impuls verschoben wird, wenn sie nicht alle 0 sind, und indem
dann nötigenfalls der oder die Dekodierer für den Empfang der
L folgenden Bits vorbereitet werden, und so weiter, bis das
Syndrom oder alle Syndrome eine vorbestimmte Anzahl mal
nacheinander als null gefunden wurden, wobei die
Sektorsynchronisation während dieser d Wiederholungen nicht mehr verschoben
wird, wenn sie positiv sind, und dann die
Sektorsynchronisation als gefunden erklärt wird, worauf der oder die
Entschlüssler der Empfangseinrichtung gesperrt werden (wenn sie
dies nicht schon zur gleichen Zeit wie der Fehlerkorrigierer
waren) und die Suche nach der Rahmensynchronisation in an sich
bekannter Weise durch Entnehmen von Extrabits bezüglich des
Rahmenverriegelungsworts mit Hilfe des in der
Empfangseinrichtung enthaltenen Extrabitdemultiplexers erfolgt, indem diese
Extrabits mit dem Rahmenverriegelungswort verglichen werden
und indem daraufhin der Rahmenzähler der Zeitbasis
initialisiert
wird, wenn die Koinzidenz gefunden worden ist, wobei die
Rahmensynchronisation nach Bestätigung anhand von mehreren
aufeinanderfolgenden Rahmen als gefunden erklärt wird.
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Das Verständnis der Erfindung, ihrer Vorteile und
sonstigen Merkmale geht aus der nachfolgenden Beschreibung
eines die Erfindung nicht einschränkenden Ausführungsbeispiels
hervor, das bei einer Einrichtung verwendet wird, die eine
Fehlerkorrektur und Kodierung-Dekodierung anwendet, welche den
WYNER-ASH-Kode benutzt. Dabei wird Bezug auf die beigefügte
schematische Zeichnung genommen.
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Figur 1 zeigt den allgemeinen Algorithmus für die
Suche der Sektorsynchronisation.
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Figur 2 zeigt einen Gesamtüberblick des Abschnittes
der Empfangseinrichtung, der in der Lage ist, die
Rahmensynchronisationssuche durchzuführen.
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Figur 3 ist ein Schaltbild des
WYNER-ASH-Fehlerkorrigier-Dekodierers, der in der Einrichtung gemäß Figur 2
verwendet wird.
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Figur 4 ist der Algorithmus für die Suche der
Sektorsynchronisation, der in diesem besonderen Beispiel verwendet
wird.
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Figur 5 ist das Zustandsdiagramm des in der
Einrichtung gemäß Figur 2 für die Suche der Sektorsynchronisation
verwendeten Automaten.
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Ganz allgemein ausgedrückt besteht die Erfindung in
der Verwendung des oder der Syndrombits, die vom
Fehlerkorrigier-Dekodierer geliefert werden, um beim Empfang die
Sektorsynchronisation und anschließend die Rahmensynchronisation
wiederzufinden, und zwar unter der bekannten Zuhilfenahme des
Rahmenverriegelungswortes (RVM). Die Neuerung liegt also im
wesentlichen in der Suche nach der Sektorsynchronisation. Die
Erfindung findet bei Anlagen Anwendung, die für die
Fehlerkorrektur entweder eine Blockkode oder einen Konvolutionskode
benutzen; doch kann sie praktisch nur dann ausgeführt werden,
wenn es sich um einen nichtzyklischen Kode handelt. Wie
nachfolgend
verständlich wird, ist sie darüberhinaus nur bei
Übertragungen mit geringer binärer Fehlerrate anwendbar, die nicht
merklich über 10&supmin;&sup4; liegen, um eine Orientierung zu geben, was
praktisch bei zivilen digitalen Übertragungen über
Richtfunkstrecken der Fall ist, bei denen die binäre Fehlerrate
allgemein etwa 10&supmin;&sup6; beträgt.
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Der allgemeine Algorithmus für die Suche nach der
Sektorsynchronisation, die nach der vorherigen Sperrung der
Fehlerkorrektur durchgeführt wird (um nicht im Korrekturfall
die aufeinanderfolgende Syndrombits zu löschen, die für diese
Synchronisationssuche benötigt werden), ist in Figur 1
dargestellt und kann im einzelnen wie folgt beschrieben werden:
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Die Phase 1 besteht darin, L aufeinanderfolgende Bits
der empfangenen Binärfolge(n) in jeden Dekodierer einzugeben.
Im Falle eines Blockkodes ist L die Gesamtzahl n der Bits je
Wort des Kodes, während im Falle eines Konvolutionskodes L der
Beschränkungslänge des Kodes entspricht (gleich der Anzahl n
von Bits je Sektor multipliziert mit dem Rang m des
Kodespeichers).
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Dann geht man zur Phase 2 über, die darin besteht,
nachzusehen, ob alle von diesen Dekodierern gelieferten
Syndrombits null sind. Wenn nämlich alle diese Syndrombits null
sind, und wenn es keinen Fehler bei diesen L empfangenen Bits
gibt (was bei einer niedrigen binären Fehlerrate sehr
wahrscheinlich ist) ist höchstwahrscheinlich die von der Zeitbasis
gelieferte Synchronisation die gesuchte Sektorsynchronisation.
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Es sei zunächst der negative Fall betrachtet, bei dem
die Syndrombits nicht alle null sind. Man geht dann zur Phase
3 über und hofft, daß die nicht alle den Wert null aufweisende
Syndrome anzeigen, daß die Sektorsynchronisation falsch ist.
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In Phase 3 verschiebt man die von der Zeitbasis
gelieferte Synchronisation um ein Bit (d.h., um einen Taktimpuls);
man bereitet (nötigenfalls) die Dekodierer für den Empfang der
folgenden L Bits vor und man kehrt zum Zustand 1 zurück, wobei
man hofft, daß die neue Synchronisation (erhalten durch die
Verschiebung um ein Bit) die richtige ist. Auf diese Weise
fährt man solange fort, bis in Phase 2 alle Syndrome als null
gefunden worden sind und die Aussage "ja" zutrifft.
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Es ist dann aber nicht vernünftig sogleich zu
bestimmen, daß die Sektorsynchronisation gefunden ist, denn es kann
sich dabei um einen Zufall handeln. Die Information muß eine
ausreichende Anzahl d von aufeinanderfolgenden Malen bestätigt
werden, wobei die Anzahl von Fall zu Fall durch eine
Wahrscheinlichkeitsberechnung bestimmt werden muß. Sie liegt aber
meistens zwischen 2 und 5:
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2≤d≤5
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Man geht dann zur Phase 4 über, die darin besteht, den
Zähler für die Anzahl d der Bestätigungen auf null
einzustellen.
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Anschließend geht man zur Phase 5 und zur nach Phase 6
über, die der vorher genannten Phase 1 bzw. 2 gleichen.
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Falls die Antwort in Phase 6 "nein" ist, heißt das,
daß es sich um einen Zufall handelt und daß die
Sektorsynchronisation nicht gefunden worden ist. Man geht dann nach Phase 3
zurück, um die Suche durch aufeinanderfolgende Verschiebungen
der von der Zeitbasis gelieferten Synchronisation
fortzusetzen.
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Falls die Antwort auf die in Phase 6 gestellte Frage
"ja" ist, inkrementiert man in Phase 7 den genannten Zähler um
eine Einheit und man vergleicht in Phase 8 seinen Inhalt mit
der Anzahl d. Falls beide nicht einander gleichen, lautet die
Antwort "nein", d.h., daß man sie noch ein oder mehrere Male
bestätigen muß. Man kehrt dann zur Phase 5 zurück. Sind die
Zahlen einander gleich, lautet die Antwort "ja", d.h., daß man
sie einige d-mal bestätigt hat, und daß infolgedessen die
Sektorsynchronisation gefunden ist: Signal SST.
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Wenn die binäre Fehlerrate vollständig null war,
beträgt die maximale Suchdauer der Sektorsynchronisation,
ausgedrückt in Bits:
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(n + d) L
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wobei n die Anzahl der Bits je Wort des Kodes ist, da
die von der Zeitbasis gelieferte Synchronisation maximal n-mal
verschoben und dann d-mal bestätigt werden muß.
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Das gleiche gilt praktisch solange, wie die binäre
Fehlerrate klein bleibt, d.h., praktisch nicht über 10&supmin;&sup4; liegt.
Wenn sie im Gegensatz dazu doch größer wird, ergibt sich eine
bedenkliche Anzahl von "Sektorsynchronisationsversagern". Dies
ist der Fall, wenn die Antwort in der Phase 2 "nein" ist,
obwohl die Sektorsynchronisation in Wirklichkeit der
Synchronisation der Zeitbasis gleicht, also gut ist, weil die
empfangene Nachricht einen Fehler enthält. Die Synchronisation wird
dann in Phase 3 fälschlicherweise verschoben, so daß man n
neue Suchzyklen abwarten muß, um den gleichen Fall
wiederzufinden, der Gleichheit der beiden vorgenannten
Synchronisationen entspricht. Wenn sich dies zu häufig wiederholt (was, wie
die Rechnung zeigt, allgemein der Fall ist, wenn die binäre
Fehlerrate über 10&supmin;&sup4; liegt), wächst unter diesen Umständen die
Suchdauer erheblich an, und das Verfahren gemäß der Erfindung
ist dann nicht mehr interessant, weil es nicht
wettbewerbsfähig ist.
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Die Verschiebung der Synchronisationssignale kann den
Betrieb des Dekodierers stören. Dieses Problem muß beseitigt
werden.
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Im Falle der Blockkodes hängt das Syndrom eines Blocks
nur von dem in Frage stehendem Block ab, sodaß die
Synchronisationsverschiebung für die Berechnung des Syndroms des
Blocks, der auf diese Verschiebung folgt, nicht hinderlich
ist.
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Im Gegensatz dazu hängt im Falle der Konvolutionskodes
das Syndrom einer Folge von L Bits (d.h., einer
Beschränkungslänge) von der vorhergehenden Folge ab. Demgemäß hängt die
Berechnung des Syndroms der Folge von L Bits, die der
Synchronisationsverschiebung nachfolgt, von der dieser Verschiebung
vorausgehenden Folge ab. Gemäß der Struktur des Dekodierers
sollen zwei Fälle betrachtet werden:
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- Entweder kann der Dekodierer die Syndrombits trotz
einer Verschiebung der Synchronisation berechnen (was
voraussetzt, daß er die Kontrollbits kontinuierlich berechnet),
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- oder er kann es nicht und muß die Abwicklung eines
Blockes von L Bits für eine neue Syndromberechnung abwarten
(was die Synchronisationsdauer verdoppelt).
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Figur 2 zeigt ein praktisches Ausführungsschaltbild im
Falle einer digitalen Richtfunkübertragung, die für jede
Binärfolge einen Fehlerkorrigier-Kodierer-Dekodierer des Typs
WYNER-ASH verwendet, beispielsweise im wesentlichen der Art,
wie er im einzelnen in der älteren französischen
Patentanmeldung Nr. 8902407 beschrieben ist, welche von der Anmelderin am
24. Februar 1984 mit dem Titel: "Codeur/décodeur correcteur
d'erreur pour installation de transmission numérique"
angemeldet wurde.
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Der WYNER-ASH-Kode wird beispielsweise in dem Werk des
russischen Autors ALEXANDRU SPATARU "Fondements de la théorie
de la transmission de l'information", Seiten 132 bis 136
beschrieben, das in Frankreich von "Presses Polytechniques
Romandes" 1987 veröffentlicht wurde.
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Es handelt sich um einen systematischen
Konvolutionskode, der es ermöglicht, einen und nur einen einzigen Fehler
in der gesamten Beschränkungslänge zu korrigieren, unabhängig
von der Position, den der Fehler in einem Block einnimmt.
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Seine drei Parameter: k (Anzahl der Bits am Eingang
des Kodierers), n (Anzahl der Bits am Ausgang dieses
Kodierers), und m (Rang des Verzögerungsspeichers, den dieser
Kodierer enthält) sind durch die nachfolgenden Beziehungen
definiert:
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k = 2p - 1
-
n = k + 1
-
m = p + 1
-
wobei p eine ganze Zahl ist.
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Im Falle der digitalen Übertragungen darf die
Redundanzrate des Kodes 3% nicht merklich überschreiten, um die
Störungen zwischen Kanälen zu reduzieren, was die Wahl der
Zahl p konditioniert. Unter diesen Umständen zeigt die
Berechnung, daß man eine ganze Zahl ≥ 5 wählen muß. Wenn man
insbesondere für p den Wert 5 wählt, erhält man einen Kode, bei
dem k = 31 und n = 32 ist, was eine akzeptable Redundanzrate
von 3,2% ergibt.
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Dieser Kode ist so beschaffen, daß das Kontrollbit Yi
eines Block von n Bits, der den Kodierer im Zeitpunkt i
verläßt, in Abhängigkeit von den k anderen Bits des gleichen
Blocks in diesem Zeitpunkt i (Xi,1; Xi,2; Xi,3; ...; Xik), in
Abhängigkeit von diesen selben k anderen Bits im Zeitpunkt i-1
(Xi-1,1; Xi-1,2; ...; xi-1,k,), etc. ..., und schließlich in
Abhängigkeit von diesen selben k anderen Bits im Zeitpunkt i-m
(Xi-m,1; ...; Xi-m,k) berechnet wird, indem eine Addition
Modulo 2 aller dieser k anderen Bits durchgeführt wird, die in
den Zeitpunkten i, i-1, ..., i-m, vorhanden sind, und von
denen jedes entsprechend mit einem Koeffizienten A
multipliziert wird, der den Wert Null oder Eins besitzt, und der durch
die nachfolgende Kode-Erzeugungsmatrix definiert ist:
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R1 = A1,1 A1,2 .... A1,k
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R2 = A2,1 A2,2 .... A2,k
-
....
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Rm = Am,1 Am,2 .... Am,k
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wobei zu bemerken ist, daß die Koeffizienten der ersten Zeile
R1 dieser Matrix (A1,1 bis A1,k) alle "1" sind.
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Bei der vorliegenden Anwendung handelt es sich um eine
digitale Richtfunkeinrichtung, die für jede Binärfolge mit
einem Fehlerkorrigier-Kodierer (nicht dargestellt) ausgerüstet
ist, der einen WYNER-ASH-Fehlerkorrekturkode verwendet, bei
dem die oben definierte ganze Zahl p den Wert 5 aufweist
(d.h.: m = 6). Dieser Kodierer verwendet m in Reihe
geschaltete Schieberegister, von denen mindestens die p ersten Register
jeweils n Kippstufen aufweisen, wobei die Ausgänge der k
ersten Kippstufen des ersten dieser Schieberegister mit einer
ersten EXKLUSIV-ODER-Schaltung verbunden sind, wobei die
Ausgänge
der k ersten Kippschaltungen des zweiten
Schieberegisters mit einer zweiten EXKLUSIV-ODER-Schaltung verbunden
sind, sofern sie einem Koeffizienten (A2,1; A2,2; ...; oder
A2,k) der zweiten Zeile R2 der oben genannten
Kode-Erzeugungsmatrix entsprechen, der den Wert 1 besitzt, während sie nicht
angeschlossen sind, wenn sie einem Koeffizienten entsprechen,
der den Wert 0 besitzt; usw., bis zum m-ten Schieberegister,
das seinerseits in gleicher Weise einer m-ten EXKLUSIV-ODER-
Schaltung zugeordnet ist. Die m Ausgänge sind sämtlich an eine
weitere EXKLUSIV-ODER-Schaltung angeschlossen, deren Ausgang
an einen der beiden Eingänge eines Eingangsmultiplexers des
Kodierers angelegt ist, wobei dieser Multiplexer an seinem
anderen Eingang die aufeinanderfolgenden Bitfolgen empfängt,
die je aus k Informationsbits bestehen, auf die eine Lücke
folgt, die ein Kontrollbit aufnehmen kann. Die Steuereingabe
des Multiplexers ist ein periodisches Signal (Sync), das in
der Lage ist, während des Durchgangs dieser k Bits den Ausgang
des Multiplexers mit der Zuführungsleitung der k
Informationsbits und während der Dauer der für die Einfügung des
Kontrollbits reservierten Lücke, mit dem Ausgang der weiteren
EXKLUSIV-ODER-Schaltung zu verbinden, wobei dieser Ausgang des
Multiplexers einerseits das erste Schieberegister und
andererseits eine Zeiger-Kippschaltung ansteuert, deren Ausgang den
Ausgang dieses seriellen WYNER-ASH-Kodierers bildet.
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Empfangsseitig (Figur 2) sind für jede bei 9
empfangene binäre Folge (im Falle einer MDP4-Modulation werden zwei
binäre Folgen empfangen) ein serieller Korrigier-Dekodierer 10
vom Typ WYNER-ASH, der dem Sendekodierer nachgebildet ist und
später im einzelnen unter Bezugnahme auf Figur 3 beschrieben
wird, dann ein Differentialdekodierer 11, der allen Bitfolgen
gemeinsam ist, anschließend ein Entschlüssler 12 je Bitfolge
und daraufhin ein Extrabit-Demultiplexer 13 vorgesehen, der
bei 14 die Hauptimpulsfolge, und, neben anderen
Extrabitausgängen, bei 15 die Positionsextrabits der RVM ausgibt. Um zu
vereinfachen, ist in der Zeichnung nur ein einziger Dekodierer
10 und ein einziger Entschlüssler 12 dargestellt.
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Der serieller WYNER-ASH-Dekodierer 10 unterscheidet
sich leicht von dem in der genannten französischen
Patentanmeldung Nr. 8902407 beschriebenen Dekodierer. Die Struktur des
seriellen WYNER-ASH-Dekodierer erlaubt es nämlich nicht, die
Syndrombits der Folge der L Bits, die einer
Synchronisationsverschiebung folgt, zu berechnen, weil die Syndrombits, die
vor der Verschiebung berechnet worden sind, die Nachricht
verändert haben.
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Anstatt die Abwicklung eines Blocks von L Bits für
eine neue Syndromberechnung abzuwarten, was die
Synchronisationszeit verdoppeln würde, empfiehlt es sich, den WYNER-ASH-
Dekodierer geringfügig zu verändern, indem ihm die in Figur 3
dargestellte Struktur gegeben wird, bei der die Syndrombits
nicht in die empfangene Impulsfolge anstelle der Kontrollbits
eingeschrieben werden, sondern in einem Schieberegister 16 mit
m Kippstufen gespeichert werden (m = 6 in dem betrachteten
Falle, bei dem es sich um einen WYNER-ASH-Kode 32, 31, 6
handelt). Dieses Register 16 arbeitet im Takt des oben genannten
periodischen Signals Sync, und nicht, wie das für die Reihe
der Schieberegister M1 bis M'6 des eigentlichen Dekodierers
der Fall ist, im Rhythmus des Taktes H der empfangenen
Bitfolge, die bei IN den Dekodierer erreicht. Diese Änderung besitzt
den Vorteil, daß sie das eintretende Signal nicht verändert
und somit eine richtige Berechnung des Syndroms nach einer
Synchronisationsverschiebung in der Phase 3 des Algorithmus
der Figur 1 ermöglicht.
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Betrachtet man die Figur 3 im einzelnen, so handelt es
sich um einen seriellen Fehlerkorrigier-Dekodierer des Typs
WYNER-ASH, bei dem die vorgenannte ganze Zahl p den Wert 5
besitzt.
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Die drei Parameter des Kodes sind also:
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k = 2p - 1 = 31
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n = k + 1 = 32
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m = p + 1 = 6
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Die Erzeugungsmatrix des Dekodierers besteht aus den 6
nachfolgenden Zeilen R1 bis R6:
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R1: 1111111111111111111111111111111
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d.h. 31 mal den Koeffizienten "1"
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R2: 1010101010101010101010101010101
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d.h. abwechselnd eine "1" und eine "0"
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R3: 1100110011001100110011001100110
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d.h. Folgen von zweimal die "1" getrennt durch
zweimal die "0"
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R4: 1111000011110000111100001111000
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d.h. Folgen von viermal die "1", getrennt durch
viermal die "0"
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R5: 1111111100000000111111110000000
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d.h. Folgen von achtmal die "1", getrennt durch
achtmal die "0"
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R6: 1111111111111111000000000000000
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d.h., eine Folge von sechzehnmal "1", gefolgt von
fünfzehnmal die "0".
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Der eigentliche Dekodierer enthält sechs serielle
Schieberegister M1 bis M'6. Die Register M1 bis M5 sind
Register mit 32 Kippstufen. Das Register M'6 enthält eine
zusätzliche Kippstufe (Ausgangsrelokalisierungskippstufe) und ist
somit ein Register mit 33 Kippstufen.
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Die Ausgänge der 31 ersten Kippstufen des ersten
Registers M1 sind mit den jeweiligen Koeffizienten beaufschlagt,
die durch die erste Zeile R1 der Erzeugungsmatrix definiert
sind; anschließend sind alle an eine erste EXKLUSIV-ODER--
Schaltung XOR1 angeschlossen.
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Desgleichen sind die 31 ersten Ausgänge des zweiten
Registers M2 an eine zweite EXKLUSIV-ODER-Schaltung XOR2
angeschlossen, falls sie einem Koeffizienten der Zeile R2 mit dem
Wert 1 entsprechen, während sie nicht an diese angeschlossen
sind, wenn sie einem Koeffizienten dieser Zeile R2 mit dem
Wert 0 entsprechen, derart, daß jeder zweite Ausgang
schließlich an XOR2 angeschlossen ist, usw. bis zum letzten Register
M'6,
das in Übereinstimmung mit der sechsten Zeile R6 der
Matrix an XOR6 angeschlossen ist.
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Die entsprechenden sechs Ausgänge der sechs EXKLUSIV-
ODER-Schaltungen XOR1 bis XOR6 sind sämtlich an eine weitere
EXKLUSIV-ODER-Schaltung XOR angeschlossen, deren Ausgang 17 an
den Eingang 18 eines logischen Addierers 19 mit zwei Eingängen
angelegt ist, der an seinem anderen Eingang 20 die ankommende
binäre Folge IN empfängt. Der Ausgang 21 des Addierers 19
liegt am vorgenannten Schieberegister 16.
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Die fünf ersten Ausgänge 22 bis 26 des Registers 16
sind an einen Binär/Dezimal-Wandler 28 angeschlossen, der
durch seinen letzten Ausgang 27 über ein Tor 29 freigegeben
wird, das gesperrt ist, wenn es an seinem anderen Eingang das
Korrektursperrsignal B1 empfängt. Das Freigabesignal setzt das
Register 16 auf null zurück (Eingang RAZ).
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Die auf den Leitungen 22 bis 26 vorhandenen Syndrome
liefern die Position des Fehlers, und diese Position, die auf
einem der 31 letzten Ausgangsdrähte des Wandlers 28 erscheint,
wird durch den Bus 31 an das letzte Register M'6 übertragen,
um dort mit Hilfe der EXKLUSIV-ODER-Schaltungen den Fehler an
der Stelle zu korrigieren, an der er sich befindet.
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Weiter sind die sechs Ausgangsleitungen 22 bis 27 des
Registers 16 an eine ODER-Schaltung 32 angeschlossen, deren
Ausgang 33 anzeigt, ob alle Syndrombits null oder nicht null
sind (vgl. die Phasen 2 und 6 des Algorithmus der Figur 1),
indem sie das Signal "Syndr" aussenden, wenn die Syndrome
sämtlich nicht null sind. Zurückkommend auf Figur 2 werden die
beiden Synchronisationsphasen, nämlich die Suche nach der
Sektorsynchronisation und dann der Rahmensynchronisation, von
einer Ablaufsteuerung 34 gesteuert, die ihrerseits zwei
Zustandsautomaten steuert:
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- Ein Sektorsynchronisationssuchautomat 35 empfängt
von der Ablaufsteuerung 34 über die Verbindung 36 ein
Anfragesignal RSS für die Sektorsynchronisationssuche. Er liefert
über die Verbindung 37 an diese Ablaufsteuerung ein Signal SST
(Sektorsynchronisation gefunden). Er empfängt am Eingang 40
das vom Sektorzähler 38 der Zeitbasis 39 kommende periodische
Signal Sync, das die Position des Kontrollbits in jedem
empfangenen Wort anzeigt. Er gibt über die Verbindung 41 Befehle
DECAL zur Blockierung des Sektorzählers aus, um das Signal
Sync um einen Taktimpuls zu verschieben.
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Es sei bemerkt, daß das Positionssignal Sync der
Kontrollbits die Lokalisierung der Extrabits ermöglicht. Zu
diesem Zweck wird dieses Signal durch die in Kaskade geschalteten
Korrigier-Dekodierer 10 über die Leitung 42 zum
Differentialdekodierer 41 und von dort über die Leitung 43 zu den
Entschlüsslern 12 geliefert und von letzteren wird es über die
Leitung 44 zum Demultiplexer 13 für die Extrabits geliefert.
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- Ein Rahmensynchronisationssuchautomat 45 empfängt
von der Ablaufsteuerung 34 und über die Verbindung 46 ein
Anfragesignal RST für die Rahmensynchronisationssuche und
liefert ihr über die Verbindung 47 ein Signal STT
(Rahmensynchronisation gefunden). Er empfängt vom Rahmenzähler 48 der
Zeitbasis (die ihrerseits vom Sektorzähler 38 gesteuert wird)
durch die Leitung 49 ein Rahmenanfangssignal DebT und liefert
ihm über die Leitung 50 ein Nullrücksetzsignal RESET.
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Die Ablaufsteuerung 34 liefert weiter über die Leitung
51 ein Korrekturblockiersignal B1 des oder der
Korrekturdekodierer 10 und über die Leitung 52 ein Sperrsignal INHIB des
oder der Entschlüssler 12.
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Die Extrabits HX1 des RVM, die bei 15 aus dem
Demultiplexer 13 austreten und die das Rahmenverriegelungswort RVM
bestehend aus 12 Bits enthalten, werden bei 53 an ein
Schieberegister 54 von 12 Bits angelegt (die 12 letzten Extrabits
jedes das RVM umfassende Rahmens), das bei 55 mit dem von 44
kommenden Signal Sync synchronisiert wird.
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Die Inhalte der zwölf Kippstufen des Registers 54
werden in der Vergleichsschaltung 56 mit dem RVM verglichen,
das dauernd in einem Register 57 gespeichert ist. Im Falle der
Koinzidenz gibt der Komparator 56 über die Leitung 58 ein
Freigabesignal Valid an den Automaten 45 aus.
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Die Wirkungsweise der Einrichtung der Figur 2 ist
folgende:
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Bei der Initialisierung gibt die Ablaufsteuerung 34
über die Leitungen 51 und 52 ein Signal B1 zum Sperren der
Korrektur des WYNER-ASH-Dekodierers 10 bzw. ein Signal INHIB
zum Sperren der Entschlüsselung aus, und sie fordert durch ein
Signal RSS beim Automaten 35 eine Sektorsynchronisationssuche
an.
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Der Automat 35 arbeitet entsprechend dem Algorithmus
der Figur 4, der bei diesem speziellen Beispiel eine
Transkription des Algorithmus der Figur 1 ist, wobei
L = 6 32 Bits ist, d.h., 192 Bits, und wobei d den Wert 2
hat. Die Phasen 1 bis 8 dieses Algorithmus entsprechen also
den Phasen 1 bis 8 des Algorithmus der Figur 1. In Phase 3
müssen nicht mehr die Dekodierer für die L nachfolgenden Bits
wegen der Benutzung des Syndromregisters 16 der Figur 3
vorbereitet werden.
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Der Automat 35 erklärt also die Sektorsynchronisation
als gefunden (Signal SST), wenn er durch aufeinanderfolgende
Verschiebungen der Sektorzeitbasis 38 alle Syndrome als null
gefunden und diese Tatsache noch zwei weitere Male nach dem
ersten bestätigt hat.
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Sein Zustandsdiagramm, das dem Algorithmus der Figur 4
entspricht, ist ein Diagramm mit 25 Zuständen E1 bis E25, das
beispielshalber in Figur 5 dargestellt ist.
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Beim Initialisieren (INIT) geht der Automat in den
Zustand E1 und behält diesen solange ei, wie das Signal RSS
null ist.
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Der Übergang von RSS nach 1 läßt den Automaten in den
Zustand E2 übergehen. Er behält diesen solange bei, wie das
Signal Sync null ist.
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Ein erstes Signal Sync mit Wert 1 läßt ihn in den
Zustand E3 übergehen, usw., bis in den Zustand E8, bei dem 192
Bits in den Dekodierer eingegangen sind.
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Im Zustand E9 muß, wenn das Signal Sync den Wert 1
besitzt, die Zeitbasis um 1 Bit verschoben werden (Phase 3 der
Figur 4), was der Zustand E10 bewirkt (DECAL = 1), und dann
kehrt der Automat in den Zustand E3 zurück, um neue Bits
einzugeben. Falls dagegen das Signal Syndr den Wert null
aufweist, muß noch zweimal nacheinander gemäß den Zuständen E11
bis E17 und dann E18 bis E22 bestätigt werden.
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Falls im Zustand E24 das Signal Syndr immer noch null
ist, heißt das, daß die Sektorsynchronisation gefunden ist.
Der Automat geht dann in den Zustand E24 über (SST = 1) und
behält diesen solange bei, wie das Signal RSS der
Ablaufsteuerung 34 auf 1 bleibt. Wenn das letztgenannte Signal auf null
geht, hat die Ablaufsteuerung die Sektorsynchronisation
registriert und der Automat kann in den Zustand E1 zurückkehren,
wo er für eine spätere erneute Suche bereitsteht.
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Zurückkommend auf Figur 2 fordert die Ablaufsteuerung
34 dann durch Übermitteln eines Signals RST auf der Leitung 46
beim Automaten 45 eine Rahmensynchronisationssuche an, nachdem
die Sperre der Fehlerkorrigier-Dekodierer über den Zugriff B1
aufgehoben worden ist.
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In einem ersten Schritt autorisiert der Automat 45
durch das Signal RESET über die Leitung 50 die Rückstellung
des Rahmenzählers 48 auf null, wenn er über den Eingang 58 ein
Signal "Valid" vom Komparator 56 empfangen hat, wobei das
Signal ausgesandt wird, wenn der Komparator die Identität
zwischen den 12 letzten entnommenen Extrabits HX1 und dem RVM
erfaßt.
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Ein Rahmenanfangssignal DebT wird dann über die
Leitung 49 ausgesandt. Nach Bestätigung der Gleichzeitigkeit des
von der Zeitbasis 39 gelieferten Rahmenanfangssignals DebT und
dem Gleichheitssignal Valid am Ausgang des Komparators 56 über
mehrere aufeinanderfolgende Rahmen hinweg wird der Ausgang SST
(Rahmensynchronisation gefunden) aktiviert und beendet das
Synchronisationsverfahren.
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Dann wird die Sperrung des Entschlüsslers 12 durch die
Ablaufsteuerung 34 aufgehoben, derart, daß die
Empfangseinrichtung von da ab arbeiten kann.
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Bei einer binären Fehlerrate unter 10&supmin;&sup4; beträgt die
maximale Dauer der Sektorsynchronisationssuche bei dem oben
beschriebenen Ausführungsbeispiel etwa 34 Blöcke zu 192 Bits,
d.h., 11 Rahmen.
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Da man äußerstenfalls drei Rahmen abwarten muß, ehe
die Rahmensynchronisation erzielt wird, ist die maximale Dauer
der Synchronisationsauffindung, gemessen in Rahmen, etwa 14
Rahmen, was eine erhebliche Verbesserung im Vergleich zu den
146 Rahmen entsprechend dem herkömmlichen Verfahren darstellt.