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Die vorliegende Erfindung betrifft allgemein eine
Ansteuerungsschaltung für einen Drucker, z.B. einen LED-Drucker
oder einen Thermodrucker.
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Ein herkömmlicher LED-Drucker weist eine einer zu druckenden
Zeile entsprechende Anordnung von LED's auf, wobei jede LED
der Anordnung bzgl. ihrer Lichtemissionsdauer derart
gesteuert wird, daß eine gewünschte Druckdichte erreicht werden
kann. In Figur 17 ist eine typische, in einem LED-Drucker
vorgesehene LED-Steuerschaltung dargestellt. Die
Steuerschaltung umfaßt einen Hauptspeicher 1, welcher z.B. von
einem Hauptrechner bereitgestellt ist, um Datensignale und
dgl. zu erzeugen, eine integrierte Schaltung 3 zum Ansteuern
eines LED-Druckkopfs und ein ROM zum Speichern von
Korrekturkodes. Die LED-Steuerschaltung weist auch einen
Mikroprozessor 5 auf, welcher basierend auf den von dem
Hauptspeicher 1 erzeugten Datensignalen die integrierte Schaltung
3 und den ROM 4 steuert. Die integrierte Schaltung 3 zum
Ansteuern des LED-Druckkopfs umfaßt eine
Ausgabe-Transistoranordnung 6, welche Feldeffekttransistoren umfaßt, von denen
jeder mit einer entsprechenden LED einer LED-Anordnung 7 in
Form einer integrierten Schaltung verbunden ist. Die
Emissionsperiode der einzelnen LED's wird derart gesteuert, daß
eine Schwankung in der Emissionsstärke unter den LED's
korrigiert werden kann.
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Die Funktionsweise der LED-Steuerschaltung ist wie folgt.
Beim Empfang eines Datensignals für eine Druckzeile aus dem
Hauptspeicher 1 erzeugt und liefert der Mikroprozessor 5 ein
Steuersignal an das ROM 4, um Korrekturkodedaten aus dem ROM
4 zu erhalten. Der Mikroprozessor 5 korrigiert dann die
einzelnen Bits der Druckdaten für die Druckzeile
entsprechend den Korrekturkodedaten, um dadurch korrigierte
Druckdaten zu erzeugen. Die korrigierten Druckdaten werden einem
Flip-Flop zugeführt, welches das niederwertigste Bit eines
Schieberegisters 8 bildet. Der Datenkorrekturbetrieb wird
derart ausgeführt, daß jedes Bit der Druckdaten für die
Druckzeile sequentiell in korrigierte Druckdaten umgewandelt
wird, umfassend drei Latch-Zyklen, wobei jeder Latch-Zyklus
dazu ausgewählt ist, das Tastverhältnis des Ansteuersignals
für die LED zu verändern.
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Es sei angenommen, daß die LED an der linken Seite der LED-
Anordnung 7 unter den LED's von Figur 17 die niedrigste
Emissionsstärke aufweist. Um sich einer derartigen
Emissionsstärke anzupassen, wird in diesem Fall ein
Korrekturbetrieb ausgeführt wie folgt. Ein einen Wert von 7
darstellender Korrekturkode wird vorher in dem ROM 4 bei einer
dieser linken LED entsprechenden Adresse gespeichert. Der
Hauptspeicher 1 versorgt den Mikroprozessor 5 mit Druckdaten
für eine Druckzeile, welche ein Bit zum Ansteuern der linken
LED umfassen. Beim Empfang dieses Bits erzeugt der
Mikroprozessor 5 ein Steuersignal und liefert dieses dem ROM 4,
um daraus die Korrekturkodedaten für die Zeile
einschließlich des den Wert 7 aufweisenden Korrekturkodes für die
linke LED zu erhalten. In Antwort auf diese
Korrekturkodedaten erzeugt der Mikroprozessor 5 eine Reihe von drei Bit-
Werten als korrigierte Druckdatensignale und gibt diese in
das Schieberegister 8 in Antwort auf ein Latchsignal.
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Unter Bezugnahme auf Figur 18 wird der Druckbetrieb für die
l-te Zeile beschrieben. Das Datensignal für die l-te Zeile
wird zuerst in drei Blöcke von korrigierten
Druckdatensignalen l&sub1;, l
und l&sub3; umgewandelt. Das erste korrigierte
Druckdatensignal l&sub1; wird in dem Schieberegister 8 in Antwort auf ein
Taktsignal gespeichert und wird von dem Schieberegister 8 in
Antwort auf ein Latchsignal L&sub1; einer Latch- bzw.
Verriegelungsanordnung 9 zugeführt. Das erste korrigierte
Druckdatensignal L&sub1; umfaßt ein Logisch-High-Bit, welches der linken
LED entspricht, wodurch das linke Latch auf Logisch-High
gehalten wird. Bei der Synchronisation mit dem Zuführen des
Latchsignals L&sub1; liefert der Mikroprozessor 5 ein
Freigabesignal mit einer Pulsweite von 4t an eine
Ausgabesteuerungsschaltung 10. Die eine Anordnung von AND-Gattern und
Spannungspegelverschiebungsschaltungen (welche in Figur 17 in
einfacher Weise als "AND" bezeichnet sind) umfassende
Ausgabesteuerungsschaltung 10 liefert ein Steuerungs-"ON"-
Signal zum linken FET der Transistoranordnung 6, während das
Freigabesignal von dem Mikroprozessor 5 geliefert wird. Der
linke FET wird durch das Steuerungs-"ON"-Signal in einen ON-
Zustand geschaltet und gestattet während des ON-Zustands
einen Stromfluß von einer Leistungsquelle VSS zur linken LED.
Daher wird die linke LED zur Emission von Licht während der
Zeitdauer 4t angesteuert. Am Ende dieser 4t-Periode ist das
zweite korrigierte Druckdatensignal l bereits zu dem
Schieberegister 8 geliefert worden. Daher wird das zweite
korrigierte Druckdatensignal durch die Latchschaltung in
Antwort auf das nächste Latchsignal L verriegelt.
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Das zweite korrigierte Druckdatensignal l umfaßt ein
Logisch-High-Bit, welches der linken LED entspricht, wodurch
die linke Latchschaltung beim Empfang des Latchsignals L auf
Logisch-High gehalten wird. Die Zuführung des Latchsignals L
fällt mit der Lieferung eines Freigabesignals mit einer
Pulsweite 2t zu der Ausgabesteuerungsschaltung 10 zusammen,
welche die linke LED über den linken FET ansteuert, um zu
bewirken, daß die LED während der Zeitperiode 2t Licht
emittiert.
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Das dritte korrigierte Druckdatensignal l&sub3; ist gleichfalls
während der Zuführung des Freigabesignals, welches den
Impuls mit einer Pulsweite von 2t bildet, in dem
Schieberegister 8 gespeichert worden. Das dritte korrigierte
Druckdatensignal wird von der Latchschaltung in Antwort auf das
Latchsignal L&sub3; verriegelt. Zu diesem Zeitpunkt wird auch die
linke Latchschaltung auf Logisch-High gehalten. Die Ausgabe
von der Latchschaltung und ein Freigabesignal mit einer
Pulsweite von lt werden der Ausgabesteuerungsschaltung 10
derart zugeführt, daß der linke FET auf "ON" geschaltet
wird, welches wiederum die linke LED dazu bringt, Licht
während einer Zeitdauer 1t zu emittieren.
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Wie im vorhergehenden erwähnt, umfaßt das Freigabesignal die
Impulse der Pulsweite 4t, 2t und 1t, wobei jeder Impuls der
Ausgabesteuerungsschaltung 10 in Antwort auf eines der
Latchsignale geliefert wird. In der
Ausgabesteuerungsschaltung 10 wird das Druckdatensignal in drei Ansteuersignale in
einer Reihe in Entsprechung mit den korrigierten
Druckdatensignalen l&sub1;, l und l&sub3; umgewandelt.
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Da die linke LED die schwächste Emissionsstärke aufweist und
der für sie in dem ROM 4 gespeicherte Korrekturkode den
Maximalwert (=7) aufweist, wird die LED dazu gesteuert,
Licht während der gesamten Zeitdauer 7t intermittierend zu
emittieren. In Antwort auf die gespeicherten Werte im ROM 4
werden die anderen LED's gleichfalls derart gesteuert, daß
sie Licht während geeigneter, von 1t bis 7t
inkrementierender Perioden emittieren, wodurch die Emissionsstärke der
entsprechenden LED's kompensiert ist und deshalb die aus den
LED's unterschiedlicher Emissionsstärken erhaltenen
Druckdichten einem gewünschten Standard angepaßt werden.
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Wie im vorhergehenden erwähnt, steuert die integrierte
Schaltung zum Ansteuern des LED-Druckkopfs die
Lichtemissionsperiode
jeder LED, um die gesamte Emissionsmenge jeder
LED auf ein gewünschtes Niveau anzupassen, um
Ungleichmäßigkeiten beim Drucken aufgrund einer Schwankung in der
Emissionsstärke unter den LED's wegen einer Schwankung in der
Stromführungskapazität unter den die
Ausgabetransistoranordnung bildenden FET's zu vermeiden. Die den jeweiligen LED's
entsprechenden FET's werden mit anderen Worten derart
gesteuert, daß sie ihre "ON"-Zeiten in sieben Schritten
mittels der jeweiligen drei Latchzyklen verändern.
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Diese Anpassung bedarf jedoch bei jedem Zeilendruckvorgang
der drei Latchzyklen. Bei einem LED-Drucker mit dieser
Anpassungssteuerung kann die Druckgeschwindigkeit nur durch
Verringern der Pulsweite vergrößert werden, was auf ein
gewisses Ausmaß begrenzt ist. Insbesondere kann ein LED-
Drucker des Typs mit einer großen Anzahl von LED-Positionen
für eine Druckzeile einen erwünschten
Hochgeschwindigkeitsdruckbetrieb nicht leicht erreichen. Darüber hinaus ist es
notwendig, eine Reihe von drei korrigierten Druckdatenbits
in Entsprechung mit dem Freigabesignal für jede LED und
jeden Zeilendruckvorgang zu erzeugen, was ein kompliziertes
Programm und eine komplizierte Steuerung des Mikroprozessors
5 erfordert.
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Die EP-A-0283934, welche die Merkmale des Oberbegriffs von
Anspruch 1 umfaßt, offenbart eine Ansteuerungsschaltung für
eine LED-Anordnung eines Druckers, welcher in eine Mehrzahl
von Treibern für jede Ansteuerungsausgabe unterteilt ist und
derart aufgebaut ist, daß die Steuerung der Summe der
hindurchfließenden Ströme dadurch gesetzt wird, daß aus einer
Mehrzahl der aufgeteilten Treiber unter Verwendung von
digitalen Signalen einer ausgewählt wird. Diese Schaltung
kann jedoch Schwankungen in der Versorgungsspannung nicht
kompensieren.
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Dementsprechend ist es eine Aufgabe der vorliegenden
Erfindung, eine Ansteuerungsschaltung bereitzustellen, welche die
Ausgabestärke einer Mehrzahl anzusteuernder Druckelemente
durch Verändern der Amplitude der jedem der Elemente
gelieferten Ansteuersignale anpassen kann.
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Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine
Ansteuersignalversorgungsschaltung bereitzustellen, welche
eine Mehrzahl von Schaltelementen zum Ansteuern jedes der
Druckelemente umfaßt.
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Erfindungsgemäß wird eine Ansteuerungsschaltung zum
Ansteuern von mehreren Druckelementen eines Druckkopfs für einen
Drucker bereitgestellt, umfassend einen Speicher zum
Aufnehmen von Druckdaten für wenigstens einen Abschnitt einer
Druckzeile darstellenden Signalen, auf derartige Signale
ansprechende Ausgabeschaltungsmittel zum Erzeugen von
mehreren Ausgaben zum Ansteuern der jeweiligen Druckelemente,
respektive zum Drucken des wenigstens einen Abschnitts der
Druckzeile, und auf vorbestimmte Korrekturkodes ansprechende
Ausgabesteuerungsmittel zum selektiven Anpassen der
Ausgaben, wodurch Schwankungen in der Charakteristik von den
entsprechenden Druckelementen und/oder von
Schaltungselementen der Ausgabeschaltungsmittel kompensiert werden, um die
entsprechenden Ausgaben zu liefern, wobei die
Ausgabesteuerungsmittel und die Ausgabeschaltungsmittel dazu angeordnet
sind, derart zusammenzuwirken, daß die Amplituden der
Ausgaben gemäß den Korrekturkodes angepaßt werden, wobei die
Ausgabeschaltungsmittel mehrere Schaltungsabschnitte (18-1
bis 18-m) umfassen, welche jeweils eine Mehrzahl von
Schaltelementen (FT1 bis FT15) zum Steuern der Zuführung von Strom
von einer Stromquelle umfassen, wobei die Schaltelemente
jedes Ausgabeschaltungsabschnitts derart parallel geschaltet
sind, daß eine Stromsynthetisierungsschaltung gebildet ist,
wobei bei jedem Ausgabeschaltungsabschnitt eine Anzahl N der
Schaltelemente in Gruppen aufgeteilt ist, dadurch
gekennzeichnet, daß die Anzahl der zur i-ten Gruppe gehörenden
Schaltelemente 2i-1 ist, wobei n < N und 1 ≤ i ≤ n, wobei
jede Gruppe der Schaltelemente von einem entsprechenden Bit
eines digitalen n-Bit-Steuersignals gesteuert wird, welches
von den Ausgabesteuerungsmitteln bereitgestellt wird, und
wobei die Schaltelemente jeder Gruppe symmetrisch zum
Zentrum der Anordnung der Schaltelemente und mit gleichen
Abständen angeordnet sind.
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Bevorzugte Ausführungsformen der vorliegenden Erfindung sind
in den abhängigen Ansprüchen angegeben.
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Entsprechend der Anordnung der Schaltelemente kann die
Anzahl der Steuerungsleitungen für die Zuführung der
Steuersignale zu den Schaltelementen auf verringert werden, was
wesentlich kleiner als N ist. Daher kann die Ablagerung der
Steuerungsleitungen auf einer integrierten Schaltung leicht
erreicht werden. Falls im Gegensatz dazu N Schaltelemente
gesondert durch einzelne Steuerungsleitungen gesteuert
werden, wird die Anzahl der Steuerungsleitungen für jedes
Schaltelement gleich N. Dies bedingt eine Neigung dazu, zu
einem Platzmangel für den gesamten Schaltungsaufbau oder das
Halbleiterlayout zu führen.
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Jedes der Schaltelemente, welches eine Stromkapazität als
quantifizierte Einheit der Stromausgabe aufweist, kann ein
einzelner Feldeffekttransistor oder eine parallele
Schaltung zweier oder mehrerer Feldeffekttransistoren sein. Das
Schaltelement wird normalerweise ein einzelner
Feldeffekttransistor sein. Im Hinblick auf ein Halbleiterlayout
jedoch, ist es möglich, daß die quantifizierte Einheit der
Stromausgabe (entspricht der Auflösung) durch einen
einzelnen Feldeffekttransistor nicht erreicht werden kann. In
diesem Fall kann jedes der Schaltelemente zwei oder mehr
Feldeffekttransistoren sein, um den Gesamtbetrag der
Stromkapazität desselben zum Festlegen der quantifizierten
Einheit der Stromausgabe zu vergrößern.
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Ferner sind Ausgabeanschlußflecken, welche jeweils jedem der
Schaltmittel entsprechen, normalerweise in einer Reihe
angeordnet, wodurch jedes Schaltmittel vorzugsweise zwischen
benachbarten Ausgabeanschlußflecken angeordnet ist. In
diesem Fall sind die N Schaltelemente vorzugsweise in einem
Halbleitersubstrat derart gebildet, daß sie gleiche Gestalt
und Größe aufweisen und zum Bilden einer
Schaltelementanordnung in einer Linie mit gleichen Abständen angeordnet sind.
Die Anordnung der N Schaltelemente kann sich in der Richtung
des Kanals der Feldeffekttransistoren oder in der Richtung
orthogonal dazu erstrecken.
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Wenn die Schaltelemente die gleiche Stromkapazität
aufweisen, wird der Ausgabestrom proportional zur Anzahl der
anzusteuernden Schaltelemente zunehmen. Falls z.B. vier
Schaltelemente durch das vierte Bit eines digitalen -Bit-
Signals erregt werden, ist der Strompegel im Vergleich zur
Erregung zweier Schaltelemente durch das zweite Bit des
digitalen Signals doppelt so groß. Aufgrund von
Herstellungsungenauigkeiten jedoch, ist es schwierig, eine
Mehrzahl von Schaltelementen auf einen Halbleitersubstrat
derart herzustellen, daß sie gleiche Stromkapazitäten
aufweisen, selbst dann, wenn sie mit gleicher Gestalt und Größe
gebildet werden. Bei der Photolithographie zum Bilden von
z.B. Gate-Elektroden von Feldeffekttransistoren weisen die
erzeugten Gate-Elektroden aufgrund der
Herstellungsungenauigkeiten unvermeidliche, obschon sehr geringe
Gestaltunterschiede auf, wodurch Schwankungen in der Stromkapazität der
Feldeffekttransistoren oder Schaltelemente hervorgerufen
werden. Diese Schwankungen in der Stromkapazität unter den
Schaltelementen muß berücksichtigt werden, sonst kann nicht
erwartet werden, daß der Ausgabestrom jedes Schaltmittels
proportional zur Anzahl der erregten Schaltelemente zunimmt.
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Es ist festzustellen, daß bei Anordnung einer Mehrzahl von
Schaltelementen, z.B. Feldeffekttransistoren, in einer
Anordnung bzw. einem Feld auf einem Halbleitersubstrat die
Schwankung in der Stromkapazität unter den Schaltelementen
monotone Eigenschaften in Richtung des Felds aufweist. Ein
typisches Beispiel ist die monotone Zunahme der
Stromkapazität in der Richtung von dem an einem Ende des Felds
positionierten Schaltelement zu dem an dem anderen Ende
positionierten. In diesem Fall weist das in der Mitte des Felds
positionierte Schaltelement annähernd eine
Durchschnittsstromkapazität auf, während die an einer Seite des Felds
positionierten eine geringere Stromkapazität und jene an der
gegenüberliegenden Seite eine höhere Stromkapazität zeigen.
Falls N Schaltelemente in Gruppen derart aufgeteilt sind,
daß die von der ersten bis zur letzten -ten Gruppe
gehörenden Schaltelemente in dieser Reihenfolge von einem Ende des
Felds zum anderen positioniert sind, wird die
Durchschnittsstromkapazität der jeder Gruppe angehörenden Schaltelemente
unter den Gruppen unterschiedlich sein. Es ist deshalb
möglich, daß der Ausgabestrom beim Verschieben der Erregung
der Schaltelemente von einer Gruppe zur nächsten
benachbarten absinken wird.
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Um diesen Mangel zu vermeiden, ist eine
Ansteuersignalversorgungsschaltung mit einer Mehrzahl von Schaltmitteln
vorgesehen, wobei jedes Schaltmittel eine Anordnung oder
Reihe von Schaltelementen bildet, worin die Schaltelemente
jedes Schaltmittels in geeigneter Weise in Gruppen derart
aufgeteilt sind, daß die auf Herstellungsungenauigkeiten
zurückzuführende Schwankung in der Stromkapazität unter den
Schaltelementen korrigiert oder minimiert werden kann. Die
erste der Gruppen umfaßt ein einzelnes Schaltelement,
welches sich in der Mitte der Anordnung befindet. Die
jeweils in der Richtung von dem mittleren Schaltelement zu
beiden Enden der Anordnung hin angeordneten Schaltelemente
werden dann unter den n Gruppen in der folgenden, bezüglich
dem mittleren Schaltelement symmetrischen Weise aufgeteilt:
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Bei einer derartigen Anordnung zeigt das zur ersten Gruppe
gehörende mittlere Schaltelement eine durchschnittliche
Stromkapazität, wobei auch die Stromkapazität der zu jeder
der anderen Gruppen gehörenden Schaltelemente im
wesentlichen den gleichen Wert aufweist. Dies gewährleistet, daß
digitale Werte für das -Bit-Steuerungssignal dem
Ausgabestrompegel jeder der Gruppen selbst dann linear
entsprechen, wenn eine Schwankung in der Stromkapazität unter den
einzelnen in der Anordnung angeordneten Schaltelementen
vorliegt. Ferner kann selbst dann, wenn die Schaltelemente
eine entlang der Anordnung monoton variierende
Stromkapazität zeigen, zumindest erwartet werden, daß der
Ausgabestrompegel monoton zunimmt. Die erfindungsgemäße Anordnung der
Schaltelemente ermöglicht die Realisierung einer
Stromsynthetisierungsschaltung oder eines Digital/Analog-Wandlers
(DAC) ohne unerwünschten Stromabfall wegen der Schwankung in
der Stromkapazität unter den in einem Feld angeordneten
Schaltelementen.
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Bei der im vorhergehenden beschriebenen Anordnung kann jedes
Schaltelement einen oder mehrere Schalttransistoren, z.B.
Feldeffekttransistoren, umfassen. Wenn jedes der
Schaltelemente zwei oder mehr Schalttransistoren umfaßt, können die
ein Schaltelement umfassenden Transistoren einander
benachbart derart positioniert werden, daß ein ein weiteres
Schaltelement von einer weiteren Gruppe bildender Schalttransistor
zwischen diesen angeordnet ist. Im Falle eines Felds von
Schaltelementen, bei welchem jedes der Schaltelemente zwei
oder mehr, symmetrisch in dem Feld angeordnete und parallel
geschaltete Feldeffekttransistoren umfaßt, können die
Transistoren insbesondere derart angeordnet werden, daß die ein
einer Gruppe angehörendes Schaltelement bildenden
Transistoren zwischen anderen, weiteren Gruppen angehörenden
Transistoren positioniert sind.
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Andererseits werden in dem Fall, in dem die Stromkapazität
der Schaltelemente von einem Ende eines Felds zum anderen
ungleichmäßig ist und einer Kurve mit Wendepunkt folgt, im
Gegensatz zu einer im vorhergehenden beschriebenen monoton
zunehmenden oder abnehmenden Kurve, zwei oder mehr
Schalttransistoren umfassende Schaltelemente vorzugsweise
angeordnet wie folgt. Die zwei oder mehr, der ersten Gruppe
angehörenden Schalttransistoren werden derart angeordnet, daß ihr
Schwerpunkt in der Mitte des Felds liegt. Die den
entsprechenden verbleibenden Gruppen angehörenden
Schalttransistoren werden derart angeordnet, daß Schalttransistoren jedes
Elements ihre jeweiligen Schwerpunkte in der folgenden
Reihenfolge in Richtung von dem Schwerpunkt der ersten
Gruppe zu beiden Enden des Felds angeordnet haben, wobei die
Reihenfolge durch die Nummern 1 bis der Gruppen, welchen
die Schalttransistoren angehören, ausgedrückt sind:
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Entsprechend dieser Anordnung kann die Schwankung in der
Stromkapazität unter den Schaltelementen überwunden oder in
größerem Ausmaß korrigiert werden, als in dem Fall, in dem
die dem gleichen Schaltelement angehörenden
Schalttransistoren
einander benachbart angeordnet wären. Die Schwankung in
der Stromkapazität unter den Schalttransistoren entlang der
Anordnung kann insbesondere dann effektiv kompensiert
werden, wenn eine derartige Schwankung eine charakteristische
Kurve mit Wendepunkt um die Mitte des Felds aufweist.
Deshalb kann die Linearität der Stromausgabe in Antwort auf
eine digitale Eingabe beträchtlich verbessert werden.
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Bei einer bevorzugten Ausführungsform sind für jedes
Schaltmittel ein oder mehrere Feldeffekttransistoren vorgesehen,
welche im Vergleich zu den die Schaltelemente bildenden
Schalttransistoren eine relativ hohe Stromkapazität
aufweisen und welcher oder welche allen Schaltelementen in dem
Schaltmittel gemeinsam sind. Bei diesem Aufbau kann der
Ausgabestrom von jedem der Schaltmittel in N Schritten
kleineren Ausmaßes ohne Vergrößerung der Schaltmittelanzahl
modifiziert werden.
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Die vorliegende Erfindung kann bei einem LED-Drucker, aber
auch bei einer Plasma-Anzeigevorrichtung oder dgl. verwendet
werden, welche mehrere anzusteuernde Elemente aufweist. Im
Falle einer Plasma-Anzeigevorrichtung kann ein
erfindungsgemäßer DAC zur Anzeige der Farbtöne verwendet werden.
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Die vorliegende Erfindung wird beispielhaft mit Bezug auf
die beigefügten Zeichnungen beschrieben, in welchen:
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Figur 1 ein schematisches Blockschaltbild einer
Steuerschaltung für einen LED-Drucker ist, welche eine erfindungsgemäße
Ansteuerungsschaltung umfaßt;
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Figur 2 ein detailliertes Blockschaltbild eines Teils der
Ansteuerungsschaltung ist;
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Figur 3 eine Steuerungs- und Pegelverschiebungsschaltung im
Detail darstellt, welche einen Teil einer
Ausgabesteuerungsschaltung der Ansteuerungsschaltung umfaßt;
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Figur 4 eine Stromsynthetisierungsschaltung im Detail
darstellt, welche einen Teil einer Ausgabeschaltung der
Ansteuerungsschaltung umfaßt;
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Figur 5 ein Ablaufdiagramm zur Darstellung der
Funktionsweise der Ansteuerungsschaltung ist;
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Figur 6 eine schematische Draufsicht ist, welche ein Chip-
Layout für die Ansteuerungsschaltung darstellt;
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Figur 7 eine Draufsicht ist, welche die Halbleiterstruktur
der Stromsynthetisierungsschaltung zeigt;
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die Figuren 8(a) bis 8(d) Querschnitte entlang der Linien
VIIIa - VIII'a, VIIIb - VIII'b, VIIIc - VIII'c bzw. VIIId
- VIII'd in Figur 7 sind;
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Figur 9 ein Diagramm ist, welches eine charakteristische
Kurve zeigt, welche die Schwankung in der Stromkapazität von
in einem Feld auf einem Halbleitersubstrat in der
Stromsynthetisierungsschaltung angeordneten Schalttransistoren
darstellt, und eine charakteristische Kurve, welche deren
Ausgabestrom relativ zu einem hypothetischen digitalen
Eingabesignal darstellt;
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Figur 10 ein Diagramm ist, welches eine lineare Schwankung
in der Stromkapazität der Schalttransistoren zusammen mit
einer linearen Schwankung in ihrem Ausgabestrom relativ zu
einem digitalen Signal bei einer bevorzugten Ausführungsform
der vorliegenden Erfindung darstellt;
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Figur 11 ein Diagramm ist, welches eine monotone Schwankung
in der Stromkapazität der Schalttransistoren zusammen mit
einer monotone Schwankung in ihrem Ausgabestrom relativ zu
einem digitalen Signal bei einer bevorzugten Ausführungsform
der vorliegenden Erfindung darstellt;
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Figur 12 eine alternative Anordnung der
Stromsynthetisierungsschaltung darstellt;
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Figur 13 ein Diagramm ist, welches eine lineare Schwankung
in der Stromkapazität der Schalttransistoren bei der
Anordnung von Figur 12 zusammen mit einer linearen Schwankung in
ihrem Ausgabestrom relativ zu einem digitalen Eingabesignal
darstellt;
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Figur 14 eine weitere Anordnung der
Stromsynthetisierungsschaltung darstellt;
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Figur 15 eine schematische Darstellung ist, welche das
Muster der Anordnung von Figur 14 zeigt;
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Figur 16 ein Diagramm ist, welches eine einer Kurve mit
Wendepunkt an einer Stelle in der Nähe des Zentrums der
Transistoren folgende Schwankung in der Stromkapazität der
Schalttransistoren von Figur 14 zusammen mit einer monotonen
Schwankung in ihrem Ausgabestrom relativ zu einem digitalen
Eingabesignal darstellt;
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Figur 17 ein Blockschaltbild einer herkömmlichen
Steuerschaltung für einen LED-Drucker ist; und
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Figur 18 ein Ablaufdiagramm zur Darstellung des Betriebs der
Steuerschaltung von Figur 17 ist.
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Figur 1 zeigt eine Steuerschaltung für einen LED-Drucker mit
einer erfindungsgemäßen Ansteuerungsschaltung. Die
Steuerschaltung
umfaßt einen Hauptspeicher 1, welcher von einem
Computer zum Liefern von Signalen, z.B. Datensignalen, an
einen Mikroprozessor 11 bereitgestellt wird. Der
Mikroprozessor 11 führt einem ROM (Festspeicher) 12 Steuersignale
zu und empfängt von dem ROM 12 Korrekturkodedaten. Die
Korrekturkodedaten sind in dem ROM 12 im voraus gespeichert
und werden zur Korrektur der Lichtemission der LED's
verwendet, welche einen im folgenden beschriebenen Druckkopf
bilden. Der Mikroprozessor 11 liefert auch die Datensignale,
Latchsignale, die Korrekturkodedatensignale, Freigabesignale
und dgl. zu einer integrierten Schaltung 13 zum Ansteuern
des LED-Druckkopfs.
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Diese integrierte Schaltung 13 umfaßt ein
Datenschieberegister 14, welches die Datensignale für eine Druckzeile über
den Mikroprozessor 11 in Antwort auf ein erstes Taktsignal
von dem Mikroprozessor 11 empfängt, eine Anordnung 15 von
Latchschaltungen zum Empfangen der Speicherinhalte von Flip-
Flops (F/Fs) in dem Datenschieberegister 14 und temporären
Speichern derselben in Antwort auf das Latchsignal und ein
Korrekturdatenschieberegister 16 zur
Seriell-Parallel-Umwandlung der Korrekturkodedatensignale in Antwort auf ein
zweites Taktsignal, um digitale 4-Bit-Signale zu erzeugen.
Die integrierte Schaltung 13 umfaßt ferner eine
Ausgabesteuerungsschaltung 17 zum Erzeugen von Gate-Signalen
entsprechend den digitalen 4-Bit-Signalen und den
Freigabesignalen und eine Ausgabeschaltung 18 mit einer Mehrzahl von
Stromsynthetisierungs- oder Umschaltschaltungen 18-1 bis 18-
m, wobei diese Stromsynthetisierungs- oder
Umschaltschaltungen von den Gate-Signalen gesteuert werden.
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Eine LED-Anordnung 19 in Gestalt einer integrierten
Schaltung umfaßt eine Mehrzahl von LED's 19-1 bis 19-m, welche
jeweils mit einer entsprechenden
Stromsynthetisierungsschaltung 18-1 bis 18-m der Ausgabeschaltung 18 derart verbunden
sind, daß die LED's aus einer Leistungsquelle VSS derart mit
elektrischem Strom versorgt werden, daß sie Licht
emittieren, wenn die entsprechenden
Stromsynthetisierungsschaltungen eingeschaltet werden. Eine lichtempfindliche Trommel 20
befindet sich vor der Anordnung der LED's 19-1 bis 19-m. Das
Bezugszeichen 2 bezeichnet die Leistungsquelle der
Vorrichtung.
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Figur 2 zeigt die Ansteuerungsschaltung 13 für den LED-
Druckkopf. Das Datenschieberegister umfaßt D-Typ-Flip-Flops
14-1 bis 14-m. Bei jeder Lieferung eines Taktimpulses des
ersten Taktsignals an einen Taktanschluß 14a und deshalb an
einen Takteingang C des Flip-Flops werden binäre serielle
Daten an einem Datenanschluß 14b von jedem Flip-Flop zu dem
nächsten Flip-Flop der höheren Stufe geschoben. Auf diese
Weise werden die seriellen Daten für eine Druckzeile in
parallele Daten umgewandelt.
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Die Anordnung 15 umfaßt Latchschaltungen 15-1 bis 15-m in
Form von D-Typ-Flip-Flops, welche die Speicherinhalte
entsprechender Stufen des Schieberegisters 14 in Antwort auf
das Latchsignal temporär speichern, wenn dieses an einem
Latchanschluß 15a und deshalb an dem Latcheingang C der
Latchschaltungen 15-1 bis 15-m angelegt wird.
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Das Korrekturdatenschieberegister 16 umfaßt eine Anordnung
von 4m D-Typ-Flip-Flops, von denen jedes einen
Korrekturkodedateneingang D aufweist. Ein Korrekturdatenanschluß 16b
empfängt Korrekturkodedaten in Form von binären, serielllen
4m-Bit-Daten, wobei in Antwort auf Impulse des einem
Takteingang 16a zugeführten, zweiten Taktsignals die
Eingabekorrekturkodedaten von einem Flip-Flop zu dem nächsten
verschoben werden. Insbesondere umfaßt das
Korrekturdatenschieberegister 16 Teilschieberegister 16-1 bis 16-m, von
denen jedes vier D-Typ-Flip-Flops umfaßt und parallele 4-
Bit-Signale erzeugt, z.B. (B&sub1;&sub4;, B&sub1;&sub3;, B&sub1;&sub2; und B&sub1;&sub1;) zum
Korrigieren der Intensität der Lichtemission eines entsprechenden
LED's.
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Die Ausgabesteuerungsschaltung 17 umfaßt
Schaltungsabschnitte 17-1 bis 17-m, wobei jeder Schaltungsabschnitt
Steuerungs- und Pegelverschiebungsschaltungen umfaßt. Jede
der Steuerungs- und Pegelverschiebungsschaltungen empfängt
Druckdaten (z.B. Di1), welche von der entsprechenden
Latchschaltung der Latchanordnung 15 ausgegeben werden, und
empfängt gleichzeitig 4-Bit-Korrekturkodedaten (z.B. B&sub1;&sub4;,
B&sub1;&sub3;, B&sub1;&sub2; und B&sub1;&sub1;) aus dem entsprechenden Teilschieberegister
des Korrekturdatenschieberegisters 16. Die Steuerungs- und
Pegelverschiebungsschaltungen liefern dann einer
entsprechenden Stromsynthetisierungsschaltung (im folgenden
beschrieben) in Antwort auf das Freigabesignal, welches bei
einem Freigabeanschluß 17a eingegeben wird, 4-Bit-Gate-
Signale.
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In Figur 3 ist die Steuerungs- und
Pegelverschiebungsschaltung 17-1 der Ausgabeschaltung 17 dargestellt. Die
verbleibenden Schaltungen 17-2 bis 17-m weisen den gleichen
Schaltungsaufbau wie die Schaltung 17-1 auf.
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Die Steuerungs- und Pegelverschiebungsschaltung 17-1 umfaßt
eine Logiksteuerschaltung 21-1 und eine
Pegelverschiebungsschaltung 22-1. Bei dieser Ausführungsform wird das
Datensignal D auf Logisch-High gesetzt, wenn gedruckt werden
soll, und auf Logisch-Low gesetzt, wenn nicht gedruckt
werden soll. Ferner wird das Freigabesignal zum Festlegen
einer Druckperiode auf Logisch-High gesetzt und zum
Festlegen einer Nicht-Druckperiode auf Logisch-Low gesetzt. Die
Logiksteuerschaltung 21-1 umfaßt eine
Druckmodusentscheidungsschaltung 21-1c, welche ein NAND-Gatter 21-1a zum
Empfang der Freigabesignale und der Datensignale Di1 umfaßt,
und einen seriell mit dem NAND-Gatter verbundenen Inverter
21-1b, um das LED 19-1 entsprechend der Steuerungs- und
Pegelverschiebungsschaltung 17-1 selektiv auf ein oder aus
zu setzen. Die Logiksteuerschaltung 21-1 umfaßt auch ein
entsprechendes NAND-Gatter 21-1d zum Empfangen jedes Bits
des Korrekturkodedatensignals und einen Inverter 21-1e. Die
NAND-Gatter 21-1d empfangen die seriellen
4-Bit-Korrekturkodedatensignale B&sub1;&sub4;, B&sub1;&sub3;, B&sub1;&sub2; und B&sub1;&sub1; als Korrekturdaten und das
Druckmodussignal von der Druckmodusentscheidungsschaltung
21-1c und erzeugen ein digitales 4-Bit-Signal, welches einem
Digital/Analog-Wandler der entsprechenden
Stromsynthetisierungsschaltung (im folgenden beschrieben) zugeführt wird.
Der Inverter 21-1e invertiert das Druckmodussignal.
-
Die Steuerungs- und Pegelverschiebungsschaltung 17-1 umfaßt
fünf Pegelverschiebungsschaltungabschnitte mit gleichem
Aufbau zur Erzeugung einer Offset-Gate-Steuerungsspannung Os&sub1;
und Gate-Steuerungsspannungen S&sub1;&sub4;, S&sub1;&sub3;, S&sub1;&sub2; und S&sub1;&sub1; für den
Digital/Analog-Wandler. Jeder der
Pegelverschiebungsschaltungabschnitte umfaßt einen Inverter 22-1a zum Invertieren
des Ausgabesignals von dem Inverter 21-1e oder einem der
NAND-Gatter 21-1d, ein Transfergatter TM zum Empfangen sowohl
des Ausgabesignals eines Inverters 22-1b und des
invertierten Ausgabesignals als Steuerungseingaben und zum Liefern
einer externen Gate-Vorspannung VGG und einen P-Kanal-MOSFET
22-1c, um die Ausgabe des Transfergatters TM in seinem aus-
Zustand auf die gleiche Spannung wie die externe Source-
Spannung VSS zu setzen.
-
Die Druckmodusentscheidungsschaltung 21-1c erzeugt das
Druckmodussignal, welches in das Offset-Steuersignal OS&sub1;
umgewandelt wird, dessen Spannung zwischen der externen
Gate-Spannung VGG und der externen Source-Spannung VSS
variiert. Die Ausgaben der NAND-Gatter 21-1d werden auch in die
Digital/Analog-Wandler-Gate-Signale S&sub1;&sub4;, S&sub1;&sub3;, S&sub1;&sub2; und S&sub1;&sub1;
umgewandelt, deren Spannung jeweils zwischen den obigen
Spannungen VGG und VSS variiert.
-
Figur 4 zeigt die Stromsynthetisierungs- oder
Umschaltschaltung 18-1 der in Figur 2 dargestellten Ausgabeschaltung 18.
Jede der Stromsynthetisierungsschaltungen 18-1 bis 18-m
umfaßt einen Digital/Analog-Wandler und einen
Feldeffekttransistor zum Offset.
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Die in Figur 4 gezeigte Stromsynthetisierungsschaltung 18-1
umfaßt einen Stromausgabetyp-Digital/Analog-Wandler 18-1a,
welcher eine Parallelschaltung von fünfzehn
P-Kanal-Feldeffekttransistoren FT1 bis FT15 mit der gleichen
Stromkapazität und einem einzelnen P-Kanal-Feldeffekttransistor FOS1 mit
einer Stromkapazität umfaßt, welche ein Drittel der
Gesamtstromkapazität der Feldeffekttransistoren FT1 bis FT15 ist.
Von diesen wird einem Transistor FT8 das Signal S&sub1;&sub1; als ein
Gate-Signal zugeführt und es werden zwei Transistoren FT4 und
FT12 das Signal S&sub1;&sub2; als ein Gate-Signal zugeführt, vier
Transistoren FT2, FT6, FT10 und FT14 das Signal S&sub1;&sub3; als ein Gate-
Signal zugeführt und den verbleibenden acht Transistoren FT1,
FT3, FT5, FT7, FT9, FT11, FT13 und FT15 das Signal S&sub1;&sub4; als ein Gate-
Signal zugeführt. Die Transistoren werden gesetzt, auf ein
zu sein, wenn die entsprechenden Gate-Signale auf einem Low-
Pegel sind. Die Stromsynthetisierungsschaltung 18-1 ist auf
einem Halbleitersubstrat aufgebaut, wobei ihr Aufbau im
folgenden beschrieben wird.
-
Der Betrieb der im vorhergehenden angeführten
Ausführungsform wird mit Bezug auf Figur 5 beschrieben. Der Betrieb
beginnt mit der Zuführung von Leistung von der
Leistungsquelle 2. Dann liefert der Mikroprozessor 11 das
Steuersignal an das Korrekturdatenspeicher-ROM 12, welches den
Mikroprozessor 11 wiederum mit den
Korrekturkodedatensignalen versorgt. Der Mikroprozessor 11 liefert die empfangenen
Korrekturkodedatensignale zusammen mit dem zweiten
Taktsignal an das Korrekturdatenschieberegister 16. Bei dieser
Ausführungsform umfaßt eine Druckzeile Punkte und das
Korrekturkodedatensignal weist die Form eines seriellen,
digitalen 4m-Bit-Signals auf, wobei alle 4 Bits die
Korrekturdaten für einen Punkt darstellen. Der Mikroprozessor 11
erzeugt die Korrekturkodedatensignale und das zweite
Taktsignal lediglich während einer vorbestimmten Zeitdauer von
dem Anlegen der Leistung an. Die ersten 4 Bits der
seriellen, digitalen Signale werden in die Flip-Flops des
niedrigwertigsten Bits des Schieberegisters 16 in Antwort auf jeden
Impuls des zweiten Taktsignals eingegeben und werden darauf
zu den weiteren Teilschieberegistern transferiert. Daher
sind nach 4m Impulsen des zweiten Taktsignals 4m Bits des
seriellen, digitalen Signals in dem Schieberegister 16
gespeichert worden. Da der Mikroprozessor 11 danach das
zweite Taktsignal nicht erzeugt, werden das serielle,
digitale Signal oder die Korrekturdaten in dem Schieberegister
16 gehalten. Dementsprechend wird beispielsweise das
Teilschieberegister 16-1 des Schieberegisters 16 derart
gehalten, daß das erste Bit von B&sub1;&sub1;, das zweite Bit von B&sub1;&sub2;, das
dritte Bit von B&sub1;&sub3; und das vierte Bit von B&sub1;&sub4;, welche das 4-
Bit-Signal (entsprechend Korrekturdaten für einen Punkt)
darstellen, an seinen Ausgabeanschlüssen anliegt.
-
Nachdem das Korrekturdatensignal in dem Schieberegister 16
gespeichert worden ist, wird das erste Taktsignal erzeugt
und in Antwort auf das Datensignal über den Mikroprozessor
11 zu dem Datenschieberegister 14 geliefert. Unter der
Annahme, daß Di die Druckdaten für die i-te, zu druckende
Zeile sind, werden die Daten Di in dem Datenschieberegister
14 in Antwort auf Impulse des ersten Taktsignals
gespeichert. Der Mikroprozessor 11 erzeugt dann das Latchsignal L&sub1;
und liefert es zu der Latchschaltungsanordnung 15. In
Antwort auf das Latchsignal empfangen die Latchschaltungen 15-1
bis 15-m die Ausgaben (die Daten Di) der entsprechenden Flip-
Flops 14-1 bis 14-m und halten diese. Daher liegen die Daten
Di1 bis Dim an den Ausgaben der Latchschaltungen 15-1 bis
15m.
-
Als nächstes wird der Druck-Betrieb der LED's erläutert,
wobei das LED 19-1 als Beispiel genommen wird. Wenn das
Freigabesignal auf Logisch-High ist, wird entsprechend dem
Pegel des Datensignals Di1 eine Entscheidung getroffen, ob
das LED 19-1 dazu anzusteuern ist, Licht zu emittieren oder
nicht. D.h., wenn das Datensignal Di1 auf Logisch-High ist,
gibt die Druckmodusentscheidungsschaltung 21-1c ein Logisch-
High-Signal aus, während dann, wenn das Signal Di1 auf
Logisch-Low ist, die Schaltung 21-1c ein Logisch-Low-Signal
ausgibt. Wenn die Ausgabe der Schaltung 21-1c hoch ist, wird
das Transfergatter TM erregt, um die Gate-Vorspannung VGG als
das Signal OS&sub1; zu dem P-Kanal-Feldeffekttransistor FOS1
hindurchzuleiten, welcher wiederum erregt wird. Gleichzeitig
wird das Korrekturdatensignal in Form von B&sub1;&sub4;, B&sub1;&sub3;, B&sub1;&sub2; und B&sub1;&sub1;
der Steuerungs- und Pegelverschiebungsschaltung 17-1
zugeführt. Wenn das Bit B&sub1;&sub4; High ist und die Bits B&sub1;&sub3;, B&sub1;&sub2; und B&sub1;&sub1;
Low sind, wird das Signal S14 gesetzt, die Gate-Vorspannung
VGG zu sein, während die Signale S&sub1;&sub3;, S&sub1;&sub2; und S&sub1;&sub1; gesetzt
werden, die Source-Spannung VSS zu sein. In diesem Fall
werden die Transistoren FT1, FT3, FT5, FT7, FT9, FT11, FT13 und FT15
des Digital/Analog-Wandlers 18-1a bei dieser Ausführungsform
auf ein gesetzt, wobei der Feldeffekttransistor FOS1 die
Stromkapazität iOS und jeder Transistor des Digital/Analog-
Wandlers 18-1a die Stromkapazität iO aufweist und daher die
Amplitude des über einen Ausgabeanschluß O&sub1; der
Stromsynthetisierungsschaltung 18-1 der LED 19-1 zugeführten Stroms in
dem Fall (iOS + 8 iO) wird, in dem nur das Signal S&sub1;&sub4; dazu
gesetzt wird, die Gate-Vorspannung VGG zu sein.
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Abhängig von den Signalen S&sub1;&sub4;, S&sub1;&sub3;, S&sub1;&sub2; und S&sub1;&sub1; variiert die
Amplitude des an die LED 19-1 angelegten Stroms von iOS bis
(iOS + 15 iO).
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iOS ≤ i ≤ iOS + 15 iO (1)
-
Dementsprechend können durch Vorbereiten von
Korrekturkodedaten, welche die zum Kompensieren der Intensität der
Lichtemission durch die LED's den LED's zuzuführenden
Stromamplituden darstellen, und vorheriges Speichern derartiger
Daten in dem ROM 12 alle LED's dazu angepaßt werden, eine
gewünschte Lichtemissionsintensität aufzuweisen, wodurch ein
ungleichmäßiges Drucken vermieden oder unterdrückt werden
kann. Da ungleichmäßiges Drucken durch Verändern des jeder
der LED's zugeführten Stroms vermieden werden kann, kann
eine Druckzeile unter Verwendung von nur einem Latchzyklus
ausgeführt werden. Dadurch kann die Druckgeschwindigkeit
höher sein. Tatsächlich kann die Druckgeschwindigkeit bei
dieser Ausführungsform dreimal so groß sein, wie diejenige
des herkömmlichen Druckkopfs. Da die Datensignale nicht
modifiziert werden müssen, sondern nur transferiert werden
und die Korrekturkodedatensignale nur zum Ausbilden des den
LED's zuzuführenden Stroms einmal in dem Schieberegister 16
gespeichert werden, kann ferner das Programmieren und die
Steuerung des Mikroprozessors 11 vereinfacht werden. Ferner
kann jeder Punkt in einer Druckzeile gesondert gesteuert
werden, entweder durch Modifizieren der in dem ROM
vorgespeicherten Korrekturkodedaten für jeden Punkt oder durch
direktes Zuführen gewünschter, erforderlicher
Korrekturkodedaten.
-
Die Auswirkung des Bereitstellens des
P-Kanal-Feldeffekttransistors FOS1 zum Offset ist wie folgt. Es wird erwartet,
daß die ungleichmäßige Lichtemissionsstärke der LED's
annähernd im Bereich von 20% liegt. Die von jeder LED emittierte
Lichtintensität ist proportional zu dem dieser zugeführten
Strom. Daher ist der Offset-Transistor FOS1 dazu vorgesehen,
den LED's Strom mit einer Amplitude zuzuführen, welche den
zum Hervorrufen einer Lichtemission von jeder der LED's
erforderlichen Minimalwert aufweist, wodurch lediglich die
Ungleichmäßigkeit der Emission, welche annähernd 20% der
Lichtemissionsintensität ist, durch den Digital/Analog-
Wandler 18-1a zu modifizieren ist. Dementsprechend kann die
Ungleichmäßigkeit der Lichtemissionsintensität der LED's bei
der vorliegenden Erfindung in einem Ausmaß unterdrückt
werden, welches im Bereich von ungefähr 1% liegt.
-
Figur 6 zeigt ein Beispiel eines Layouts eines
Halbleiterchips der Ansteuerungsschaltung für einen LED-Druckkopf. Wie
in der Zeichnung dargestellt, ist der Chip der integrierten
Schaltung hauptsächlich in die folgenden Abschnitte
unterteilt: einen Logikabschnitt 50; einen
Datenschieberegister- und Latchschaltungsanordnungsabschnitt 14, 15, worin die
Flip-Flops 14-1 bis 14-m und Latchschaltungen 15-1 bis 15-m
in zwei Reihen angeordnet sind; einen
Korrekturdatenschieberegister- und Ausgabesteuerungsschaltungsabschnitt 16, 17,
worin die Teilschieberegister 16-1 bis 16-m und
Steuerungs- und Pegelschieberegister 17-1 bis 17-m in zwei Reihen
angeordnet sind; einen Ausgabeschaltungsabschnitt 18, welcher
die in einer Zeile angeordneten
Stromsynthetisierungsschaltungen 18-1 bis 18-m umfaßt; und einen
Anschlußfleckabschnitt 34P, worin den entsprechenden
Stromsynthetisierungsschaltungen 18-1 bis 18-m entsprechende
Ausgabeanschlüsse vorgesehen sind.
-
Es wird unter Bezugnahme auf Figur 7 die Halbleiterstruktur
der in Figur 4 gezeigten Stromsynthetisierungsschaltung 18-1
dargestellt. Wie zu sehen ist, umfaßt die
Stromsynthetisierungsschaltung 18-1 fünfzehn Feldeffekttransistoren FT1 bis
FT15, welche von gleicher Gestalt und Größe und auf einem
Substrat derart gebildet sind, daß sie in einer Reihe mit
gleichen Abständen angeordnet sind. Die Transistoren weisen
insbesondere Polysiliziumstreifen auf, welche in einer Reihe
mit gleichen Abständen angeordnete Gates G&sub1; bis G&sub1;&sub5; bilden.
Ein aktiver Bereich 30 erstreckt sich entlang der Reihe der
Gates G&sub1; bis G&sub1;&sub5; außer in dem Bereich unterhalb der Gates G&sub1;
bis G&sub1;&sub5;. Der aktive Bereich 30 kann mittels Selbstausrichtung
(self alignment) unter Verwendung der Polysiliziumgates G&sub1;
bis G&sub1;&sub5; als eine Maske für eine Ioneninjektion gebildet
werden. Die Kanallänge der Transistoren wird durch die
Breite der Polysiliziumgates G&sub1; bis G&sub1;&sub5; festgelegt, wobei die
Kanalbreite durch die Breite des aktiven Bereichs 30
festgelegt ist.
-
Der Offset-P-Kanal-Feldeffekttransistor FOS1 weist ein
Polysiliziumgate GOS1 auf, welches sich in Form eines Streifens
entlang der Reihe der Transistoren FT1 bis FT15 erstreckt. Ein
aktiver Bereich 31 des Transistors FOS1 erstreckt sich in der
Richtung der Reihe der Transistoren FT1 bis FT15 und entlang
des Polysiliziumgates GOS1.
-
Eine Source-Elektrodenleitung 32, an welcher die Source-
Vorspannung VSS anliegt, umfaßt eine gemeinsame
Elektrodenleitung 32a und acht Source-Elektroden 32b. Die gemeinsame
Elektrodenleitung 32a ist mit einem P-Typ Source-Bereich des
aktiven Bereichs 31 durch eine Anzahl von mit gleichen
Abständen angeordneten Kontaktlöchern elektrisch
verbunden. Die Source-Elektroden 32b erstrecken sich quer zu der
gemeinsamen Elektrodenleitung 32a parallel zueinander in
gleichen Abständen. In gleicher Weise umfaßt eine Drain-
Elektrodenleitung 33 eine gemeinsame Elektrodenleitung 33a
und acht Drain-Elektroden 33b. Die gemeinsame
Elektrodenleitung 33a ist über eine Anzahl von mit gleichen Abständen
angeordneten Kontaktlöchern mit einem P-Typ Drainbereich
des aktiven Bereichs 31 elektrisch verbunden und ist mit
einem rechteckigen Kontaktierungsanschlußfleck 34P1
verbunden, welcher den Ausgabeanschluß O&sub1; bildet. Die
Drain-Elektroden 33b erstrecken sich quer zu der gemeinsamen
Elektrodenleitung 33a parallel zueinander mit gleichen Abständen.
-
Das Polysiliziumgate GOS1 weist ein Ende auf, welches mit
einer Offset-Gateleitung 34 elektrisch verbunden ist,
welcher das Gate-Signal OS&sub1; über das Kontaktloch zugeführt
wird. Das Polysiliziumgate G&sub8; des in der Mitte der
Transistoranordnung positionierten Transistors FT8 ist mit einer
ersten Gate-Leitung 35 verbunden, welcher das Gate-Signal S&sub1;&sub1;
zugeführt wird, wobei die Gates G&sub4;, G&sub1;&sub2; mit einer zweiten
Gateleitung 36 verbunden sind, welcher das Gate-Signal S12
zugeführt wird, die Gates G, G&sub6;, G&sub1;&sub0; und G&sub1;&sub4; mit einer dritten
Gateleitung 37 verbunden sind, welcher das Gate-Signal S&sub1;&sub3;
zugeführt wird, und die Gates G&sub1;, G&sub3;, G&sub5;, G&sub7;, G&sub9;, G&sub1;&sub1;, G&sub1;&sub3; und
G&sub1;&sub5; mit einer vierten Gateleitung 38 verbunden sind, welcher
jeweils das Gate-Signal S&sub1;&sub4; zugeführt wird.
-
Unter Bezugnahme auf die Figuren 8(a) bis 8(d) wird die
Verbindungsstruktur zwischen jeder der ersten bis vierten
Gateleitungen 35 bis 38 des Transistors beschrieben. Wie in
der die Verbindungsstruktur zwischen dem Transistor FT8 und
der ersten Gateleitung 35 darstellenden Figur 8(a) gezeigt
ist, umfaßt der Transistor FT8 einen Kanalbereich, welcher
zwischen der P-Typ Source und auf einem n-Typ
Halbleitersubstrat durch Diffusion gebildeten Drainbereichen vorgesehen
ist, und das Polysiliziumgate G&sub8;, welches auf einem auf der
Oberfläche des Substrats abgelagerten Gate-Oxidfilm 39
gebildet ist. Eine isolierende Schicht 40 ist auf dem
Polysiliziumgate G8 angeordnet und weist eine darauf angeordnete
erste Schichtleitung g&sub8; auf. Die erste Schichtleitung g&sub8; ist
über ein Kontaktloch mit dem Polysiliziumgate G&sub8; und über
ein weiteres Kontaktloch mit der ersten Gateleitung 35
elektrisch verbunden, welche eine zweite Schichtleitung ist
und auf einer isolierenden Schicht 41 ausgebildet ist.
-
Das Polysiliziumgate G&sub7; des sich in Figur 7 rechts von dem
Transistor FT8 befindenden Transistors FT7 ist über ein
Kontaktloch mit einer ersten, auf der isolierenden Schicht 40
gebildeten Schichtleitung g&sub7; elektrisch verbunden. Die erste
Schichtleitung g&sub7; ist über ein weiteres Kontaktloch mit
einer die vierte Gateleitung 38 bildenden zweiten
Schichtleitung elektrisch verbunden, wie in Figur 8(b) dargestellt
ist. Das Polysiliziumgate G&sub6; des Transistors FT6 ist mit
einer die dritte Gateleitung 37 bildenden zweiten
Gateleitung über ein entsprechendes Kontaktloch , eine erste
Schichtleitung g&sub6; und ein weiteres Kontaktloch in dieser
Reihenfolge verbunden, wie in Figur 8(c) dargestellt ist,
während das Polysiliziumgate G&sub4; mit einer die zweite
Gateleitung 36 bildenden, zweiten Schichtleitung über ein
entsprechendes Kontaktloch , eine erste Schichtleitung g&sub4; und
weiteres Kontaktloch in dieser Reihenfolge verbunden ist,
wie in Figur 8(d) dargestellt ist. Das Bezugszeichen 42
bezeichnet eine Schutzschicht.
-
Die Beziehung zwischen den Gateleitungen 35 bis 38 (den
Gate-Signalen S&sub1;&sub1; bis S&sub1;&sub4;) und den Transistoren FT1 bis FT15 ist
in der folgenden Tabelle 1 gezeigt:
TABELLE 1
Transistor
: verbunden
-
Wie in Tabelle 1 dargestellt ist, ist der Transistor FT8 mit
der ersten Gateleitung 35 verbunden, welcher das Signal S&sub1;&sub1;
oder das erste Bit des seriellen 4-Bit-Signals zugeführt
wird. Dieser Transistor ist in der Mitte der
Transistoranordnung positioniert. Die Transistoren FT4 und FT12 sind mit
der zweiten Gateleitung 36 verbunden, welcher das Signal S&sub1;&sub2;
oder das zweite Bit des seriellen 4-Bit-Signals zugeführt
wird, wobei diese Transistoren relativ zum mittleren
Transistor FT8 in der Transistoranordnung symmetrisch positioniert
sind. Die Transistoren FT2, FT6, FT10 und FT14 sind mit der
dritten Gateleitung 37 verbunden, welcher das Signal S&sub1;&sub3; oder
das dritte Bit des seriellen 4-Bit-Signals zugeführt wird.
Die Transistoren FT6 und FT10 sind relativ zum mittleren
Transistor FT8 in der Transistoranordnung symmetrisch
positioniert, wie auch die beiden anderen Transistoren FT2 und
FT14. Die Transistoren FT1, FT3, FT5, FT7, FT9, FT11, FT13 und FT15
sind mit der vierten Gateleitung 38 verbunden, welcher das
Signal S&sub1;&sub4; oder das vierte Bit des seriellen 4-Bit-Signals
zugeführt wird. Die Transistoren FT1 und FT15, FT3 und FT13, FT5
und FT11 bzw. FT7 und FT9 sind relativ zum mittleren Transistor
FT8 in der Transistoranordnung symmetrisch positioniert. Der
Vorteil in der symmetrischen Anordnung der Transistoren
relativ zum mittleren Transistor FT8 ergibt sich aus
folgendem.
-
Wenn die Transistoren FT1 bis FT15 auf einem
Halbleitersubstrat derart gebildet werden, daß sie gleiche Gestalt und
Größe aufweisen und in einer Reihe mit gleichen Abständen
angeordnet sind, wird erwartet, daß die Transistoren die
gleich Stromkapazität haben. Unvorteilhafterweise kann bei
dem Verfahren zur Herstellung der Polysiliziumgates G&sub1; bis
G&sub1;&sub5;, z.B. einem Plasma-Ätz-Verfahren, eine Ungleichmäßigkeit
der Gestalt der Gates und eine Ungenauigkeit der Ausrichtung
der Maske und dgl. zu einer Ungleichmäßigkeit der
Stromkapazität der Transistoren führen. Es ist auch beobachtet
worden, daß die Stromkapazität der in einer Reihe angeordneten
Transistoren eine monotone Schwankung in der Richtung ihrer
Anordnung zeigt, welche typischerweise einer durch die
durchgezogene Linie von Figur 9 dargestellten linearen
Charakteristik folgt, wodurch die Stromkapazität der
Transistoren in der Richtung von dem Transistor FT1 an einem Ende
der Transistoranordnung zu dem Transistor FT15 an dem anderen
Ende linear abnimmt.
-
Falls der Transistor FT1 durch das Signal S&sub1;&sub1;, die
Transistoren FT2 und FT3 durch das Signal S&sub1;&sub2;, die Transistoren FT4, FT5,
FT6 und FT7 durch das Signal S&sub1;&sub3; und die übrigen Transistoren
FT8, FT9, FT10, FT11, FT12, FT13, FT14 und FT15 jeweils durch das
Signal S14 gesteuert werden, nimmt die Schwankung des
Ausgabestromwerts deshalb nicht monoton zu, wie durch die
gestrichelte Linie dargestellt ist.
-
Da die Transistoren bei dieser Anordnung insbesondere vom p-
Typ sind, stellt das Gate-Signal eine binäre Zahl "1" bei
seinem Logisch-Low-Pegel und eine binäre Zahl "0" bei seinem
Logisch-High-Pegel dar. Bei der Zunahme des Werts des
seriellen 4-Bit-Signais von "0001" auf "0111" nimmt der
Ausgabestrom monoton zu, wie es durch die gestrichelte Linie in
Figur 9 dargestellt ist. Der Ausgabestrom beim Signal "1000"
ist jedoch viel kleiner als beim Signal "0111", wobei an
diesem Punkt das monotone Anwachsen des Stroms gestört ist.
Es tritt mit anderen Worten ein maximaler Abfall des
Ausgabestroms auf, wenn das Signal in seiner Binärform von
2n-1 auf 2n-1 wechselt. Ferner ist der Strom an den Punkten,
in welchen das 4-Bit-Signal "1001" und "1010" ist, kleiner
als an dem Punkt, in dem das Signal "0111" ist.
-
Wie im vorhergehenden beschrieben, kann die
Ungleichmäßigkeit der Stromkapazität der Transistoren eine Abnahme des
Ausgabestromwerts des Digital/Analog-Wandlers verursachen,
welche nicht wünschenswert ist. Bei der bevorzugten
Ausführungsform ist deshalb überlegt worden, wie die
Ungleichmäßigkeit der Stromkapazität der Transistoren akkzeptiert
werden kann und dennoch die obige Abnahme im Pegel des
Ausgabestroms vermieden werden kann. Die ungleichmäßige
Charakteristik der durch die gestrichelte Linie von Figur 9
dargestellten Stromkapazität kann durch die folgende
Gleichung
ausgedrückt werden:
-
IN = IO - ΔI N (2)
-
wobei IO konstant ist, N die von der linken Seite der
Transistoranordnung aus abgezählte Ordnungszahl des Transistors
ist und ΔI die Schwankung der Stromkapazität zwischen
benachbarten Transistoren ist.
-
Die Stromkapazität I&sub1; des Transistors FT1 ist gegeben durch:
-
I&sub1; = IO - ΔI (3)
-
und die Stromkapazität I&sub1;&sub5; des Transistors FT15 ist gegeben
durch:
-
I&sub1;&sub5; = IO - 15 ΔI (4)
-
Bei dem durch das serielle 4-Bit-Signal gesteuerten
Digital/Analog-Wandler tritt der Strompegelabfall am
wahrscheinlichsten am Übergang vom Wert "0111" zum Wert "1000" des
Signals auf. Eine Bedingung, bei welcher der Pegelabfall
vermieden werden kann, ist definiert durch:
-
was vereinfacht werden kann zu:
-
ΔI < IO / 64 (6)
-
Dementsprechend muß die Schwankung ΔI der Stromkapazität
zwischen benachbarten Transistoren auf weniger als ungefähr
1,5% ( 1/64 x 100) der Stromkapazität des benachbarten
Transistors gesenkt werden. Je höher die Bitnummer des
Digital/Analog-Wandlers ist, desto kleiner muß die
Schwankung ΔI sein. Ungünstigerweise wird eine den obigen Wert ΔI
übersteigende Schwankung der Stromkapazität der Transistoren
unvermeidlich durch das Herstelllungsverfahren
hervorgerufen, unabhängig davon, wie genau die Verfahrenssteuerung
durchgeführt wird.
-
Wie im vorhergehenden mit Bezug auf Figur 7 erläutert, sind
die Transistoren bei dieser Ausführungsform jedoch derart
angeordnet, daß der als Gateeingabe das erste Bit S&sub1;&sub1; des
seriellen Signals aufweisende Transistor FT8 in der Mitte der
Anordnung positioniert ist und die als Gateeingabe das
gleiche Bit des seriellen Signals aufweisenden Transistoren
relativ zu dem mittleren Transistor FT8 symmetrisch
positioniert sind. Bei dieser Anordnung der Transistoren variiert
der Ausgabestrom in einer durch die gestrichelte Linie von
Figur 10 dargestellten Weise, wobei der mittlere Transistor
FT8 die Stromkapazität aufweist und der Ausgabestromwert in
Antwort auf die monotone Zunahme des Werts des Gate-Signals
monoton zunimmt. Die das zweite Gate-Signal S&sub1;&sub2; empfangenden
Transistoren FT4 und FT12 erzeugen eine Stromausgabe von 2i
und die das dritte Gate-Signal S&sub1;&sub3; empfangenden Transistoren
FT1, FT15, FT3, FT13, FT5, FT11, FT7 und FT9 erzeugen eine
Stromausgabe von 8i. D.h., da die das gleiche Gate-Signal
empfangenden Transistoren relativ zum mittleren Transistor FT8 mit
einer Durchschnittsstromkapazität der Transistoranordnung
paarweise symmetrisch positioniert sind, weist ein
Transistor des Transistorpaars eine die Durchschnittskapazität um
+N Δi übersteigende Stromkapazität auf, während der andere
Transistor eine um -N Δi unterhalb der
Durchschnittskapazität liegende Stromkapazität aufweist. Daher beläuft sich die
Gesamtkapazität des Transistorpaars auf 2i. Gemäß dieser
Ausführungsform kann die Ungleichmäßigkeit der
Stromkapazität der Transistoren, welche bei deren Herstellungsverfahren
hervorgerufen worden ist, in dem Maße überwunden oder
unterdrückt werden, in welchem eine Linearität oder Monotonie der
Schwankung des Ausgabestroms relativ zum Eingabesignal
aufrechterhalten ist.
-
Die obige Analyse basiert auf der Annahme, daß die
Ungleichförmigkeit der Stromkapazität der Transistoren eine lineare
Charakteristik zeigt. Obwohl diese Annahme in vielen Fällen
selbstverständlich angewandt werden kann, muß auch die
Möglichkeit einer Ungleichförmigkeit in der die monotone
Charakteristik zeigenden Stromkapazität berücksichtigt
werden, welche z.B. durch Kurven zweiter Ordnung dargestellt
werden. Eine derartige Kurve ohne Wendepunkte wird z.B. von
der durchgezogenen Linie der Figur 11 dargestellt. In diesem
Fall kann die obige Anordnung der Transistoren auch dazu
benutzt werden, die Monotonie der Zunahme der Stromausgabe,
wie durch die gestrichelte Linie dargestellt, beizubehalten,
obwohl die lineare Charakteristik der Stromausgabe etwas
verringert ist.
-
Figur 12 zeigt ein weiteres Beispiel der
Transistoranordnung, bei welchem dreißig den Digital/Analog-Wandler
bildende Feldeffekttransistoren FT1 bis FT30 von gleicher Gestalt
und Größe und mit gleichen Abständen dazu angeordnet sind,
eine Transistoranordnung zu bilden. Bei dieser Anordnung
sind die Gates der benachhbarten Transistoren jedes Paars
miteinander verbunden, d.h. (FT1, FT2), (FT3, FT4), (FT5, FT6),
(FT7, FT8), (FT9, FT10), (FT11, FT12), (FT13, FT14), (FT15, FT16),
(FT17, FT18), (FT19, FT20), (FT21, FT22), (FT23, FT24), (FT25, FT26),
(FT27, FT28) und (FT29, FT30) sind miteinander verbunden. Somit
arbeitet jedes Transistorpaar als ein einheitliches
Schaltelement. Das Transistorpaar (FT15, FT16) befindet sich in der
Mitte der Anordnung und wird mit dem Gate-Signal S&sub1;&sub1;
versorgt.
Weitere mit dem gleichen Gate-Signal versorgte
Transistorpaare sind relativ zu diesem Paar in der Anordnung
symmetrisch positioniert. Insbesondere sind (FT13, FT14) und
(FT17, FT18) dazu verbunden, das Signal S&sub1;&sub4; zu empfangen, (FT11,
FT12) und (FT19, FT20) dazu angeordnet, das Signal S&sub1;&sub3; zu
empfangen, (FT9, FT10) und (FT21, FT22) dazu angeordnet, das Signal
S&sub1;&sub4; zu empfangen, (FT7, FT8) und (FT23, FT24) dazu angeordnet,
das Signal S&sub1;&sub2; zu empfangen, (FT5, FT6) und (FT25, FT26) dazu
angeordnet, das Signal S&sub1;&sub4; zu empfangen, (FT3, FT4) und (FT27,
FT28) dazu angeordnet, das Signal S&sub1;&sub3; zu empfangen und (FT1,
FT2) und (FT29, FT30) dazu angeordnet, das Signal S&sub1;&sub4; zu
empfangen.
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Dieser Digital/Analog-Wandler, bei welchem jede
Transistoreinheit zwei oder mehr zueinander benachbart positionierte
Transistoren umfaßt, arbeitet im wesentlichen wie der in
Figur 4 dargestellte und weist eine lineare Charakteristik
des Ausgabestroms auf, wie es durch die strichpunktierte
Linie von Figur 13 dargestellt ist. Einer der Vorteile
dieser Anordnung besteht darin, daß sie es dem
Digital/Analog-Wandler ermöglicht, eine größere Anzahl von
Transistoren in einem begrenzten Raumbereich zu haben, z.B.
da, wo der Ausgabeanschlußfleckabstand schmal ist, ohne
Verkleinerung der Breite der Kanäle der Transistoren.
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Figur 14 zeigt eine weitere Anordnung der Verbindungen
zwischen den Eingängen für die Gate-Signale und den
Feldeffekttransistoren bei dem Digital/Analog-Wandler. Bei
diesem Beispiel sind dreißig Transistoren FT1 bis FT30 von
gleicher Gestalt und Größe mit gleichen Abständen in einer
Reihe angeordnet, um das Transistorfeld zu bilden. Wie in
Figur 14 dargestellt ist, in welcher die Bitnummern des
digitalen, seriellen 4-Bit-Signals in Klammern angegeben
sind, sind die Transistoren FT1 bis FT30 derart geschaltet,
daß sie die Signale S&sub1;&sub1; bis S&sub1;&sub4; empfangen wie folgt:
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FT15, FT16 .... S&sub1;&sub4;
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FT14, FT17 .... S&sub1;&sub3;
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FT13, FT18 .... S&sub1;&sub4;
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FT12, FT19 .... S&sub1;&sub2;
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FT11, FT20 .... S&sub1;&sub4;
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FT10, FT21 .... S&sub1;&sub3;
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FT9 , FT22 .... S&sub1;&sub4;
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FT8 , FT23 .... S&sub1;&sub1;
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FT7 , FT24 .... S&sub1;&sub4;
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FT6 , FT25 .... S&sub1;&sub3;
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FT5 , FT26 .... S&sub1;&sub4;
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FT4 , FT27 .... S&sub1;&sub2;
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FT3 , FT28 .... S&sub1;&sub4;
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FT2 , FT29 .... S&sub1;&sub3;
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FT1 , FT30 .... S&sub1;&sub4;
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Bei dieser Transistoranordnung arbeiten Transistorpaare, wie
in der in Figur 12 dargestellten Transistoranordnung,
wiederum als einheitliche Schaltelemente. Die zwei, jedes Paar
bildende Transistoren sind jedoch nicht einander benachbart
angeordnet, abgesehen von den Transistoren FT15 und FT16,
welche das sich in der Mitte der Anordnung befindende,
einheitliche Schaltelement bilden. Jedes der obigen Paare
bildet ein entsprechendes einheitliches Schaltelement, worin
die zwei Transistoren jedes Paars relativ zum Schwerpunkt
des die Transistoren FT15 und FT16 umfassenden, mittleren
einheitlichen Schaltelements symmetrisch positioniert sind.
Den Begriff "Schwerpunkt" betreffend sei ausgeführt, daß
deswegen, weil die Transistoren bei dieser Ausführungsform
von gleicher Gestalt und Größe und mit gleichen Abständen
angeordnet sind, der Schwerpunkt des mittleren
Transistorpaars dem Mittelpunkt zwischen diesen Transistoren oder dem
Mittelpunkt der Anordnung entspricht.
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Auf Figur 15 bezugnehmend sind die Positionen der
Transistoren FT1 bis FT30 durch die Bitnummern 1 bis 4 des Gate-Signals
bezeichnet. Die mit dem Gate-Signal S&sub1;&sub1; versorgten
Transistoren FT18 und FT23 weisen einen Abstand von 15p und ihren
Schwerpunkt in der Mitte der Anordnung auf. Der Schwerpunkt der
Transistoren FT19 und FT24 ist relativ zum Schwerpunkt der
Transistoren FT18 und FT23 um 1p nach rechts versetzt, wobei
die Transistoren FT19 und FT24 mit dem Gate-Signal S&sub1;&sub4; versorgt
werden. Gleichfalls wird durch das Auswählen von
Transistorpaaren, nacheinander entweder rechts oder links neben den
Transistoren FT18 und FT23, und das Aufschreiben der Bitnummer
der dem ausgewählten Transistorpaar zugeführten Gate-Signale
das Bitnummermuster wie folgt:
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Diese Reihenfolge ist die gleiche wie bei der in Figur 4
dargestellten Ausführungsform.
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Ferner gewährleistet die Anordnung dieser Ausführungsform
effektiv eine monotone Charakteristik des Ausgabestroms,
wenn die Stromkapazität der Transistoren eine
ungleichförmige Charakteristik zeigt, welche durch eine Kurve zweiter
Ordnung mit einem Wendepunkt dargestellt wird. Ein Beispiel
ist in Figur 16 dargestellt, worin die Transistoren der
Anordnung eine durch die durchgezogene Linie mit einem
Wendepunkt in der Mitte dargestellte
Stromkapazitätscharakteristik aufweisen. Da die Transistoren FT8 und FT23 in diesem
Fall einen so großen Abstand wie 15p voneinander aufweisen,
ist die Gesamtstromkapazität dieser Transistoren annähernd
der zweifachen Durchschnittsstromkapazität der dreißig
Transistoren FT1 bis FT30. Dies gilt auch für jedes
voneinander einen Abstand von 15p aufweisende Transistorpaar.
Gemäß dieser Ausführungsform kann die monotone
Charakteristik
des Ausgabestroms selbst dann erreicht werden, wenn die
Stromkapazität der Transistoren entsprechend einer Kurve mit
einem Wendepunkt variiert.
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Bei obiger Ausführungsform kann jedes einheitliche
Schaltelement alternativ drei oder mehr Transistoren umfassen,
welche derart positioniert sind, daß sich der Schwerpunkt
dieser Transistoren in der Mitte der Anordnung befindet,
wodurch eine monotone Charakteristik des Ausgabestroms
erreicht werden kann, wenn die Stromkapazität der
Transistoren einer Vielzahl von charakteristischen Kurven folgt.
Daher kann die Flexibilität der Ansteuerungsschaltung weiter
verbessert werden.