DE69024138T2

DE69024138T2 - Verfahren und Einrichtung zur Erzeugung von Steuersignalen

Info

Publication number: DE69024138T2
Application number: DE69024138T
Authority: DE
Inventors: Najmi T Jarwala; Paul W Rutkowski; Chi W Yau
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1989-08-28
Filing date: 1990-08-17
Publication date: 1996-05-09
Anticipated expiration: 2010-08-18
Also published as: KR0180002B1; EP0415614A3; ATE131639T1; EP0415614A2; ES2080805T3; DE69024138D1; EP0415614B1; KR910005064A; JPH0396881A; US5048021A

Description

Technisches Gebiet

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zum Erzeugen eines Steuersignals, das für die Steuerung der Prüftätigkeit eines Systems mit einer Grenzenabtastungsprüfarchitektur nützlich ist.

Stand der Technik

In der Elektronikindustrie neigt man heute dazu, die Funktionalität von Leiterplatten durch Bestücken der Platte mit einer stetig steigenden Azizahl von oberflächenmontierten Bauteilen zu erhöhen. Die sich aus der dichten Bestückung mit oberflächenmontierten Bauteilen ergebende steigende Funktionalität jeder Platte hat das Prüfen der Platte mit gebräuchlichen Verfahren immer weiter erschwert. Aus diesem Grund zieht das Institute of Electronic and Electrical Engineers (IEEE) gegenwärtig einen Standard (P 1149.1) zur Prüfung von Leiterplatten mit einem als Grenzenabtastung bekannten Verfahren in Betracht. Der Vorschlag IEEE P1149.1 ist im wesentlichen mit der von der Joint Test Action Group (JTAG) von Europa und Nordamerika angenommenen Grenzenabtastungsarchitektur identisch, die in dem im März 1988 veröffentlichten Dokument JTAG Eoundary Scan Architecture Version 2.0 (JTAG-Grenzenabtastungsarchitektur Version 2.0) und auch in dem Dokument "Designing Fault-Tolerant, Testable, VLSI Processors using the IEEE P1149.1 Boundary-Scan Architecture" [Entwerfen von fehlertoleranten prüfbaren VLSI-Prozessoren unter Verwendung der Grenzenabtastungs architektur IEEE P1149.1); Yervant Zoria und Najmi Jarwala, AT&T Bell laboratories, Princeton, NJ 08540, IEEE 1989, Seiten 580-584, dessen Figur 1 der Figur 1 der gegenwärtigen Anmeldung entspricht, beschrieben ist.
Nach den JTAG- und IEEE-Vorschlägen einer Grenzenabtastungsarchitektur werden einzelne Grenzenabtastungszellen in einer Vorrichtung (d.h. einer integrierten Schaltung) seriell miteinander verknüpft, um ein Grenzenabtastungsregister herzustellen. Unter der Steuerung einer Prüfungsanschluß (TAP - test access port)steuerung in jeder Vorrichtung wird Bit eines text fehlt den RAN-Stelle, an der das Segment gespeichert ist, jede beliebige Bitfolge ausgegeben werden kann. Der Nachteil dieses Weges besteht darin, daß der zur Speicherung der Bitfolgen benötigte RAM die Gesamtkosten der Grenzenabtastungsschaltung erhöht. Ein weiterer Ansatz zur Erzeugung der TMS-Signal-Bitfolgen besteht in der Bereitstellung eines endlichen Automaten. Ein solcher endlicher Automat erfordert zwar weniger Schaltungsaufwand, bietet aber weniger Flexibilität. Bei einem endlichen Automaten kann nur eine begrenzte Anzahl von vorbestimmten Bitfolgen erzeugt werden.
Es besteht daher ein Erfordernis für ein Verfahren zur Erzeugung von Steuersignalbitfolgen, das hohe Flexibilität bietet, aber dabei ohne Erfordernis umfangreicher Schaltungen ausgeübt werden kann.

Zusammenfassung der Erfindung

Kurz ausgedrückt, wird erfindungsgemäß ein Verfahren zur Zuführung von vorbestimmten Bitfolgen eines Steuersignals bereitgestellt. Das Verfahren wird durch Einladen eines Mehrbit-Steuermakros oder Binärwortes in ein Register eingeleitet, dessen Ausgang zu seinem Eingang zurückgekoppelt ist. Nach Einladen des Steuermakros wird seine Identität festgestellt. Die Bit des Steuermakros werden in einer vorbestiznmten Reihenfolge entsprechend der Identität des Makros aus dem Register herausgeschoben. Bei Herausschieben jedes Bits wird das Bit gleichzeitig in das Register hineingeschoben, so daß die das Steuermakro umfassenden Bit wiederholt nach Bedarf herausgeschoben werden können. Dies wird grundlegend vorteilhafterweise durch Anwenden der in den unabhängigen Ansprüchen angegebenen Merkmale gelöst.
Weiter Verbesserungen sind in den Unteransprüchen enthalten.

Kurze Beschreibung der Zeichnungen

Figur 1 ist ein Blockschaltbild einer Grenzenabtastungsarchitektur, die für ihren Betrieb ein TMS- Steuersignal erfordert;
Figur 2 ist ein Blockschaltbild einer erfindungsgemäßen Schaltung zur Erzeugung des TMS-Steuersignals für die Grenzenabtastungsarchitektur der Figur 1.

Detaillierte Beschreibung

Grenzenabtaetungsarchitektur

Der Beschreibung der Einzelheiten der Erfindung vorangehend wird sich eine kurze Beschreibung der Grenzenabtastungsarchitektur IEEE P1149.1, die schematisch in der Figur 1 dargestellt ist, als hilfreich erweisen. Die an einer gegebenen (nicht gezeigten) Vorrichtung implementierte Gesamt-Grenzenabtastungsarchitektur wird allgemein mit der Bezugsziffer 10 bezeichnet und umfaßt eine Prüfregisterbank 12, die ein Grenzenabtastungsregister 14 mit einer Nehrzahl von einzelnen Grenzenabtastungszellen bzw. Zellen 16, die seriell in einer Kette verknüpft sind, enthält. Wenn die Grenzenabtastungsarchitektur 10 enthaltende Vorrichtungen (d.h. integrierte Schaltungen) auf einer (nicht gezeigten) Leiterplatte montiert sind, sind die Zellen 16 verschiedener Vorrichtungen typischerweise seriell verknüpft, um eine Grenzenabtastungskette auf "Plattenebene" zu bilden.
Die serielle Kette von Grenzenabtastungszellen 16 ist an einen Bus 17 angekoppelt, auf den ein Prüfvektor TDI zum Durchschieben durch die Zellen gelegt wird. Während der Grenzenabtastungsprüfung werden die Bit des TDI-Vektors zuerst durch die Zellen 16 durchgeschoben, so daß an jeder Zelle ein getrenntes Bit verbleibt. Das in jeder Zelle 16 verbleibende Bit wird an den Eingang der an sie angeschlossenen Zelle oder Zellen angelegt. Das an jede Zelle 16 angelegte Bit wird dann eingefangen (zurückbehalten). Nach dem Einfangschritt können die Bit aus den Zellen 16 herausgeschoben werden, um einen Prüfdatenausgangs-(TDO-test data output) vektor zu erzeugen, der mit den Bit des erwarteten Antwortvektors verglichen werden kann, um festzustellen, ob irgendwelche der Verbindungen zwischen den Zellen fehlerhaft sind.
Zusätzlich zum Grenzenabtastungsregister 14 enthält die Prüfregisterbank 12 ein Umlenkregister 18. Das Umlenkregister 18 dient zum Umlenken oder Ablenken des TDI-Vektors vom Grenzenabtastungsregister 14 hinweg in entsprechenden Zeiträumen. Weiterhin kann die Prüfregisterbank 12 wahlweise ein Vorrichtungskennzeichnungsregister 20 und ein Benutzerprüfregister 22 zum Speichern von vom Benutzer ausgewählten Informationen enthalten. Da die Register 20 und 22 wahlfrei sind, sind sie mit gestrichelten Linien dargestellt.
Die Ausgaben der Register 14, 18, 20 und 22 werden in einen ersten Multiplexer 24 eingegeben, der mit den Registern verbunden ist und daher als Teil der Prüfregisterbank 12 dargestellt ist. Die Ausgabe des Multiplexers 24 wird einem ersten Eingang eines Multiplexers 26 zugeführt, dessen Ausgang von einem Ausgangspufferspeicher 28 gepuffert ist, um das (TDO-) Vektorsignal zu erzeugen.
Am Multiplexer 26 ist ein zweiter Eingang an ein Befehlsregister 30 angekoppelt, das mit (entweder Zustands- oder Befehls-) Informationen beladen sein kann, die auf dem Bus 17 vorliegen, der das TDI-Signal zu den Registern 14 und 18-22 führt. Die Funktionsweise der Grenzenabtastungsschaltung 10 wird durch in das Register 30 eingetastete Befehle gesteuert. Der von einem Decodierer 32 decodierte Inhalt des Registers 30 dient zur Steuerung der Register 14 und 18-22. Wenn das Register 30 mit Zustandsinformationen beladen ist, wird der Inhalt des Registers zum Multiplexer 26 weitergegeben.
Die Gesamtsteuerung des Grenzenabtastungssystems 10 wird über eine Prüfanschluß- (TAP - Test Access Port) steuerung 34 erreicht. Die TAP-Steuerung 34 ist ein endlicher Automat mit sechzehn Zuständen, dessen Struktur und Betriebsweise im einzelnen in der JTAG Eoundazy Scan Specification (Version 2.0) [JTAG-Grenzenabtastungs spezifikation] beschrieben ist. Die TAP-Steuerung 34 reagiert auf ein Mehrbit-Signal Prüfbetriebauswahl (TMS - test mode select), dessen Bitfolge den bestimmten Betriebszustand der Steuerung herstellt. Die Taktgabe der TAP-Steuerung 34 wird entsprechend einem Taktsignal (TCK) bestimmt. Ein wahlweises Prüfungsrücksetzsignal (TRST- test reset signal) kann an die TAP-Steuerung 34 angelegt werden, um die Steuerung asynchron in einen Rücksetzzustand zu zwingen.
Die meisten der sechzehn Zustände der TAP-Steuerung 34 werden während eines einzigen Taktzyklus, der dem Zeitraum zwischen einem Paar aufeinanderfolgender Impulse des Taktsignals TCK entspricht, aufgenommen und bleiben solange aktiv. Es gibt jedoch mehrere Zustände der TAPSteuerung 34, die über mehr als einen einzigen Taktzyklus aktiv sind. Beispielsweise ist es oft wünschenswert, die Prüftätigkeit über mehr als einen einzigen Taktzyklus hinweg zeitweilig anzuhalten, beispielsweise wenn ein neuer TDI-Vektor für die Eingabe in den Bus 17 vorbereitet werden muß. Weiterhin wird das Einschieben von Daten und Befehlen in die Prüfregisterbank 12 und das Befehlsregister 30 normalerweise über mehrere Taktzyklen hinweg ausgeführt. Auch ist es, wenn ein (nicht gezeigter) Bauteil die interne Fähigkeit der integrierten Selbstprüfung (BIST - built-in self-test) aufweist wünschenswert, in einen zeitweiligen Leerlaufzustand über mehrere Taktzyklen hinweg einzutreten, während der Bauteil seine integrierten Selbstprüfungsoperationen ausführt.
In der Praxis kann die Geschwindigkeit, mit der die Bit des Prüfvektors TDI von einer externen Quelle aus an den Bus 17 angelegt werden können, manchmal binter der Geschwindigkeit, mit der die Bit auf dem Bus durch die Zellen 16 durchgeschoben werden, zurückbleiben. Es ist infolgedessen wünschenswert, daß jede Übergangsfolge der TAP-Steuerung 34 ihren Ursprung in einem stabilen Wartezustand hat und darin abschließt. Die Aflzahl von Taktzyklen, während denen die TAP-Steuerung 34 in einem Wartezustand verweilt, ist nicht kritisch. Jedoch muß die Anzahl von Taktzyklen zwischen aufeinanderfolgenden Wartezuständen genau gesteuert sein, so daß die Prüftätigkeit, die zwischen Wartezuständen stattfindet (d.h. Datenübertragung) genau definiert ist. Nach den JTAG- und IEEE- Grenzenabtastungsvorschlägen darf die Datenübertragung nur während eines Schiebezustands der TAP-Steuerung 34 stattfinden, der normalerweise zwischen zwei aufeinanderfolgenden Wartezuständen eingefügt sein muß.

TMS -Generator

Um eine verläßliche Betriebsweise des Grenzenabtastungssystems 10 zu erreichen, ist es nach der Lehre der Erfindung zu bevorzugen&sub1; daß die an die TAP-Steuerung 34 angelegte TNS-Bitfolge die Form eines Zustandsübergangsbefehls (STI - state transition instruction), eines Datenübertragungsbefehls (DTI - data transfer instruction) oder eines Datenübertragungs- und Abtastungsbefehls (DSTI - data transfer and sample instruction) annehmen muß. Der STI gibt die Folge von Zustandsübergängen (bis zu sechzehn) an, die die TAP-Steuerung 34 durchlaufen muß, um von einem stabilen Wartezustand zu einem anderen stabilen Wartezustand zu schalten. Der DTI gibt die Folge von Zustandsübergängen an, die die TAP-Steuerung 34 durchlaufen muß, um von einem Wartezustand zu einem Verschiebezustand zu schalten, während dem Daten- oder Befehlsbit zur Prüfregisterbank 12 bzw. zum Befehlsregister 30 übertragen werden. Aus dem Verschiebezustand muß die TAP-Steuerung 34 dann in einen Wartezustand umschalten.
Der DSTI gibt die zum Abtasten der Daten in den Zellen 16 erforderliche Anzahl von Übergängen an, die in dem JTAG- und IEEE-Grenzenabtastungsprüfverfahren vorgesehen sind. Zum Abtasten der Daten ist es zuerst notwendig, daß die TAP-Steuerung 34 aus einem Wartezustand in einen Zustand umschaltet, während dem die Bit in den Zellen 16 eingefangen (d.h. gehalten) werden. Aus dem Einfangszustand muß die TAP-Steuerung 34 in den Verschiebezustand umschalten, während dem die eingefangenen Bit herausgeschoben werden, und danach in einen weiteren stabilen Wartezustand umschalten.
Bezugnehmend auf Figur 2 ist dort ein Schaltschema einer Schaltung 36 nach der vorliegenden Erfindung zur Erzeugung des an die TAP-Steuerung 34 der Figur 1 angelegten TNS-Signals dargestellt. Die Generatorschaltung 36 umfaßt ein TMS-Nakroregister 38 zum Speichern eines Steuermakros oder -wortes in der Form des STIs, DTIs oder DSTIs, das von einer externen Quelle aus über eine Menge Datenleitungen 40 in das Register eingeladen wird. In der Praxis umfaßt das Register 38 ein sechzehn- Bit-Umlaufschieberegister, dessen Schiebeausgang zu einem Schiebeeingang zurückgekoppelt ist, so daß bei Herausschieben jedes Bits dieses wieder eingeschoben wird. Das Register ist typischerweise mit einer Länge von sechzehn Bit ausgewählt, um einen STI, DTI oder DSTI aufzunehmen, der bis zu sechzehn getrennte Zustandsübergänge der TAP-Steuerung 34 angibt. Sollte der STI, DTI oder DSTI weniger als sechzehn Zustandsübergänge angeben, muß der eigentlichen Folge eine entsprechende Anzahl von Nullen oder Einsen vorangehen oder folgen, so daß der STI, DTI oder DSTI sechzehn Bit lang ist. Solange wie ein Signal mit einem Setzpegel am Schiebesteuerungseingang des Registers logisch wahr ist, schiebt das Register 38 seauentiell jedes der Bit des STI-, DTI- (- oder DSTI-Makros bei jedem Impuls eines periodischen Taktsignals CLK heraus.
Die Generatorschaltung 36 enthält auch eine TMS- Makrosteuerung 42 zur Zuführung des Signals (P&sub2;), das am Schiebesteuerungseingang des Registers 38 logisch wahr ist, und zur Zuführung des TCK-Taktsignals zur TAP-Steuerung 34 der Figur 1. In der Praxis umfaßt die TNS-Makrosteuerung 42 einen endlichen Automaten, der aus einer kombinatorischen Logikanordnung 44 und einem Satz Flipflop 46a, 46b...46n aufgebaut ist, wobei n eine Ganzzahl ist. Die kombinatorische Logikanordnung 44 besteht aus einer Kombination von Logiggattern (UND, ODER, Inversion usw.), denen wie noch zu beschreiben ist eine Menge Eingangssignale , IT und CT zusammen mit einem Taktsignal CLK zugeführt wird, wobei das letztere: als das erforderliche TCK-Signal für die Grenzenabtastungsschaltung 10 der Figur 1 dient. Die Anordnung 44 erzeugt eine Reihe von Ausgangs-Zwischensignalen S&sub1;, S&sub2;...Sn, die jeweils dem D-Eingang eines getrennten der Flipflop 46a, 46b...46n zugeführt werden. Das Ausgangssignal jedes Flipflops wird in die Anordnung zurückgeführt. Als Reaktion auf die Eingangssignale , IT, CT und CLK und die von jedem der Flipflop 46a, 46b...46n empfangenen Ausgangssignale erzeugt die Anordnung eine Menge von drei Signalen P&sub1;, P&sub2; und P&sub3;.
Das Signal P&sub1; wird synchron zum Taktsignal CLK aktiviert und dient zum Erniedrigen eines Zählers 48, der mit einem Wert beladen ist, der die Anzahl von Taktzyklen darstellt, während denen die TAP-Steuerung 34 im Schiebezustand verbleiben sollte (während dem die Bit in die Zellen 16 der Figur 1 hineingeschoben oder aus diesen herausgeschoben werden). Das Signal P&sub2; dient als Schiebesteuersignal, das heißt das Signal, das an den Schiebeeingang des Registers 38 zur Steuerung der vom Register verschobenen Bit angelegt wird. Das Signal P&sub3; dient zum Durchschalten des von der Grenzenabtastungsschaltung 10 der Figur 1 empfangenen TCK-Signals. In dieser Hinsicht wird das Signal P&sub3; an einen Eingang eines Logikgatters 50, typischerweise eines UND-Gatters oder Multiplexers, angelegt, dessen anderem Eingang das CLK-Signal zugeführt wird. Während das P&sub3;-Signal aktiviert ist, durchläuft das CLK-Signal das Gatter 50 und wird daraus als das TCK- Signal ausgegeben, das von der Grenzenabtastungsschaltung 10 der Figur 1 empfangen wird.
Um das Verhältnis zwischen den Signalen P&sub1;, P&sub2; und P&sub3; und den Eingangssignalen , IT und CT und auch dem Taktsignal CLK zu verstehen, ist es notwendig, die Beschaffenheit der Signale , CT und lT zu verstehen. Das Signal wird als Abtastsignal bezeichnet, da das Signal bei seiner Aktivierung die TMS-Makrosteuerung 42 der Figur 2 zur Abtastung der Daten während der Ausführung des DSTI-Makros im Register 38 veranlaßt. Wie noch zu beschreiben ist, wird die Datenabtastung dadurch eingeleitet, daß als erstes eine vorbestimmte Anzahl von Bit (typischerweise 7) des DSTI-Nakros herausgeschoben wird, um die TAP-Steuerung 34 in den Einfangszustand zu versetzen, wenn das TCK-Signal durch Deaktivierung des Signals P&sub3; gesperrt wird. Wenn das -Signal aktiviert ist, wird das Signal P&sub3; aktiviert, und das TCK-Signal zur Grenzenabtastungsschaltung 10 der Figur 1 wird dann wiederaufgenommen, so daß nunmehr die eingefangenen Bit in den Zellen 16 der Figur 1 abgetastet werden.
Das Signal CT ist vom Zähler 48 abgeleitet und spiegelt seine Zählung wider, die synchron zum CLK-Signal erniedrigt wird. Es wird daran erinnert, daß die Zählung des Zählers 48 die Anzahl von Taktzyklen darstellt, über die die TAP-Steuerung 34 in einem Schiebezustand bleiben soll. So informiert das Signal CT die TNS-Makrosteuerung 42 darüber, wie lange das Signal P&sub2; zu negieren ist, damit die TAP-Steuerung 34 in einem Schiebezustand gehalten werden kann.
Das (typischerweise zwei Bit lange) Eingangssignal IT bezeichnet die Art des in das Register 38 eingeladenen TMS-Makros, das heißt, ob der Makro wie oben beschrieben ein STI, DTI oder DSTI ist. Kenntnis über die Art des bestimmten TMS-Makros hilft der TMS-Makro- Steuerung 42 bei der Erzeugung des Signals P&sub2;, das wie schon beschrieben als das Schiebesteuersignal für das Register 38 wirkt, und auch der Signale P&sub1; und P&sub3;. Wenn das TMS-Makro ein STI ist, was dadurch widergespiegelt wird, daß das IT-Signal eine binäre "00" oder "01" ist, muß das an das Register 38 angelegte Signal P&sub2; sechzehn aufeinanderfolgende Taktzyklen lang logisch wahr sein. Dadurch werden die sechzehn Bit des TMS-Makros sequentiell zur TAP-Steuerung 34 der Figur 1 geschoben, um diese über sechzehn Zustandsübergänge fortzuschalten.
Wenn das TMS-Makro ein DTL ist, was dadurch widergespiegelt wird, daß das IT-Signal eine binäre "10" ist, muß das an das Register 38 angelegte Signal P&sub2; anfangs über typischerweise neun Taktzyklen hinweg logisch wahr sein. Auf diese Weise werden die ersten neun Bit des TMS-Makros im Register herausgeschoben, um die TAP-Steuerung 34 der Figur 1 von einem Warte- zu einem Schiebezustand fortzuschalten, während dem Daten oder Befehle übertragen werden. Das Signal P&sub2; wird dann über eine entsprechende Anzahl von Taktzyklen, die durch die Zählung im Zähler 48 festgelegt wird, negiert, um die TAP-Steuerung 34 im Schiebezustand zu halten, damit die Daten-/Befehlsübertragung abgeschlossen werden kann. Nachdem alle Daten bzw. Befehle verschoben worden sind, wird das Signal P&sub2; über weitere sieben Taktzyklen logisch wahrgesetzt, damit die übrigen sieben Bit des TNS-Makros herausgeschoben werden können, um die TAP-Steuerung 34 in einen weiteren Wartezustand fortzuschalten.
Sollte der TMS-Makro ein DSTI sein, was dadurch widergespiegelt wird, daß das IT-Signal eine binäre "11" ist, ist es dann notwendig, das Signal P&sub2; zuerst über eine Zeitdauer von typischerweise acht Taktzyklen logisch wahrzusetzen, um die ersten acht TMS-Nakrobit seguentiell herauszuschieben, um die TAP-Steuerung 34 in den Einfangzustand fortzuschalten, zu welchem Zeitpunkt das Signal P&sub3; deaktiviert wird, um das der TAP-Steuerung zugeführte TCK-Signal zeitweilig zu sperren, um diese in ihrem Einfangzustand zu halten. Wenn das Signal aktiviert ist, wird das Signal P&sub3; wieder aktiviert, und zu diesem Zeitpunkt werden die Bit in den Zellen 16 der Figur 1 eingefangen. Danach wird die TAP-Steuerung 34 in ihren Schiebezustand fortgeschaltet, wobei die Bit in den Zellen 16 herausgeschoben werden. Während des Schiebezustands wird das Signal P&sub2; entsprechend der Zählung des Zählers 48 deaktiviert. Sobald die Bit aus den Zellen 16 herausgeschoben sind, wird dann das Signal P&sub2; für eine zusätzliche Anzahl von Taktzyklen (typischerweise 7) aktiviert, um die übrigen Bit des TMS-Makros aus dem Register 38 herauszuschieben, um die TAP-Steuerung in einen Wartezustand fortzuschalten.
Nach der ausführlichen Beschreibung des Verhältnisses zwischen den Eingangssignalen CT, IT und und den Ausgangssignalen P&sub1;, P&sub2; und P&sub3; können gutbekannte Verfahren leicht dafür benutzt werden, die Schaltung 42 zur Herstellung des gewünschten Verhältnisses entsprechend zu konfigurieren. Eine ausführlichere Beschreibung der Auslegung von endlichen Automaten ist aus dem Text Fundamentais of Logic Design [Grundsätze des Logikentwurfs] von C.H. Roth ersichtlich.
Es ist oben ein Verfahren zur Erzeugung eines Steuersignals durch Einladen eines Steuermakros in ein Register (38) und nachfolgendes Herausschieben eines Teils des Makros entsprechend seiner Art, so daß bei dem Herausschieben jedes Bits dieses in das Register zurückgeschoben wird, beschrieben worden. Dieser Ansatz bietet sehr viel Flexibilität, da der Makro im Register wiederholt herausgeschoben werden kann, da bei dem Herausschieben jedes Bits dieses wieder hineingeschoben wird. Dieser Weg kann weiterhin ohne Erfordernis irgendwelcher zusätzlicher Speicherschaltungen realisiert werden.

Claims

1. Verfahren zum Erzeugen vorbestimmter Bitfolgen eines Steuersignals mit folgenden Schritten:

Laden eines Mehrbit-Steuermakros in ein Register (38), dessen Verschieberausgang mit seinem Verschiebereingang verkoppelt ist; und unter Steuerung einer Makrosteuerung (42):

- Sicherstellen der Art des in das Register eingeladenen Makros;

- Herausschieben der Bit des Steuermakros in einer entsprechend der Kennzeichnung des Makros erstellten Folge und dabei

gleichzeitiges Zurückschieben jedes herausgeschobenen Bits in das Register.

2. Verfahren nach Anspruch 1, wobei die Bit des Steuermakros mit einer vorbestimmten Frequenz herausgeschoben werden.

3. Verfahren nach Anspruch 2, wobei die Bit sequentiell nacheinander ohne Unterbrechung herausgeschoben werden, bis alle Bit herausgeschoben worden sind.

4. Verfahren nach Anspruch 2, wobei die Bit des Steuermakros sequentiell in Gruppen herausgeschoben werden, so daß zwischen dem Herausschieben der Bit in einer Gruppe und einer anderen Gruppe eine Verzögerung auftritt.

5. Verfahren nach Anspruch 1, wobei die Identität des Steuermakros durch Decodieren eines Mehrbit-Eingangssignals (IT) sichergestellt wird, dessen Zustand sich entsprechend der Art des in das Register eingeladenen Makros verändert.

6. Verfahren zum Erzeugen eines Mehrbit-Prüfungssteuersignals zum Steuern der Prüfoperation eines Systems mit einem Grenzenabtastungssystem mit folgenden Schritten:

Beladen eines Mehrbitregisters (38) mit einem getrennten von drei möglichen Steuermakros, die jeweils eine getrennte von drei Arten von Operationen einleiten; und unter Steuerung einer Makrosteuerung (42);

- Decodieren eines die Makroart anzeigenden Eingangssignals (IT) zur Sicherstellung der Art des in das Register eingeladenen Makros;

- sequentielles Herausschieben mit einer vorbestimmten Frequenz von mindestens einem Teil der Makrobit entsprechend der Makroart und dabei gleichzeitiges Zurückschieben von jedem Bit, das sequentiell herausgeschoben worden ist, in das Register.

7. Verfahren nach Anspruch 6, wobei, wenn die erste Art von Makros in das Register eingeladen wird, alle Bit des Makros sequentiell ohne Unterbrechung herausgeschoben werden.

8. Verfahren nach Anspruch 6, wobei, wenn jedes der zweiten und dritten Art von Nakros getrennt in das Register eingeladen wird, eine Gruppe von weniger als allen Bit jedes entsprechenden Makros ohne Unterbrechung herausgeschoben wird.

9. Vorrichtung zum Erzeugen vorbestimmter Bitfolgen eines Steuersignals mit:

einem Register (38) zum Speichern eines Mehrbit-Steuermakros, wobei der Ausgang des Registers zu seinem Eingang zurückgekoppelt ist; und

einer auf die Identität des in das Register eingeladenen Makros reagierenden Makrosteuerung (42) zum Steuern des Registers, so daß die Bit. des gespeicherten Steuermakros in einer vorbestimmten Folge herausgeschoben werden.

10. Vorrichtung nach Anspruch 9, weiterhin mit einem Zähler (48) zum Signalisieren der Makrosteuerung, wenn ein vorbestimmter Zeitraum zwischen dem Herausschieben von Bit aus dem Register abgelaufen ist.

11. Vorrichtung nach Anspruch 9, wobei die Makro- Steuerung folgendes umfaßt:

eine Logikschaltung (44) zum Erzeugen mindestens eines Signals zum Steuern des Registers entsprechend dem Zustand eines Eingangssignals, dessen Zustand die Identität des in das Register eingeladenen Steuermakros angibt.

12. Erfindung nach Anspruch 11, wobei die Logikschaltung (44) auch ein zweites Signal zum Schalten eines Taktsignals erzeugt.