DE68918894T2

DE68918894T2 - Statische MESFET-Speicherzelle mit wahlfreiem Zugriff.

Info

Publication number: DE68918894T2
Application number: DE68918894T
Authority: DE
Inventors: Donald Wayne Plass
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-06-20
Filing date: 1989-04-25
Publication date: 1995-04-20
Anticipated expiration: 2009-04-26
Also published as: JPH0227592A; EP0348326B1; EP0348326A1; JP2594643B2; DE68918894D1; US4901279A

Description

Technisches Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf statische Speicherzellen mit wahlfreiem Zugriff (RAM) und spezieller auf solche Zellen, die mit Metall-Schottky-Feldeffekttransistoren vom Anreicherungs-/Verarmungstyp (MESFETs) ausgeführt sind und einen verringerten Bereitschaftsstromverbrauch aufweisen.

Hintergrund der Erfindung

Mit Bezug auf Fig. 1 ist eine herkömmliche statische Sechs-Transistor-RAM-Zelle 10 gezeigt, die aus Galliumarsenid(GaAs)-MES- FETs aufgebaut ist. Die Zelle 10 umfaßt zwei identische, im allgemeinen parallele, über Kreuz gekoppelte Zweige, die mit 12, 12' bezeichnet sind. Zum Zwecke der Erläuterung werden identische Elemente in jedem Zweig mit identischen Bezugszeichen bezeichnet, wobei die Zeichen der Elemente im rechten Zweig gestrichen sind.
Es wird nun die Struktur des Zweigs 12 beschrieben. Ein Verarmungstyplasttransistor, der mit 14 bezeichnet ist, ist mit seinem Drain-Source-Pfad zwischen ein Paar Knoten A, B in Reihe geschaltet und mit seinem Gate mit dem Schaltungsknoten B verbunden. Der Knoten A ist, beispielsweise durch die Verwendung einer geeigneten Metallisierung, für den Anschluß an eine Quelle von Drainvorspannungspotential, das als VDD bezeichnet ist, angepaßt. Ein aktiver Anreicherungstyptransistor 18 ist mit seinem Drain-Source-Pfad zwischen den Schaltungsknoten B und einen Schaltungsknoten C in Reihe geschaltet, wobei der letztere Schaltungsknoten für den Anschluß an eine Schaltungsmasse angepaßt ist. Ein Zugriffstransistor 20 ist an seinem Sourceanschluß mit dem Schaltungsknoten B verbunden, wobei sein Drainanschluß dazu dient, das Bitleitungssignal (BL) zu empfangen, und sein Gateanschluß dazu dient, das Wortleitungssignal (WL) zu empfangen.
Die Zweige 12, 12' sind an den Drainanschlüssen der Lasttransistoren 14, 14' mit dem Schaltungsknoten A verbunden und an den Sourceanschlüssen der aktiven Transistoren 18, 18' mit dem Schaltungsknoten B. Die Zweige 12, 12' sind weiterhin zwischen den Knoten B, B' bzw. den Gateanschlüssen der Transistoren 18', 18 über Kreuz verbunden.
Im Betrieb arbeiten die Transistoren 14, 14', 18, 18' in bekannter Weise als ein bistabiles Flip-Flop, das durch das Wortleitungssignal WL gesteuert wird, um komplementäre Spannungspegel zu lesen oder zu schreiben, indem die Bitleitungssignale BL, BL-quer verwendet werden.
Ein Nachteil der oben beschriebenen Zelle 10 besteht im hohen Stromverbrauch, wenn das Wortleitungssignal WL nicht freigegeben ist (d.h. wenn das Wortleitungssignal WL logisch LOW ist und die Zelle 10 sich in der Bereitschaftsbetriebsart befindet). Zum Zweck der Erläuterung dieses unerwünschten Stromverbrauchs ist es für den Leser notwendig zu verstehen, daß der Gate-Source- Übergang eines MESFET-Bauelementes wie eine Schottky-Diode arbeitet. Von besonderem Interesse in Hinblick auf die Arbeitsweise der Zelle 10 ist diejenige Schottky-Diode, die zwischen dem Gate des aktiven Transistors 18 und dem Schaltungsknoten C gebildet ist, wobei die Diode bei SD1 nur angedeutet angegeben ist.
Zur Fortsetzung der Erklärung des unerwünschten Stromverbrauchs der Zelle 10 in der Bereitschaftsbetriebsart wird zum Zweck der Erläuterung angenommen, daß das Wortleitungssignal WL und die Bitleitungssignale BL, BL-quer in herkömmlicher Weise aktiviert worden sind, um den aktiven Transistor 18 einzuschalten und den aktiven Transistor 18' auszuschalten. Dieser Zustand bewirkt, daß ein Laststrom I1 auf der LOW-Seite durch den Zweig 12 fließt. Das Gate des aktiven Transistors 18 ist bei einem Spannungspegel, der durch die Klemmwirkung der Schottky-Diode SD1 festgelegt wird, vorgespannt, und ein zweiter Laststrom I2 auf der HIGH-Seite fließt entlang des angegebenen Pfades durch den Zweig 12' und die Schottky-Diode SD1. Dieser Laststrom I2 stellt die unerwünschte Stromkomponente dar, die in der Bereitschaftsbetriebsart vorliegt.
EP-A-0 136 106 offenbart ein statisches RAM-Bauelement, das auf Galliumarsenidsubstrat gebildete MESFETs verwendet.

Zusammenfassung der Erfindung

Die Hauptaufgabe der vorliegenden Erfindung besteht darin, eine statische RAM-Zelle anzugeben, die aus MESFETs aufgebaut ist und die weniger Leistung als Bauelemente nach dem Stand der Technik verbraucht.
Eine weitere Aufgabe der Erfindung besteht darin, eine solche statische RAM-Zelle anzugeben, die im Vergleich zu Bauelementen nach dem Stand der Technik keine zusätzliche Fläche auf einer integrierten Schaltung und keine zusätzlichen Vorspannungs- oder Steuerungsleitungen erfordert.
Es wird eine neue und verbesserte statische Speicherzelle mit wahlfreiem Zugriff angeben, die mit Metall-Schottky-Feldeffekttransistoren ausgeführt ist. Die Zelle enthält einen ersten und einen zweiten parallelen Zweig, von denen jeder Zweig umfaßt: einen ersten Schaltungsknoten, der zum Anschluß an eine Quelle von Vorspannungspotential angepaßt ist; einen Lasttransistor, der eine Source aufweist, die mit einem zweiten Schaltungsknoten verbunden ist; einen aktiven Transistor, der einen mit dem zweiten Schaltungsknoten verbundenen Drain und eine mit einem dritten Schaltungsknoten verbundene Source aufweist; einen Zugriffstransistor, der eine mit dem zweiten Schaltungsknoten verbundene Source aufweist; das Gate des Lasttransistors, das mit dem zweiten Schaltungsknoten verbunden ist; das Gate des Zugriffstransistors, das daran angepaßt ist, ein Zellenwortleitungssignal zu empfangen; den Drain des Zugriffstransistors, dar daran angepaßt ist, ein Zellenbitleitungssignal zu empfangen; und den dritten Schaltungsknoten, der für den Anschluß an ein Massepotential angepaßt ist. Der erste und der zweite Zweig sind zwischen den zweiten Knoten und den Gateanschlüssen der aktiven Transistoren über Kreuz verbunden. In jedem Zweig ist eine Stromverringerungsvorrichtung vorgesehen, wobei diese Stromverringerungsvorrichtung umfaßt: Stromverringerungsmittel, die zwischen den ersten Schaltungsknoten und den Drain des Lasttransistors geschaltet sind, um den Drainstrom des Lasttransistors zu verringern, wenn das Wortleitungssignal nicht freigegeben ist; und Mittel zum Anlegen des Wortleitungssignals an die Strombegrenzungsmittel.
In einer Ausführungsform der Erfindung enthalten die Stromverringerungsmittel einen Stromverringerungstransistor, der einen mit dem ersten Schaltungsknoten verbundenen Drain und eine mit dem Drain des Lasttransistors verbundene Source aufweist. Die Mittel zum Anlegen des Wortleitungssignals umfassen einen elektrischen Leiter, der zwischen das Gate des Zugriffstransistors und das Gate des Strombegrenzungstransistors geschaltet ist.

Kurze Beschreibung der Zeichnungen

Die oben genannten und andere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierteren Beschreibung der Erfindung, wie sie in den bei liegenden Zeichnungen dargestellt ist, offensichtlich werden, in denen:
Fig. 1 ein Schaltungsdiagramm einer statischen RAM-Zelle ist, die gemäß dem Stand der Technik, wie hier oben beschrieben, aufgebaut ist;
Fig. 2 ein Schaltungsdiagramm einer statischen RAM-Zelle ist, die gemäß der vorliegenden Erfindung aufgebaut ist;
Fig. 3 eine schematische Draufsicht auf die Speicherzelle der Fig. 2 ist, die auf einer einzigen integrierten Schaltung gemäß der vorliegenden Erfindung hergestellt ist;
Fig. 3A eine Legende zeigt, welche die Gebiete der integrierten Schaltung der Fig. 3 festlegt; und
Fig. 3B eine Schnittansicht ist, die längs der Linie 3B-3B der Fig. 3 aufgenommen wurde.

Detaillierte Beschreibung der Erfindung

Es wird nun auf Fig. 2 Bezug genommen. Es ist eine statische RAM-Zelle 30 gezeigt, die aus GaAs-MESFETs gemäß der vorliegenden Erfindung aufgebaut ist. Die Zelle 10 umfaßt zwei identische, im wesentlichen parallele, über Kreuz gekoppelte Zweige, die mit 32, 32' bezeichnet sind. Zum Zweck der Erläuterung werden identische Elemente im rechten und im linken Zweig durch identische Bezugszeichen bezeichnet, wobei jene Elemente im rechten Zweig gestrichen sind.
Es wird nun die Struktur des Zweigs 32 beschrieben. Ein Strombegrenzungstransistor 34 vom Verarmungstyp ist an seinem Drain mit einem Schaltungsknoten D verbunden. Der Drain eines Lasttransistors 36 ist mit der Source des Strombegrenzungstransistors 34 verbunden und dessen Gate und Source sind mit einem Schaltungsknoten E verbunden. Der Knoten D ist beispielsweise durch die Verwendung einer geeigneten Metallisierung für den Anschluß an eine Quelle von Drainvorspannung, die als VDD bezeichnet wird, angepaßt. Ein aktiver Anreicherungstyptransistor 38 ist mit seinem Drain-Source-Pfad zwischen den Schaltungsknoten E und einen Schaltungsknoten F in Reihe geschaltet, wobei der letztere Schaltungsknoten für den Anschluß an eine Schaltungsmasse oder ein Referenzpotential angepaßt ist. Ein Zugriffstransistor 40 ist an seiner Source mit dem Schaltungsknoten E und an seinem Gate mit dem Gate des Strombegrenzungstransistors 34 verbunden. Der Drain des Zugriffstransistors 40 dient dazu, das Bitleitungssignal BL zu empfangen, während die gemeinsam verbundenen Gateanschlüsse der Transistoren 34 und 40 dazu dienen, das Wortleitungssignal WL zu empfangen.
Die Zweige 32, 32' sind an den Drainanschlüssen der Lasttransistoren 34, 34' mit dem Schaltungsknoten D und an den Sourceanschlüssen der aktiven Transistoren 38, 38' mit dem Schaltungsknoten F verbunden. Die Zweige 32, 32' sind zwischen den Knoten E, E' bzw. den Gateanschlüssen der Transistoren 38', 38 über Kreuz verbunden.
Es wird nun die Arbeitsweise der Zelle 30 in einer zur Betriebsweise der Zelle 10 von Fig. 1 oben ähnlichen Weise beschrieben werden, wobei der Transistor 38 eingeschaltet ist und der Transistor 38' ausgeschaltet ist.
Es ist zu erkennen, daß der Strombegrenzungstransistor 34' einen Verarmungstyptransistor umfaßt, der eine Schwellenspannung aufweist, die in bezug auf die Größe ähnlich der Klemmspannung der Schottky-Diode (in Fig. 2 nicht gezeigt) längs des Gate-Source- Übergangs des aktiven Transistors 38 ist. Deshalb befindet sich der Transistor 34' in einem "leicht" eingeschalteten Zustand, wenn sich die Zelle 30 in einer Bereitschaftsbetriebsart mit einem Wortleitungssignal WL auf einem Null-Volt-Pegel befindet. Dies bedeutet, daß der Transistor 34' einen relativ niedrigen Strom in seinem Drain-Source-Pfad führen wird. Wegen des geringen Spannungsabfalls längs des mit dem niedrigen Stromfluß verknüpften Kanals wird der Spannungspegel an der Source des Strombegrenzungstransistors 34' leicht niedriger sein als der Spannungspegel am Drain. Der am Gate des aktiven Transistors 38 verfügbare Strom liegt deshalb deutlich unterhalb des Stroms bei der normalen Klemmspannung der Gate-Source-Diode, während der Spannungspegel am Gate etwas verringert, aber ausreichend ist, um die Zelle 30 in einem stabilen Bereitschaftsbetriebszustand zu halten.
Auf diese Weise ist der Laststrom 12 (Fig. 1) in der gemäß der vorliegenden Erfindung aufgebauten Zelle 30 in der Bereitschaftsbetriebsart in hohem Maße verringert. Wenn das Wortleitungssignal WL freigegeben ist (d.h. auf einen hohen logischen Pegel geschaltet ist), wird der Strombegrenzungstransistor 34' "stärker" eingeschaltet und die Spannung am Schaltungsknoten E' steigt bis zu einer normalen Schottky-Klemmspannung, so daß dem aktiven Transistor 38 der maximale Gatetreiberstrom geliefert wird. Natürlich versteht sich, daß der Betrieb der Zelle 30 dazu entgegengesetzt identisch ist, wenn der EIN/AUS-Zustand des aktiven Transistors 38, 38' umgekehrt wird.
Zusätzlich zur Verhinderung des Fließens des Stroms 12 auf der HIGH-Seite (Fig. 1) in der Bereitschaftsbetriebsart dient der Strombegrenzungstransistor 34 dazu, daß das Drain-Source-Potential des Lasttransistors 36 verringert wird, wobei auch die Größe des Laststroms 11 auf der LOW-Seite (Fig. 1) in der Bereitschaftsbetriebsart verringert wird. Es wird bei einer gemäß der vorliegenden Erfindung aufgebauten Zelle 30 geschätzt, daß in der Bereitschaftsbetriebsart ungefähr 50 Prozent weniger Gesamtstrom als bei einer Zelle 10 der Fig. 1 nach dem Stand der Technik verbraucht wird.
Es wird nun auf Fig. 3, 3A und 3B Bezug genommen. Es ist gezeigt, daß die Zelle 30 auf einem integrierten Schaltungschip 50 hergestellt ist. Die bevorzugte, gezeigte Herstellung ist eine symmetrische Anordnung mit geteilter Wortleitung, d.h. ein längs einer Mittellinie CL umgeklapptes Spiegelbild, das Wortleitungssignalanschlüsse WL an entgegengesetzten Enden der Zelle 30 beinhaltet. Die verschiedenen Gebiete in der integrierten Schaltung 50, welche die Transistoren der Zelle 30 festlegen, sind durch dieselben Bezugszeichen, die in der Fig. 2 verwendet sind, bezeichnet, und die Anschlüsse zum Empfangen der Wort- und Bitleitungssignale und der Vorspannung sind ebenfalls identisch bezeichnet. Gatematerial und ohmsches Kontaktmetall sind mit Legenden (Fig. 3, 3A) und Bezugspfeilen (Fig. 3B) bezeichnet. Dotierte Drain-/Sourcegebiete sind in Fig. 3, 3B sichtbar, und ein beispielhaftes dotiertes Kanalgebiet (d.h. das Kanalgebiet des Transistors 38) ist unterhalb des Gatematerials in Fig. 3B sichtbar. Die Sourcevorspannung VSS von Fig. 3 umfaßt die Schaltungsmasse von Fig. 2.
Wie aus einer Betrachtung von Fig. 3 offensichtlich wird, wird der Strombegrenzungstransistor 34 vom Verarmungstyp dadurch gebildet, daß die Wortleitung WL in ein Gebiet 52 ausgedehnt wird, das den Teil des N&spplus;-Source-/Draingebiets, das zu einem VDD-Anschluß führt, überdeckt. In gleicher Weise ist der Strombegrenzungstransistor 34' vom Verarmungstyp an der gegenüberliegenden Seite der Zelle 30 dadurch gebildet, daß die Wortleitung WL in ein Gebiet 52' ausgedehnt wird.
Man wird erkennen, daß diese aktiven Strombegrenzungstransistoren ohne Vergrößerung der Fläche der Zelle 30 auf der integrierten Schaltung 50 hergestellt werden, da die Verbindung von N-Gebiet zu VDD ungeachtet des Vorhandenseins der Strombegrenzungstransistoren 34, 34' in der Anordnung der Fig. 3 notwendig ist. In der Tat würden, wenn man die Bildung der Strombegrenzungstransistoren 34, 34' vermeiden würde (die parasitär wären, wenn sie unbeabsichtigt gebildet würden), besondere VDD- oder WL-Kontakte erforderlich sein, was die Zelle vergrößern würde. Deshalb kann die gemäß der vorliegenden Erfindung aufgebaute Zelle 30 auf einer kleineren Fläche der integrierten Schaltung 50 hergestellt werden als derjenigen, die benötigt wird, um eine ähnlich aufgebaute Zelle 10 (Fig. 1) nach dem Stand der Technik zu bilden.
Es wird deshalb eine neue und verbesserte statische MESFET-RAM- Zelle angegeben, die im Vergleich zu Bauelementen nach dem Stand der Technik einen verringerten Stromverbrauch aufweist. Die Zelle kann in einer identischen oder geringeren Fläche auf einer integrierten Schaltung als Zellen nach dem Stand der Technik hergestellt werden. Die Zelle findet besondere Anwendung in großen statischen RAM-Schaltungen.
Während die vorliegende Erfindung in Bezug auf eine besondere Ausführungsform beschrieben worden ist, versteht es sich, daß die Erfindung nicht darauf eingeschränkt ist. Obwohl die Ausführung mit GaAs-MESFETs gezeigt ist, findet die vorliegende Erfindung zum Beispiel Anwendung in MESFET-RAM-Zellen des gezeigten Typs, die aus anderen Halbleitermaterialien einschließlich Verbindungen vom III-V-Typ hergestellt sind. Es versteht sich deshalb für den Fachmann, daß verschiedene Änderungen in Bezug auf Gestalt und Umfang der beschriebenen Ausführungsform ausgeführt werden können, ohne vom Umfang der Erfindung abzuweichen, wie sie durch die beigefügten Ansprüche festgelegt ist.

Claims

1. Statische Speicherzelle mit wahlfreiem Zugriff (RAM), die mit Metall-Schottky-Feldeffekttransistoren ausgeführt ist, wobei die Zelle einen ersten und einen zweiten Zweig enthält und jeder Zweig einen ersten Schaltungsknoten (D), der zum Anschluß an eine Quelle von Vorspannungspotential (Vdd) angepaßt ist, einen Lasttransistor (36), der eine Source und ein Gate aufweist, die mit einem zweiten Schaltungsknoten (E) verbunden sind, einen aktiven Transistor (38), der einen mit dem zweiten Schaltungsknoten (E) verbundenen Drain und eine mit einem dritten Schaltungsknoten (F) verbundene Source aufweist, und einen Zugriffstransistor (40) umfaßt, der eine mit dem zweiten Schaltungsknoten (E) verbundene Source aufweist, wobei das Gate des Zugriffstransistors angepaßt ist, ein Zellenwortleitungssignal zu empfangen, der Drain des Zugriffstransistors (40) angepaßt ist, ein Zellenbitleitungssignal zu empfangen, und der dritte Schaltungsknoten (F) für den Anschluß an ein Referenzpotential (0V) angepaßt ist, wobei der erste und der zweite Zweig zwischen den zweiten Knoten (E) und den Gateanschlüssen der aktiven Transistoren (38) über Kreuz verbunden sind,

gekennzeichnet durch eine Stromverringerungsvorrichtung in jedem Zweig, die umfaßt:

Stromverringerungsmittel (34), die zwischen den ersten Schaltungsknoten (D) und den Drain des Lasttransistors (36) geschaltet sind, um den Drainstrom des Lasttransistors zu verringern, wenn das Wortleitungssignal nicht freigegeben ist; und

Mittel zum Anlegen des Wortleitungssignals an die Stromverringerungsmittel (34).

2. Zelle nach Anspruch 1, wobei:

die Stromverringerungsmittel einen Stromverringerungstransistor (34) enthalten, der einen mit dem ersten Schaltungsknoten (D) verbundenen Drain und eine mit dem Drain des Lasttransistors (36) verbundene Source aufweist; und

die Mittel zum Anlegen des Wortleitungssignals einen elektrischen Leiter umfassen, der zwischen das Gate des Zugriffstransistors (40) und das Gate des Stromverringerungstransistors (34) geschaltet ist.

3. Zelle nach Anspruch 1 oder 2, wobei alle Transistoren aus - Halbleitermaterialien vom III-V-Typ hergestellt sind.

4. Zelle nach Anspruch 3, wobei alle Transistoren Metall- Schottky-Feldeffekttransistoren aus Galliumarsenid (GaAs) umfassen.

5. Zelle nach Anspruch 1 oder 2, wobei alle Transistoren auf einer einzigen integrierten Schaltung hergestellt sind.

6. Zelle nach Anspruch 5, wobei die integrierte Schaltung in einer Anordnung mit geteilter Wortleitung mit Wortleitungsanschlüssen an gegenüberliegenden Seiten der Schaltung hergestellt ist; und

die Stromverringerungs- und Lasttransistoren dicht nebeneinander in jedem der Zweige auf der integrierten Schaltung angeordnet sind; und

die Gateanschlüsse der Stromverringerungs- und Zugriffstransistoren in jedem der ersten und zweiten Zweige sich ein fortlaufendes Metallisierungsgebiet teilen.