DE68917614T2 - Verfahren zum Ausrichten und zur Herstellung eines Verbindungszapfens. - Google Patents

Verfahren zum Ausrichten und zur Herstellung eines Verbindungszapfens.

Info

Publication number
DE68917614T2
DE68917614T2 DE68917614T DE68917614T DE68917614T2 DE 68917614 T2 DE68917614 T2 DE 68917614T2 DE 68917614 T DE68917614 T DE 68917614T DE 68917614 T DE68917614 T DE 68917614T DE 68917614 T2 DE68917614 T2 DE 68917614T2
Authority
DE
Germany
Prior art keywords
layer
pillar
conductive
pattern
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE68917614T
Other languages
English (en)
Other versions
DE68917614D1 (de
Inventor
Jeffrey E Brighton
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of DE68917614D1 publication Critical patent/DE68917614D1/de
Application granted granted Critical
Publication of DE68917614T2 publication Critical patent/DE68917614T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

  • Die Erfindung betrifft allgemein die Herstellung von Halbleitervorrichtungen. Insbesondere betrifft die Erfindung die Herstellung von Säulen-Zwischenverbindungen zwischen Metallschichten, die durch eine Isolierschicht getrennt sind.
  • Bei der Herstellung von Halbleitervorrichtungen ist es oft erforderlich, an ausgewählten Stellen elektrische Zwischenverbindungen zwischen zwei vertikal getrennten Metallschichten herzustellen. Eine Technik zur Herstellung solcher elektrischer Zwischenverbindungen ist als das "via"-Verfahren bekannt. Mit dem via-Verfahren wird einfach ein Loch durch einen Isolator geätzt, der zwischen den beiden voneinander getrennten Schichten liegt. Wird die obere der beiden Metallschichten aufgebracht, so tritt sie durch das Loch mit der unteren Schicht in Kontakt.
  • Alternativ können solche elektrischen Zwischenverbindungen durch die Verwendung von Säulen geschaffen werden. Säulen sind leitende, sich vertikal erstreckende Pfosten, die auf der unteren der beiden vertikal getrennten Schichten gebildet werden und sich zu der oberen Schicht erstrecken. Säulen können durch ein Additiv-Verfahren gebildet werden, bei dem die Säulen der unteren leitenden Schicht an gewünschten Stellen hinzugefügt werden. Alternativ können Säulen durch ein Subtraktiv-Verfahren gebildet werden, bei dem sowohl die Säule als auch die untere leitende Schicht ausgehend von einer dicken leitenden Lage gebildet werden. Diese leitende Lage kann eine Mehrzahl einzelner leitender Schichten enthalten.
  • Ein besonderes Subtraktiv-Verfahren zur Bildung von Säulen ergibt sich aus der auf die Inhaberin der vorliegenden Erfindung übertragenen EP-A-0 317 770, die hier durch Bezugnahme mit eingeschlossen wird. Bei diesem Verfahren werden sowohl eine Säule als auch ein Muster, das in der unteren der beiden vertikal getrennten Metallschichten festgelegt ist, individuell mit einem gemeinsamen Merkmal wie einem Kontakt ausgerichtet. Folglich sind die Säule und das Muster vertikal miteinander ausgerichtet. Dieses Ausrichtverfahren führt jedoch zu einem Problem der Herstellbarkeit.
  • Insbesondere wird durch den ersten Ausrichtschritt vertikal das Säulenmuster mit dem allgemeinen Merkmal ausgerichtet. Aufgrund praktischer Gegebenheiten bei der Halbleiterherstellung kann das Säulenmuster ungenau mit dem allgemeinen Merkmal ausgerichtet sein, wobei es jedoch innerhalb einer vorbestimmten seitlichen Entfernung von dem allgemeinen Merkmal bleibt. Diese Entfernung stellt eine Toleranz dar, die durch photolithographische oder andere Herstellungsgrenzen definiert ist. Beträgt diese Toleranz z.B. ±1/2 Mikron (1 Mikron = 1 Mikrometer), so kann im schlimmsten Fall die Säule seitlich um bis zu 1/2 Mikrometer von dem gemeinsamen Merkmal weg verschoben sein.
  • Mit dem zweiten Ausrichtschritt wird ein in der unteren leitenden Schicht gebildetes Leitmuster mit dem gemeinsamen Merkmal ausgerichtet. Das Leitmuster kann wiederum seitlich von der vertikalen Ausrichtung mit dem gemeinsamen Merkmal weg durch einen Abstand des schlimmsten Falls verschoben sein, der durch die Herstellungstoleranz gegeben ist. Werden diese beiden Ausrichtschritte kombiniert, so verdoppelt sich die Herstellungstoleranz. Z.B. kann ein Säulenmuster seitlich von dem gemeinsamen Merkmal weg nach rechts um 1/2 Mikrometer verschoben sein, während das Leitmuster seitlich von dem gemeinsamen Merkmal weg um 1/2 Mikrometer nach links verschoben ist. Mit den 1/2 Mikrometer-Toleranzen können die Säule und das Leitmuster um einen Mikrometer voneinander weg verschoben sein.
  • Das oben beschriebene Subtraktiv-Verfahren ergibt sich auch aus "Pillar Interconnections for VLSI Technology" von M. Welch u.a. (IEEE VLSI Multilevel Interconnection Conference, Seiten 450-456, Juni 9-10, 1986, Santa Clara, Kalifornien).
  • Eine Lösung des Problems der verdoppelten Toleranz besteht darin, die Säulen und Leitungen so zu dimensionieren, daß dieser im schlimmsten Fall auftretende Effekt einer doppelten Verschiebung kompensiert wird. Für das obige Beispiel ist diese Kompensation äquivalent zur Verwendung von ±1-Mikrometer-Layout-Normen, wenn auch ein Herstellungsverfahren sonst mit Erfolg zur Herstellung von Halbleitervorrichtungen unter Verwendung von ±1/2-Mikrometer-Layout-Normen führt. Eine solche Lösung verringert jedoch auf unerwünschte Weise die Dichte der hergestellten Halbleitervorrichtung.
  • Demgemäß besteht ein Bedarf an einem Verfahren, mit dem Säulen gebildet werden können, ohne daß hierbei das Layout dem zuvor genannten Effekt der verdoppelten Toleranz unterworfen ist.
  • Dementsprechend besteht ein Vorteil der Erfindung darin, daß ein Subtraktiv-Verfahren für die Herstellung von Säulen geschaffen wird.
  • Ein weiterer Vorteil der Erfindung besteht darin, daß ein solches verbessertes Verfahren zur Erzeugung von Säulen geschaffen wird, bei dem nur eine Ausrichtung mit einem vorhandenen Halbleitermerkmal erfolgt.
  • Der obige und weitere Vorteile der Erfindung, wie in den Ansprüchen definiert, ergeben sich durch ein Verfahren zum Verbinden von Metallschichten durch eine isolierende Zwischenschicht hindurch. Das Verfahren geht von einem Substrat aus, auf dem eine Ausrichtstruktur vorgesehen ist. Als nächstes werden bei dem Verfahren auf dem Substrat eine erste Schicht und eine Säulenschicht aus elektrisch leitenden Materialien gebildet. Daraufhin werden ein erstes Schichtmuster in der ersten Schicht und ein Säulenmuster in der Säulenschicht gebildet. Das erste Schichtmuster wird mit der Ausrichtstruktur ausgerichtet, und das Säulenmuster wird mit dem ersten Schichtmuster ausgerichtet. Als nächstes wird eine Isolierschicht über der ersten Schicht und der Säulenschicht aufgebracht, und Teile der Isolierschicht werden entfernt, um einen kleinen Teil der Säulenschicht freizulegen.
  • Schließlich wird eine zweite Schicht aus leitendem Material über der isolierenden Schicht und der Säulenschicht aufgebracht. Die zweite Schicht aus leitendem Material bildet ein zweites Schichtmuster, das so festgelegt ist, daß die Säulenschicht die erste und die zweite Schicht miteinander verbindet.
  • Die Erfindung ergibt sich deutlicher anhand der detaillierten Beschreibung und Ansprüche in Verbindung mit den Figuren, in denen gleiche Bezugszeichen gleichartige Elemente angeben; hierbei zeigen:
  • Figuren 1A-1C schematische Querschnittsansichten eines Teils einer Halbleitervorrichtung bei einer anfänglichen Stufe der Herstellung einer Säule gemäß der Erfindung;
  • Figuren 2A-2C schematische Querschnittsansichten der Säule nach einer ersten Zwischenstufe bei dem erfindungsgemäßen Verfahren;
  • Figuren 3A-3C schematische Querschnittsansichten der Säule nach einer zweiten Zwischenstufe bei dem erfindungsgemäßen Verfahren;
  • Figuren 4A-4C schematische Querschnittsansichten der Säule nach einer dritten Zwischenstufe bei dem erfindungsgemäßen Verfahren;
  • Figur 5 eine schematische Ansicht des in den Figuren 1B-4B dargestellten Querschnitts nach einer vierten Zwischenstufe bei der Herstellung der Säule;
  • Figur 6 eine schematische Ansicht des in Fig. 5 dargestellten Querschnitts nach einer fünften Zwischenstufe bei der Herstellung der Säule; und
  • Figur 7 eine schematische Ansicht des in Fig. 5 gezeigten Querschnitts nach einer Endstufe bei der Herstellung der Säule.
  • Die Figuren 1A-7 zeigen eine Halbleitervorrichtung 10 bei verschiedenen Stufen während der Herstellung einer leitenden Säule, die Metallschichten in der Vorrichtung 10 miteinander verbindet. Die Figuren 1A-7 zeigen nur eine einzige Säule anstelle einer vollständigen Halbleitervorrichtung. Dem Fachmann ist klar, daß eine vollständige Halbleitervorrichtung viele solche Säulen enthalten kann, die im wesentlichen so aufgebaut sind, wie dies hier beschrieben wird. Die Figuren 1A-4A zeigen diesen einzelnen Säulenteil der Vorrichtung 10 in einer seitlichen Querschnittsansicht, die durch die Linie A-A der Fig. 1C definiert ist. In gleicher Weise zeigen die Figuren 1B-4B eine seitliche Querschnittsansicht, die durch eine Linie B-B der Fig. 1C definiert ist, und die Figuren 1C-4C zeigen eine Draufsicht dieses einzelnen Säulenteils der Vorrichtung 10. Alle Figuren 1A-7 zeigen eine gemeinsame Stelle in der Vorrichtung 10. Folglich zeigt jede in den Figuren 1A-7 dargestellte Querschnittsansicht eine Ebene, die senkrecht zu den Ebenen ist, die durch die anderen, in den Figuren 1A-7 wiedergegebenen Querschnittsansichten dargestellt sind.
  • Die Figuren 1A-1C zeigen eine anfängliche Stufe bei der Herstellung gemäß der Erfindung. Nach den Figuren 1A-1C enthält die Vorrichtung 10 eine Isolierschicht 12. Die Isolierschicht kann irgendeines einer großen Vielfalt von Halbleitermerkmalen (nicht gezeigt) auf der Vorrichtung 10 überdecken. Eine relativ dünne Sperrschicht 14 liegt über der Schicht 12, eine relativ dicke Metallschicht 16 liegt über der Sperrschicht 14, eine relativ dünne Sperrschicht 18 liegt über der Schicht 16, eine relativ dicke Metallschicht 20 liegt über der Schicht 18, und eine relativ dünne Sperrschicht 22 liegt über der Schicht 20. Bei der bevorzugten Ausführungsform bestehen die Sperr- oder Grenzschichten 14, 18 und 22 aus dem gleichen Material. Dieses Material ist so gewählt, daß es als Ätzbegrenzung für später folgende Stufen bei der Herstellung der Vorrichtung 10 wirken kann. Überdies wird dieses Material so gewählt, daß es wirksam das Wandern von Störstellen von Metallschichten 16 und 18 abwärts durch die Isolierschicht 12 hindurch zu anderen Halbleitermerkmalen der Vorrichtung 10 stoppt. Somit ist bei der bevorzugten Ausführungsform jede der Schichten 14, 18 und 22 eine Ti:W- Schicht, die unter Verwendung herkömmlicher Techniken mit einer Dicke von annähernd 2300 Angström aufgebracht wird.
  • Die Metallschichten 16 und 20 weisen leitende Materialien auf, die herkömmlicherweise bei der Herstellung von Halbleitervorrichtungen verwendet werden. Bei der bevorzugten Ausführungsform wird ein mit Kupfer dotiertes Aluminium- Material für die Schichten 16 und 20 verwendet. Überdies werden bei der bevorzugten Ausführungsform die Schichten 16 und 20 bis zu einer Dicke von etwa 0,5 bis 1,0 Mikrometer aufgebracht. Erfindungsgemäß bilden die Sperrschicht 14 und die Metallschicht 16 gemeinsam eine untere leitende Schicht 26. Überdies bildet die Sperrschicht 18 zusammen mit der Metallschicht 20 eine leitende Säulenschicht 28.
  • Die Vorrichtung 10 enthält einen Kontakt 24. Der Kontakt 24 kann ein durch die Isolierschicht 12 in der Vorrichtung 10 hindurchgehendes Loch aufweisen, das mit einem feuerfesten Metall wie Wolfram gefüllt wurde. Wie in den Figuren gezeigt, ist dieses feuerfeste Material zur Oberfläche der Isolierschicht 12 vor dem Aufbringen der Schichten 14-22 zurückplanarisiert. Alternativ kann der Kontakt 24 aus einem herkömmlichen geneigten Kontakt (nicht gezeigt) bestehen. Ein Ende des Kontaktes 24 (nicht gezeigt) kann so mit einem Halbleitermaterial in Kontakt treten, daß eine elektrische Verbindung zwischen dem Halbleitermaterial und den darüberliegenden Metallschichten hergestellt ist. Das andere Ende des Kontaktes 24 tritt an der Grenze zwischen der Isolierschicht 12 und der Sperrschicht 14 aus der Isolierschicht 12 heraus.
  • Der Kontakt 24 besitzt eine Ausrichtstruktur, auf die ein in der unteren leitenden Schicht 26 gebildetes Muster bezogen ist. Für die Zwecke der Erfindung muß diese Ausrichtstruktur jedoch kein Kontakt sein, sie kann vielmehr irgendein Merkmal sein, das zuvor in der Vorrichtung 10 gebildet wurde und mit dem eine darüberliegende Metallschicht ausgerichtet wird.
  • Die Figuren 2A-2C zeigen eine Stufe bei der Herstellung nach der Erfindung, die sich nach einer Ausführung verschiedener Verfahrensschritte nach der in den Figuren 1A-1C gezeigten Struktur ergibt. Überdies zeigen die Figuren 2A, 2B und 2C die gleichen Querschnittsansichten, wie sie in den Figuren 1A, 1B bzw. 1C dargestellt sind. Als erstes wurde ein Leitmuster durch Aufbringen eines positiven Photoresists 30 festgelegt, das Teile der Sperrschicht 22 überdeckt. Das Leitmuster ist vertikal mit dem Kontakt 24 ausgerichtet. In anderen Worten wird das Leitmuster den Kontakt 24 direkt überdecken, wenn das Leitmuster in einem später auftretenden Verfahrensschritt vertikal nach unten übertragen wird. Überdies wird das Photoresist 30 sowohl hinsichtlich der Breite (siehe Fig. 2A) als auch der Länge (siehe Fig. 2B) hinreichend groß dimensioniert, so daß ein im schlimmsten Fall auftretendes seitliches Verschieben des Photoresists 30 innerhalb von Herstellungstoleranzen nicht dazu führt, daß irgendein Teil des Kontaktes 24 vertikal nicht mit dem durch das Photoresist 30 definierten Leitmuster ausgerichtet ist.
  • Als nächstes werden durch einen Ätzschritt Teile der Sperrschicht 22 entsprechend der durch das Photoresist 30 geschaffenen Leitmusterfestlegung entfernt. Bei der bevorzugten Ausführungsform wird ein reaktives Ionenätzen angewandt, so daß im wesentlichen gerade, vertikale Wände in der Sperrschicht 22 gebildet werden. Bei dem reaktiven Ionenätzverfahren wird eine trockene Fluor-Chemie angewandt. Die trockene Fluor- Chemie ätzt Ti:W mit einer schnelleren Rate, als es das mit Kupfer dotierte Aluminium ätzt, aus dem die Schicht 20 besteht. Folglich dient die Schicht 20 als Ätzbegrenzung für das Ätzen der Schicht 22.
  • Nach dem Ätzen der Schicht 22 überträgt ein weiterer Ätzschritt das Leitmuster nach unten in die Metallschicht 20. Bei der bevorzugten Ausführungsform wird ein reaktives Ionenätzen angewandt, so daß sich eine im wesentlichen gerade vertikale Wand ergibt. Bei diesem Ätzschritt wird eine trockene Chlor-Chemie angewandt, so daß die Grenzschicht 18 als Ätzbegrenzung wirkt.
  • Als nächstes wird bei einem darauffolgenden Ätzschritt ein reaktives Ionenätzen angewandt, um das Leitmuster nach unten in die Schicht 18 zu übertragen. Bei diesem Ätzschritt wird eine trockene Fluor-Chemie angewandt, so daß die Metallschicht 16 als eine Ätzbegrenzung dient. Als Ergebnis der oben beschriebenen drei Ätzschritte wurde das durch das Photoresist 30 festgelegte Leitmuster nach unten in die Säulenschicht 28 übertragen. Überdies sind bei der vorliegenden Herstellungsstufe nur das Photoresist 30 und die Metallschicht 16 in der Vertikalrichtung freigelegt (siehe Fig. 2C).
  • Die Figuren 3A-3C zeigen die Vorrichtung 10 nach dem Ausführen aufeinanderfolgender Verfahrensschritte. Die Figuren 3A, 3B und 3C zeigen die gleichen Querschnittsansichten, wie sie in den Figuren 2A, 2B bzw. 2C dargestellt sind. Somit wurde das Photoresist 30 (siehe Figuren 2A-2C) von der Vorrichtung 10 abgezogen, und ein zweites Photoresist 32 wurde aufgebracht. Das Photoresist 32 ist vertikal mit dem Leitmuster ausgerichtet, das zuvor in die Säulenschicht 28 wie zuvor erläutert übertragen wurde. Damit ist jegliche Ausrichtung des Photoresists 32 mit dem Kontakt 24 unwesentlich und rein zufällig. Darüber hinaus überlappt das Photoresist 32, wie in den Figuren 3A und 3C gezeigt, die Breite der Metallschicht 20. Die Ausdehnung dieser Überlappung ermöglicht ein seitliches Verschieben des Photoresists 32 bezüglich des in der Metallschicht 20 gebildeten Leitmusters innerhalb von Herstellungstoleranzen, so daß Teile des Photoresists 32 sicher die gesamte Breite der Metallschicht 20 bedecken. Nur eine Herstellungstoleranz muß für diese Überlappung berücksichtigt werden.
  • Nach dem Aufbringen des Photoresists 32 werden durch einen Ätzschritt freigelegte Teile der Sperrschicht 22 entfernt, so daß sich die in den Figuren 3A-3C gezeigte Struktur ergibt. Bei der bevorzugten Ausführungsform wird wiederum ein reaktives Ionenätzen mit einer trockenen Fluor-Chemie angewandt, so daß in der Sperrschicht 22 vertikale Wände gebildet werden und die Metallschicht 20 als eine Ätzbegrenzung wirkt. Als Ergebnis dieses Ätzvorgangs wurde in der Sperrschicht 22 ein Säulenmuster gebildet. Wie in den Figuren 3A und 3B gezeigt, überlappt dieses Säulenmuster nicht die Metallschicht 20, sie ist vielmehr innerhalb der Grenzen der Metallschicht 20 enthalten.
  • Die Figuren 4A-4C zeigen die Erfindung nach der Ausführung aufeinanderfolgender Verfahrensschritte auf der in den Figuren 3A-3C gezeigten Struktur. Überdies zeigen die Figurren 4A, 4B und 4C die gleichen Ansichten, wie sie durch die Figuren 3A, 3B bzw. 3C dargestellt sind. Nachdem das Säulenmuster in der Grenzschicht 22 gebildet wurde, wird die Photoresistschicht 32 (siehe Figuren 3A-3C) abgezogen, und es wird eine Reihe von Ätzschritten durchgeführt, um die in den Figuren 4A-4C gezeigte Struktur zu erzeugen. Durch den ersten Ätzschritt in dieser Reihe werden freigelegte Teile der Metallschichten 16 und 20 entfernt. Bei der bevorzugten Ausführungsform wird ein reaktives Ionenätzen mit einer trockenen Chlor-Chemie angewandt, so daß die Gesamtheit der Schichten 16 und 20 schneller geätzt wird als die Grenzschicht 22. Mit diesem Ätzschritt wird das Säulenmuster nach unten in die Metallschicht 20 übertragen, während durch ihn gleichzeitig das Leitmuster nach unten in die Metallschicht 16 übertragen wird. Sperrschichten 14 und 18 dienen als Ätzbegrenzung für das Ätzen der Schichten 16 bzw. 20.
  • Als nächstes werden durch einen weiteren Ätzschritt Teile der Sperrschichten 14, 18 und 22 entfernt. Es wird wiederum ein reaktives Ionenätzverfahren unter Verwendung einer trockenen Fluor-Chemie angewandt, so daß sich vertikale Wände mit einem nur unbedeutenden Ätzen der Schichten 16 und 20 ergeben. Mit diesem Ätzschritt wird das Säulenmuster nach unten in die Sperrschicht 18 übertragen, so daß das Säulenmuster nun in der Säulenschicht 28 gebildet ist. Gleichzeitig wurde das Leitmuster nach unten in die Sperrschicht 14 übertragen, so daß das Leitmuster jetzt in der unteren leitenden Schicht 26 gebildet ist. Zusätzlich werden Teile der Isolierschicht 12, die nicht unter dem Säulen- oder Leitmuster liegen, auf den Abschluß dieses Ätzvorgangs hin freigelegt. Teile der Isolierschicht 12 können aufgrund eines Überätzens des abschließenden Ätzvorgangs entfernt werden. Aus einem solchen Entfernen ergibt sich jedoch kein nennenswerter Schaden in diesen Bereichen der Vorrichtung 10.
  • Fig. 5 zeigt die gleiche Querschnittsansicht der Vorrichtung, wie sie in Fig. 4B dargestellt ist, und sie zeigt einen darauffolgenden Verfahrensschritt. Nach Fig. 5 wurde eine Schicht 34 aus Isoliermaterial über der Vorrichtung 10 bis zu einer Dicke von annähernd 2,3 Mikrometer bei der vorliegenden Ausführungsform aufgebracht. Diese Dicke bedeckt vollständig die Säulenschicht 28 und die untere Metallschicht 26. Überdies wird bei der bevorzugten Ausführungsform ein plasmaangereichertes CVD-Oxid für das Isoliermaterial 34 verwendet. Als nächstes wird ein Material 36 wie ein Photoresist über dem Isoliermaterial 34 mit einer Aufschleudertechnik aufgebracht, um Täler und unebene Teile einer oberen Fläche 38 des Materials 34 aufzufüllen. Das Material 36 wird so gewählt, daß sich nach einer Ausführung der Aufschleudertechnik eine ebene Oberfläche 40 ergibt.
  • Überdies wird das Material 36 so gewählt, daß die Ätzrate des Materials 36 im wesentlichen gleich der Ätzrate des Materials 34 ist. Dann wird in einem Rückätzvorgang die Oberfläche 40 nach unten in die Schicht 34 versetzt, um einen Teil der Schicht 20 freizulegen, wie in Fig. 6 gezeigt. Bei der bevorzugten Ausführungsform wird ein reaktives Ionenätzen mit CHF&sub3; und O&sub2; oder einer anderen Fluor- Chemie angewandt, so daß die Schicht 20 nicht wesentlich geätzt wird. Durch ein Einstellen der Flußraten, Drücke und Leistungspegel in einem reaktiven Ionenätzsystem kann das 1:1-Ätzverhältnis zwischen Materialien 36 und 34 erreicht werden. Bei der bevorzugten Ausführungsform bleiben annähernd 1000 Angström der Schicht 20 nach diesem Rückätzvorgang freigelegt.
  • Wie in Fig. 7 gezeigt, wurde eine obere leitende Schicht 42, die eine Sperrschicht 44 enthält, die das Isoliermaterial 34 überdeckt, und eine Metallschicht 46 aufweist, die die Schicht 44 überdeckt, auf einer ebenen Oberfläche 40 aufgebracht. Durch darauffolgende Musterungs- und Ätzvorgänge wird eine Leitung in einer oberen leitenden Schicht 42 festgelegt, so daß diese Leitung vertikal mit der Säulenschicht 28 ausgerichtet ist.
  • Im Ergebnis schafft die vorliegende Erfindung ein verbessertes Verfahren zur Bildung von Säulen in Halbleitervorrichtungen. Insbesondere wird das Leitmuster der unteren leitenden Schicht mit einer Ausrichtstruktur auf der Vorrichtung 10 ausgerichtet, und dann wird ein Säulenmuster mit dem Leitmuster ausgerichtet. Folglich stellt ein durch Herstellungstoleranzen verursachtes seitliches Verschieben des schlimmsten Falles sicher, daß alle Leitungen, Säulen und Ausrichtstrukturen innerhalb einer einzigen Herstellungstoleranzgrenze der Strukturen bleiben, mit denen sie in Kontakt stehen.
  • In der vorhergehenden Beschreibung wird eine bevorzugte Ausführungsform der Erfindung erläutert. Z.B. brauchen die hier erläuterten besonderen Metalle bei der Ausführung des erfindungsgemäßen Verfahrens nicht verwendet zu werden. Vielmehr können zwei beliebige verschiedene Metallsysteme verwendet werden, die bei einer Verwendung in Verbindung mit einer besonderen Ätz-Chemie unterschiedliche Ätzraten aufweisen. Überdies können die hier erörterten besonderen Dicken angepaßt werden, und das oben erörterte Verfahren kann bei verschiedenen Niveaus in der Halbleitervorrichtung wiederholt werden.

Claims (7)

1. Verfahren zum Verbinden einer ersten und einer zweiten Schicht durch eine isolierende Zwischenschicht, wobei das Verfahren die Schritte umfaßt:
Bilden der ersten leitenden Schicht über einem Substrat, auf dem sich eine Ausrichtstruktur befindet, wobei eine leitende Säulenschicht die erste Schicht überdeckt und eine Sperrschicht die Säulenschicht überdeckt;
Entfernen von Abschnitten der Säulen- und Sperrschichten zur Bildung eines Erstschichtmusters in den Säulen- und Sperrschichten, wobei das Erstschichtmuster auf die Ausrichtstruktur ausgerichtet ist;
Entfernen der Sperrschicht zur Bildung eines Säulenmusters in der Sperrschicht, wobei das Säulenmuster auf das Erstschichtmuster ausgerichtet ist;
Übertragen des Erstschichtmusters auf die erste leitende Schicht und des Säulenmusters auf die Säulenschicht;
Bilden der die erste leitende Schicht überdeckenden Isolierschicht; und
Bilden der die isolierende Schicht und die Säulenschicht überdeckenden zweiten leitenden Schicht.
2. Verfahren nach Anspruch 1, ferner enthaltend den Schritt des Aufbringens eines Materials über der Isolierschicht in der Weise, daß das Material eine im wesentlichen ebene Oberfläche aufweist und daß die Ätzrate des Materials im wesentlichen gleich der Ätzrate der Isolierschicht ist.
3. Verfahren nach Anspruch 2, bei welchem die Isolierschicht ein zur Bedeckung der ersten leitenden Schicht und der Säulenschicht mit ausreichender Dicke gebildetes Plasmaoxid ist.
4. Verfahren nach Anspruch 2, bei welchem das Material ein Photoresist ist und der Schritt des Aufbringens des Materials einen Aufschleudervorgang zum Planarisieren des Photoresists enthält.
5. Verfahren nach Anspruch 1, zusätzlich enthaltend den Schritt des Bildens der ersten leitenden Schicht und der Säulenschicht in der Weise, daß sie jeweils eine untere Sperrschicht und eine obere Metallschicht aufweisen.
6. Verfahren nach Anspruch 1, bei welchem der Schritt des Übertragens die Schritte enthält:
gleichzeitiges Ätzen von Abschnitten der oberen und unteren leitenden Schichten unter Verwendung eines Ätzmittels, das vollständig durch die leitenden Schichten hindurchätzt, ohne daß die Sperrschichten durchgeätzt werden, und
gleichzeitiges Ätzen von Abschnitten der ersten, zweiten und dritten Sperrschichten unter Verwendung der oberen und unteren leitenden Schichten als Ätzbegrenzungen.
7. Verfahren nach Anspruch 6, bei welchem die beiden Ätzschritte einen reaktiven Ionenätzvorgang enthalten, so daß im wesentlichen vertikale Wände während der Ätzschritte gebildet werden.
DE68917614T 1988-02-26 1989-01-26 Verfahren zum Ausrichten und zur Herstellung eines Verbindungszapfens. Expired - Fee Related DE68917614T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/161,573 US5025303A (en) 1988-02-26 1988-02-26 Product of pillar alignment and formation process

Publications (2)

Publication Number Publication Date
DE68917614D1 DE68917614D1 (de) 1994-09-29
DE68917614T2 true DE68917614T2 (de) 1994-12-22

Family

ID=22581752

Family Applications (1)

Application Number Title Priority Date Filing Date
DE68917614T Expired - Fee Related DE68917614T2 (de) 1988-02-26 1989-01-26 Verfahren zum Ausrichten und zur Herstellung eines Verbindungszapfens.

Country Status (4)

Country Link
US (2) US5025303A (de)
EP (1) EP0329969B1 (de)
JP (1) JPH027544A (de)
DE (1) DE68917614T2 (de)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2773366B2 (ja) * 1990-03-19 1998-07-09 富士通株式会社 多層配線基板の形成方法
JP3238395B2 (ja) * 1990-09-28 2001-12-10 株式会社東芝 半導体集積回路
JP3063338B2 (ja) * 1991-11-30 2000-07-12 日本電気株式会社 半導体装置およびその製造方法
IT1252539B (it) * 1991-12-18 1995-06-19 St Microelectronics Srl Procedimento per la realizzazione di strutture metrologiche particolarmente per la misura diretta di errori introdotti da sistemi di allineamento.
US5504375A (en) * 1992-03-02 1996-04-02 International Business Machines Corporation Asymmetric studs and connecting lines to minimize stress
US5432999A (en) * 1992-08-20 1995-07-18 Capps; David F. Integrated circuit lamination process
JPH06314687A (ja) * 1993-04-30 1994-11-08 Sony Corp 多層配線構造の半導体装置およびその製造方法
KR970007174B1 (ko) * 1994-07-07 1997-05-03 현대전자산업 주식회사 반도체 소자의 금속배선 형성방법
KR960006068A (ko) * 1994-07-29 1996-02-23 가네꼬 히사시 반도체 장치 및 이의 제조 방법
US5650881A (en) * 1994-11-02 1997-07-22 Texas Instruments Incorporated Support post architecture for micromechanical devices
KR0167889B1 (ko) * 1995-06-09 1999-02-01 김주용 반도체 소자의 비아홀의 형성방법
US5700739A (en) * 1995-08-03 1997-12-23 Taiwan Semiconductor Manufacturing Company Ltd Method of multi-step reactive ion etch for patterning adjoining semiconductor metallization layers
US5693568A (en) * 1995-12-14 1997-12-02 Advanced Micro Devices, Inc. Reverse damascene via structures
US5693556A (en) * 1995-12-29 1997-12-02 Cypress Semiconductor Corp. Method of making an antifuse metal post structure
US5639692A (en) * 1996-04-08 1997-06-17 Chartered Semiconductor Manufacturing Pte, Ltd. Non-etch back SOG process using a metal via stud
US6004874A (en) * 1996-06-26 1999-12-21 Cypress Semiconductor Corporation Method for forming an interconnect
JPH10261709A (ja) * 1996-09-27 1998-09-29 Nec Corp 半導体装置の製造方法
US6291891B1 (en) 1998-01-13 2001-09-18 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method and semiconductor device
TW425666B (en) * 1999-08-12 2001-03-11 Taiwan Semiconductor Mfg Manufacturing method for borderless via on semiconductor device
US6783999B1 (en) * 2003-06-20 2004-08-31 Infineon Technologies Ag Subtractive stud formation for MRAM manufacturing
EP2081224A1 (de) * 2007-12-27 2009-07-22 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Maskenloses Verfahren zur Vorbereitung von Metallkontakten für die Verbindung von Halbleitersubstraten
WO2018063324A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Chip assemblies employing solder bonds to back-side lands including an electrolytic nickel layer
US11508617B2 (en) * 2019-10-24 2022-11-22 Applied Materials, Inc. Method of forming interconnect for semiconductor device
US11257677B2 (en) 2020-01-24 2022-02-22 Applied Materials, Inc. Methods and devices for subtractive self-alignment

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4410622A (en) * 1978-12-29 1983-10-18 International Business Machines Corporation Forming interconnections for multilevel interconnection metallurgy systems
JPS57120295A (en) * 1981-01-17 1982-07-27 Mitsubishi Electric Corp Semiconductor memory device
GB8316476D0 (en) * 1983-06-16 1983-07-20 Plessey Co Plc Producing layered structure
JPS60136337A (ja) * 1983-12-22 1985-07-19 モノリシツク・メモリ−ズ・インコ−ポレイテツド 2重層処理においてヒロツク抑制層を形成する方法及びその構造物
JPS6164166A (ja) * 1984-09-06 1986-04-02 Toshiba Corp 半導体装置
US4674174A (en) * 1984-10-17 1987-06-23 Kabushiki Kaisha Toshiba Method for forming a conductor pattern using lift-off
US4614021A (en) * 1985-03-29 1986-09-30 Motorola, Inc. Pillar via process
US4851895A (en) * 1985-05-06 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Metallization for integrated devices
US4954423A (en) * 1985-08-06 1990-09-04 Texas Instruments Incorporated Planar metal interconnection for a VLSI device
JPS6297353A (ja) * 1985-08-06 1987-05-06 テキサス インスツルメンツ インコ−ポレイテツド Vlsiデバイス用の平面状金属相互接続
DE3627417A1 (de) * 1986-08-13 1988-02-18 Siemens Ag Verfahren zum herstellen von niederohmigen verbindungen in der isolationsschicht zwischen zwei metallisierungsebenen
JPH0770527B2 (ja) * 1987-02-27 1995-07-31 アメリカン テレフォン アンド テレグラフ カムパニー デバイス作製方法
DE3879213D1 (de) * 1988-12-16 1993-04-15 Siemens Ag Verfahren zur selbstjustierten herstellung von kontakten zwischen in uebereinander angeordneten verdrahtungsebenen einer integrierten schaltung enthaltenen leiterbahnen.

Also Published As

Publication number Publication date
DE68917614D1 (de) 1994-09-29
US5025303A (en) 1991-06-18
EP0329969B1 (de) 1994-08-24
JPH027544A (ja) 1990-01-11
EP0329969A1 (de) 1989-08-30
US5436199A (en) 1995-07-25

Similar Documents

Publication Publication Date Title
DE68917614T2 (de) Verfahren zum Ausrichten und zur Herstellung eines Verbindungszapfens.
DE69226819T2 (de) Metallische Planar-Bondfläche mit mehreren Schichten und Verfahren zu ihrer Herstellung
DE3587985T2 (de) Herstellungsverfahren für integrierte Schaltungen und Anordnung.
DE69616081T2 (de) Verbindungsschema für integrierte schaltungen
DE69220644T2 (de) Herstellung von Dielektrika in Halbleitervorrichtungen
DE3852336T2 (de) Verfahren zur Ausbildung eines abgeschirmten Wellenleiters.
DE69211093T2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit selbstjustierten Kontakten zwischen eng beabstandeten Strukturen
DE68923305T2 (de) Elektrische Leitungen für elektronische Bauelemente.
DE3834241C2 (de) Halbleitereinrichtung und Verfahren zum Herstellen einer Halbleitereinrichtung
DE69533385T2 (de) Herstellungsverfahren von Verbindungen über Halbleitervorrichtungen
DE69321149T2 (de) Halbleiter-Kontaktöffnungsstruktur und -verfahren
DE69228099T2 (de) Verfahren zur Herstellung von Sacklöchern und hergestellte Struktur
DE69326269T2 (de) Herstellungsverfahren von Kontaktöffnungen in integrierten Schaltungen
DE2636971C2 (de) Verfahren zum Herstellen einer isolierenden Schicht mit ebener Oberfläche auf einer unebenen Oberfläche eines Substrats
DE19501557A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE69226223T2 (de) Kontaktausrichtung für Festwertspeicher
EP0373258B1 (de) Verfahren zur selbstjustierten Herstellung von Kontakten zwischen in übereinander angeordneten Verdrahtungsebenen einer integrierten Schaltung enthaltenen Leiterbahnen
DE19531602C2 (de) Verbindungsstruktur einer Halbleitereinrichtung und ihr Herstellungsverfahren
DE69930027T2 (de) Metallisierungsverfahren für Halbleiter
DE3544539A1 (de) Halbleiteranordnung mit metallisierungsbahnen verschiedener staerke sowie verfahren zu deren herstellung
DE10246682A1 (de) Halbleiter-Vorrichtung
DE19501558B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE19716791B4 (de) Verfahren zum Herstellen von Kontaktöffnungen in einer mehrschichtigen Halbleiterstruktur
DE19719909A1 (de) Zweifaches Damaszierverfahren
DE3855881T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit Zwischenverbindungen, die über einer Halbleiterzone und über einer angrenzenden Isolationszone angebracht sind

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee