JP3063338B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は、半導体の構造及び製造
方法に関し、特に配線間に層間絶縁膜及びスルーホール
が設けられた多層配線を有する半導体装置及びその製造
方法に関する。
方法に関し、特に配線間に層間絶縁膜及びスルーホール
が設けられた多層配線を有する半導体装置及びその製造
方法に関する。
【0002】
【従来の技術】最先端のVLSIに対する高性能化及び
高集積化の要求は高まるばかりであり、それにつれてV
LSI内部の素子を相互に接続する配線の重要性が飛躍
的に高まっている。動作速度は、大雑把にいって、トラ
ンジスタなど素子による遅れと、配線遅延によって決定
され、この内トランジスタに関しては高速化に向けた様
々な提案がなされ、確実に高速化されているが、配線遅
延は、RC時定(R:配線抵抗,C:寄生容量)によっ
て決定されてしまい、しかも配線長が長くなるとRC時
定による遅れが素子による遅れを大幅に上回るようにな
る。従って現在のVLSIの性能は配線が握っていると
いって過言ではなく、配線のR及びCを如何に低く抑え
るかがキーポイントとなっている。
高集積化の要求は高まるばかりであり、それにつれてV
LSI内部の素子を相互に接続する配線の重要性が飛躍
的に高まっている。動作速度は、大雑把にいって、トラ
ンジスタなど素子による遅れと、配線遅延によって決定
され、この内トランジスタに関しては高速化に向けた様
々な提案がなされ、確実に高速化されているが、配線遅
延は、RC時定(R:配線抵抗,C:寄生容量)によっ
て決定されてしまい、しかも配線長が長くなるとRC時
定による遅れが素子による遅れを大幅に上回るようにな
る。従って現在のVLSIの性能は配線が握っていると
いって過言ではなく、配線のR及びCを如何に低く抑え
るかがキーポイントとなっている。
【0003】また、一方信頼性も極めて重要な性能の1
つであり、時としてこの要素が最大の要求になる場合も
ある。3ないし4層配線を有するVLSIの故障品を解
析すると、90%以上が配線系に起因する不良であり、
その内でも配線の断線に端を発するものが大半である。
つであり、時としてこの要素が最大の要求になる場合も
ある。3ないし4層配線を有するVLSIの故障品を解
析すると、90%以上が配線系に起因する不良であり、
その内でも配線の断線に端を発するものが大半である。
【0004】この断線不良の原因としては、エレクトロ
マイグレーション(E/M)やストレスマイグレーショ
ン(S/M)現象が良く知られており、両者とも配線材
料自体と配線を囲む周囲の絶縁材料のストレス及び周囲
温度に依存する。
マイグレーション(E/M)やストレスマイグレーショ
ン(S/M)現象が良く知られており、両者とも配線材
料自体と配線を囲む周囲の絶縁材料のストレス及び周囲
温度に依存する。
【0005】またもう1つの原因は、VLSIの設計に
起因する。前述のように配線のRC時定を小さくするこ
とが重要であるが、Rの削減には配線の膜厚を厚くす
る、抵抗率の低い材料に変更する以外に手段はなく、
またCの削減にも、層間絶縁膜を厚くする、誘電率
の低い材料に変更する以外手段はない。
起因する。前述のように配線のRC時定を小さくするこ
とが重要であるが、Rの削減には配線の膜厚を厚くす
る、抵抗率の低い材料に変更する以外に手段はなく、
またCの削減にも、層間絶縁膜を厚くする、誘電率
の低い材料に変更する以外手段はない。
【0006】電気的には、動作電流を大きくすることで
充放電時間を短縮することが可能であるが、消費電力を
増加させるばかりでなく、E/M寿命を極端に短くして
しまうため配線材料の選択に気をつけなければならな
い。
充放電時間を短縮することが可能であるが、消費電力を
増加させるばかりでなく、E/M寿命を極端に短くして
しまうため配線材料の選択に気をつけなければならな
い。
【0007】
【発明が解決しようとする課題】ここで、従来品を例に
とってその不具合点につき説明する。一般に配線材料と
しては、アルミ・銅合金(Al−Cu)やアルミ・ケイ
素・銅合金(Al−Si−Cu)が広く使われている。
図4に示すように、所定の作り込みのなされたシリコン
基板1上のSiO2膜2上に、第1層のAl−Cu配線
101が形成され、層間絶縁膜102,スルーホール1
03,第2層目のAl−Cu配線104を形成して完成
されていた。なお、3層目以降は同様製法を用いれば良
いので説明を省く。
とってその不具合点につき説明する。一般に配線材料と
しては、アルミ・銅合金(Al−Cu)やアルミ・ケイ
素・銅合金(Al−Si−Cu)が広く使われている。
図4に示すように、所定の作り込みのなされたシリコン
基板1上のSiO2膜2上に、第1層のAl−Cu配線
101が形成され、層間絶縁膜102,スルーホール1
03,第2層目のAl−Cu配線104を形成して完成
されていた。なお、3層目以降は同様製法を用いれば良
いので説明を省く。
【0008】Al−Cu配線は、その被着法としてスパ
ッタ法を、またその加工には、通常のフォトリソグラフ
ィー技術と反応性イオンエッチング法(RIE法)を用
いて行い、スルーホール103の開口も同様の手法を用
いる。この構造を用いるときの最大の問題は、スルーホ
ール部における接続である。
ッタ法を、またその加工には、通常のフォトリソグラフ
ィー技術と反応性イオンエッチング法(RIE法)を用
いて行い、スルーホール103の開口も同様の手法を用
いる。この構造を用いるときの最大の問題は、スルーホ
ール部における接続である。
【0009】同図のように直径1μm程度のスルーホー
ル103を用いると、層間絶縁膜が0.5μm以上にな
ると、105のように、2層目配線104のカバレジが
急激に低下し、1.0μmでは数%以下になってしま
い、これが断線不良を引き起こす原因となるため、安易
に層間膜厚を厚くし容量Cを低減させるわけにはゆかな
い。
ル103を用いると、層間絶縁膜が0.5μm以上にな
ると、105のように、2層目配線104のカバレジが
急激に低下し、1.0μmでは数%以下になってしま
い、これが断線不良を引き起こす原因となるため、安易
に層間膜厚を厚くし容量Cを低減させるわけにはゆかな
い。
【0010】当然のことながら、配線101の膜厚を厚
くすれば、層間絶縁膜の平坦化が困難となり、配線のカ
バレジ低下=E/M寿命の低下に直結する。
くすれば、層間絶縁膜の平坦化が困難となり、配線のカ
バレジ低下=E/M寿命の低下に直結する。
【0011】また、Al−Cu単層配線の場合E/M寿
命は、単純なAl配線に比べ長くなるが、S/M寿命が
短かくなってしまう場合もあり、最近では図5のように
配線101,104の上下をバリアメタル、例えばチタ
ンタングステン膜(TiW)106で挾み込み、さらに
スルーホール16内をタングステン膜(W)107で埋
め込む構造が検討されている。
命は、単純なAl配線に比べ長くなるが、S/M寿命が
短かくなってしまう場合もあり、最近では図5のように
配線101,104の上下をバリアメタル、例えばチタ
ンタングステン膜(TiW)106で挾み込み、さらに
スルーホール16内をタングステン膜(W)107で埋
め込む構造が検討されている。
【0012】確かにこの方法によりS/M寿命,E/M
寿命は大幅に改善され、スルーホール部における断線の
問題も解消されるが、i)TiW膜厚分だけ厚くなり、
層間平坦化が難しくなる。また、ii)スルーホール抵
抗が従来の数倍になるなどの欠点を持ち合せているた
め、超高速VLSIにとっての解決とはならなかった。
寿命は大幅に改善され、スルーホール部における断線の
問題も解消されるが、i)TiW膜厚分だけ厚くなり、
層間平坦化が難しくなる。また、ii)スルーホール抵
抗が従来の数倍になるなどの欠点を持ち合せているた
め、超高速VLSIにとっての解決とはならなかった。
【0013】本発明の目的は、貴金属配線を用いて寿命
特性を改善し、配線抵抗を減らし、スルーホール部の接
続不良をなくした半導体装置およびその製造方法を提供
することにある。
特性を改善し、配線抵抗を減らし、スルーホール部の接
続不良をなくした半導体装置およびその製造方法を提供
することにある。
【0014】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、多層配線構造を有する
半導体装置であって、半導体基板上に形成された第1の
貴金属配線と、 前記第1の貴金属配線上に形成された第
1の層間絶縁膜と、 前記第1の貴金属配線直上域の前記
第1の層間絶縁膜に形成されたスルーホールと、 前記ス
ルーホールの側面に被着した第1の金属膜と前記第1の
貴金属配線との構成原子による相互拡散により前記第1
の貴金属配線の表面に析出した貴金属と、 前記第1の貴
金属配線表面の前記貴金属上に前記スルーホール内で析
出した第1の貴金属による埋設体と、 前記スルーホール
を含むように形成された第2の貴金属配線とを含むもの
である。
め、本発明に係る半導体装置は、多層配線構造を有する
半導体装置であって、半導体基板上に形成された第1の
貴金属配線と、 前記第1の貴金属配線上に形成された第
1の層間絶縁膜と、 前記第1の貴金属配線直上域の前記
第1の層間絶縁膜に形成されたスルーホールと、 前記ス
ルーホールの側面に被着した第1の金属膜と前記第1の
貴金属配線との構成原子による相互拡散により前記第1
の貴金属配線の表面に析出した貴金属と、 前記第1の貴
金属配線表面の前記貴金属上に前記スルーホール内で析
出した第1の貴金属による埋設体と、 前記スルーホール
を含むように形成された第2の貴金属配線とを含むもの
である。
【0015】また、半導体装置の製造方法においては、
所定の素子が形成された半導体基板上に第1の貴金属配
線を形成する工程と、第1の層間絶縁膜を形成する工程
と、第1の貴金属配線直上域に開口を有するフォトレジ
スト膜を形成する工程と、該フォトレジスト膜をマスク
として前記第1の層間絶縁膜にスルーホールを形成する
工程と、前記フォトレジスト膜を除去したのち全面に第
1の金属膜を被着する工程と、熱処理を加え第1の貴金
属配線と第1の金属膜の構成原子を相互拡散させる工程
と、スルーホール内に第1の貴金属による埋設体を析出
させる工程と、スルーホール以外の第1の金属膜を除去
する工程と、スルーホールを含むように第2の貴金属配
線を形成する工程とを含むものである。
所定の素子が形成された半導体基板上に第1の貴金属配
線を形成する工程と、第1の層間絶縁膜を形成する工程
と、第1の貴金属配線直上域に開口を有するフォトレジ
スト膜を形成する工程と、該フォトレジスト膜をマスク
として前記第1の層間絶縁膜にスルーホールを形成する
工程と、前記フォトレジスト膜を除去したのち全面に第
1の金属膜を被着する工程と、熱処理を加え第1の貴金
属配線と第1の金属膜の構成原子を相互拡散させる工程
と、スルーホール内に第1の貴金属による埋設体を析出
させる工程と、スルーホール以外の第1の金属膜を除去
する工程と、スルーホールを含むように第2の貴金属配
線を形成する工程とを含むものである。
【0016】また、所定の素子が形成された半導体基板
上に第1の貴金属配線を形成する工程と、第1の層間絶
縁膜及び第2の金属膜を順次形成する工程と、第1の貴
金属配線直上域に開口を有するフォトレジスト膜を形成
する工程と、該フォトレジスト膜をマスクとして前記第
2の金属膜及び第1の層間絶縁膜を順次除去し、スルー
ホールを開口する工程と、全面に第3の金属膜を被着す
る工程と、反応性イオンエッチング法により側壁部のみ
に第3の金属膜を残存させる工程と、スルーホール内に
第1の貴金属埋設体を析出させる工程と、前記第1のフ
ォトレジスト膜及び第2の金属膜を除去する工程と、ス
ルーホールを含むように第2の貴金属配線を形成する工
程とを含むものである。
上に第1の貴金属配線を形成する工程と、第1の層間絶
縁膜及び第2の金属膜を順次形成する工程と、第1の貴
金属配線直上域に開口を有するフォトレジスト膜を形成
する工程と、該フォトレジスト膜をマスクとして前記第
2の金属膜及び第1の層間絶縁膜を順次除去し、スルー
ホールを開口する工程と、全面に第3の金属膜を被着す
る工程と、反応性イオンエッチング法により側壁部のみ
に第3の金属膜を残存させる工程と、スルーホール内に
第1の貴金属埋設体を析出させる工程と、前記第1のフ
ォトレジスト膜及び第2の金属膜を除去する工程と、ス
ルーホールを含むように第2の貴金属配線を形成する工
程とを含むものである。
【0017】第1および第2の貴金属配線は、金又は、
銀からなるものである。
銀からなるものである。
【0018】第1,第2,第3の金属膜は、チタン,タ
ングテスンあるいは、チタンとタングステンの合金膜か
らなるものである。
ングテスンあるいは、チタンとタングステンの合金膜か
らなるものである。
【0019】第1の貴金属による埋設体は、無電解メッ
キ法により形成された金あるいは、無電解メッキ法によ
り形成された銀である。
キ法により形成された金あるいは、無電解メッキ法によ
り形成された銀である。
【0020】
【作用】アルミ系材料に比べ、E/M寿命で数10倍,
S/M寿命にして数百倍以上長い寿命を持ち、しかも抵
抗が数10%低いという極めて優れた性能を持つ金又は
銀のような貴金属材料を用いることで寿命特性を改善
し、配線抵抗を減らし、さらにスルーホール部における
接続不良を解消する。
S/M寿命にして数百倍以上長い寿命を持ち、しかも抵
抗が数10%低いという極めて優れた性能を持つ金又は
銀のような貴金属材料を用いることで寿命特性を改善
し、配線抵抗を減らし、さらにスルーホール部における
接続不良を解消する。
【0021】
【実施例】次に本発明について図面を参照して説明す
る。図1は、本発明の一実施例を示す断面図である。図
において、所定の作り込みのなされたシリコン基板1上
のSiO22上に、1層目の第1金配線11が形成さ
れ、層間絶縁膜12に設けられたスルーホール13の側
壁に、Ti膜14が設けられ、スルーホール13内はす
べて金15によって埋設され、スルーホール13を含む
ように2層目の第2金配線16が形成されることででき
ている。
る。図1は、本発明の一実施例を示す断面図である。図
において、所定の作り込みのなされたシリコン基板1上
のSiO22上に、1層目の第1金配線11が形成さ
れ、層間絶縁膜12に設けられたスルーホール13の側
壁に、Ti膜14が設けられ、スルーホール13内はす
べて金15によって埋設され、スルーホール13を含む
ように2層目の第2金配線16が形成されることででき
ている。
【0022】なお、10は、金配線と絶縁膜とを密着さ
せるチッ化チタン膜(TiN)である。もっとも、金配
線11,16に代えて銀配線を用い、金15の代りに銀
を埋設体として用いても、さらに、TiN膜10は、W
膜あるいはTiW膜であっても全く差し支えない。次に
本実施例の製造方法の実施例につき説明する。
せるチッ化チタン膜(TiN)である。もっとも、金配
線11,16に代えて銀配線を用い、金15の代りに銀
を埋設体として用いても、さらに、TiN膜10は、W
膜あるいはTiW膜であっても全く差し支えない。次に
本実施例の製造方法の実施例につき説明する。
【0023】(実施例1)まず図2(a)のように、所
定の作り込みのなされたシリコン基板1上のSiO22
上に、TiN膜10,Au膜20をそれぞれスパッタ法
により約300Å,約100Å被着し、フォトレジスト
膜21を通常のフォトリソグラフィー技術を用いてパタ
ーンニング形成する。
定の作り込みのなされたシリコン基板1上のSiO22
上に、TiN膜10,Au膜20をそれぞれスパッタ法
により約300Å,約100Å被着し、フォトレジスト
膜21を通常のフォトリソグラフィー技術を用いてパタ
ーンニング形成する。
【0024】この状態でフォトレジスト膜21をマスク
に無電解メッキ法により第1金配線11を約1μmの厚
さまでメッキする。このメッキには、例えばNEケムキ
ャット(株)製のスーパーメックスA液を用い、液温7
0℃,pH=7.0にて約2.5時間処理すれば良い。
無電解メッキの場合、電流通路は不必要なため、TiN
膜10,Au膜20の膜厚は、前記膜厚以下でも良い
が、電解メッキ法を用いるためには、Au膜20,膜厚
を300Å以上に設定する必要がある。何故なら、電流
通路となるTiN,Au膜の抵抗が高いとメッキ膜厚バ
ラツキを引き起こすからである。
に無電解メッキ法により第1金配線11を約1μmの厚
さまでメッキする。このメッキには、例えばNEケムキ
ャット(株)製のスーパーメックスA液を用い、液温7
0℃,pH=7.0にて約2.5時間処理すれば良い。
無電解メッキの場合、電流通路は不必要なため、TiN
膜10,Au膜20の膜厚は、前記膜厚以下でも良い
が、電解メッキ法を用いるためには、Au膜20,膜厚
を300Å以上に設定する必要がある。何故なら、電流
通路となるTiN,Au膜の抵抗が高いとメッキ膜厚バ
ラツキを引き起こすからである。
【0025】例えばNEケムキャット(株)製のECF
メッキ液を用い、液温65℃,pH=7.0,電流密度
0.4A/dm2で約5分間メッキすれば、約1μmの
金メッキ膜が得られる。次にフォトレジスト膜21を除
去したのち、全面をイオンミリング法によりエッチバッ
クして第1金配線間のTiN膜10,Au膜20をエッ
チングすることにより、金配線同士を分離する。
メッキ液を用い、液温65℃,pH=7.0,電流密度
0.4A/dm2で約5分間メッキすれば、約1μmの
金メッキ膜が得られる。次にフォトレジスト膜21を除
去したのち、全面をイオンミリング法によりエッチバッ
クして第1金配線間のTiN膜10,Au膜20をエッ
チングすることにより、金配線同士を分離する。
【0026】続いて同図(b)のように全面に層間膜1
2を形成したのち、所定の位置に開口部を有するフォト
レジスト膜22をマスクとしてRIE法により層間絶縁
膜12にスルーホール13を形成する。
2を形成したのち、所定の位置に開口部を有するフォト
レジスト膜22をマスクとしてRIE法により層間絶縁
膜12にスルーホール13を形成する。
【0027】一般的に層間絶縁膜としては、下層配線の
段だらしを目的としてプラズマ気相成長法(PCVD)
によるSiO2膜と、塗布焼成膜(SOG膜)との積層
膜が良く用いられる。
段だらしを目的としてプラズマ気相成長法(PCVD)
によるSiO2膜と、塗布焼成膜(SOG膜)との積層
膜が良く用いられる。
【0028】SiO2とSOG膜とのエッチレートが同
一となるようなRIE条件により、しかも側壁がほぼ垂
直となるようにスルーホール13を開口する。ここでエ
ッチングレートが大きく異なると、どちらかの膜が出っ
ぱったり,引っ込んだりして後工程の側壁膜の形成を阻
害することになってしまう。
一となるようなRIE条件により、しかも側壁がほぼ垂
直となるようにスルーホール13を開口する。ここでエ
ッチングレートが大きく異なると、どちらかの膜が出っ
ぱったり,引っ込んだりして後工程の側壁膜の形成を阻
害することになってしまう。
【0029】次いで、フォトレジスト膜22を除去した
のち、全面に100〜200ÅのTi膜14をスパッタ
被着し、N2雰囲気中で400〜500℃の熱処理を施
すと同図(c)のように第1金配線11とTi膜14と
が相互拡散し、スルーホール13内の配線表面には金原
子が出てくる。
のち、全面に100〜200ÅのTi膜14をスパッタ
被着し、N2雰囲気中で400〜500℃の熱処理を施
すと同図(c)のように第1金配線11とTi膜14と
が相互拡散し、スルーホール13内の配線表面には金原
子が出てくる。
【0030】熱処理は、炉を用いてもランプアニーラー
を用いても良いが、O2の分圧を極力0に近付けなけれ
ばならない。そうしないとTi膜が酸化されてしまい相
互拡散が防げられる。またこのTi膜14の膜厚は極力
薄く形成しないと、相互拡散の条件が厳しくなったり、
配線抵抗を大幅に上昇させてしまう。
を用いても良いが、O2の分圧を極力0に近付けなけれ
ばならない。そうしないとTi膜が酸化されてしまい相
互拡散が防げられる。またこのTi膜14の膜厚は極力
薄く形成しないと、相互拡散の条件が厳しくなったり、
配線抵抗を大幅に上昇させてしまう。
【0031】続いて前述と同方法により無電解金メッキ
を行い、同図(d)のようにスルーホール内に金を析出
させ、RIE法によりTi膜14をエッチバックする
と、Ti膜14の側壁膜と金15により埋設されたスル
ーホールが形成される。この無電解金メッキ法は、今の
場合、金上のみに金メッキ膜が析出するため鬆のない埋
設が可能となる。ただし、下地配線の電位差によりメッ
キレートが異なるという欠点も持ち合せている。
を行い、同図(d)のようにスルーホール内に金を析出
させ、RIE法によりTi膜14をエッチバックする
と、Ti膜14の側壁膜と金15により埋設されたスル
ーホールが形成される。この無電解金メッキ法は、今の
場合、金上のみに金メッキ膜が析出するため鬆のない埋
設が可能となる。ただし、下地配線の電位差によりメッ
キレートが異なるという欠点も持ち合せている。
【0032】つまり、シリコン基板,トランジスタのエ
ミッタ,フローティングなどの違いにより埋込性が違っ
てくるということである。この欠点をカバーするために
Ti膜14が存在し、全面をTi膜で接続することによ
り電位差を軽減させることを目的としている。これまで
の検討の結果では、100Å程度あれば、通常の場合、
10%以内にメッキ厚バラツキを抑えられる。最後に第
2層目の金配線16を形成することで図1の構造が完成
する。
ミッタ,フローティングなどの違いにより埋込性が違っ
てくるということである。この欠点をカバーするために
Ti膜14が存在し、全面をTi膜で接続することによ
り電位差を軽減させることを目的としている。これまで
の検討の結果では、100Å程度あれば、通常の場合、
10%以内にメッキ厚バラツキを抑えられる。最後に第
2層目の金配線16を形成することで図1の構造が完成
する。
【0033】(実施例2)本実施例は、前実施例の方法
をもってしても、メッキバラツキを抑え込めない場合に
有効な方法を提供する。図3(a)において、まず、実
施例1と同様に層間絶縁膜12までを形成しておき、全
面に第1のTi膜31を500〜1000Å被着したの
ち、所定の位置に開口を有するフォトレジスト膜22を
形成して、このフォトレジストをマスクにRIE法によ
り第1のTi膜31,層間絶縁膜12を順次エッチング
する。
をもってしても、メッキバラツキを抑え込めない場合に
有効な方法を提供する。図3(a)において、まず、実
施例1と同様に層間絶縁膜12までを形成しておき、全
面に第1のTi膜31を500〜1000Å被着したの
ち、所定の位置に開口を有するフォトレジスト膜22を
形成して、このフォトレジストをマスクにRIE法によ
り第1のTi膜31,層間絶縁膜12を順次エッチング
する。
【0034】続いて全面に第2のTi膜32を500〜
1000Åスパッタ被着し、RIE法によりエッチバッ
クし、同図(b)のように側壁部のみに第2Ti膜32
を残す。この状態で第1のTi膜と第2のTi膜と下層
配線とが電気的に接続されたことになる。本実施例では
エッチバック法により第2Ti膜32の側壁残しを行っ
ているため、ある程度膜厚が厚くなっても良い。実施例
1ではせいぜい300Å程度であったが、本実施例では
かなり厚くできるため、下層配線の電位差を大幅に緩和
できる。
1000Åスパッタ被着し、RIE法によりエッチバッ
クし、同図(b)のように側壁部のみに第2Ti膜32
を残す。この状態で第1のTi膜と第2のTi膜と下層
配線とが電気的に接続されたことになる。本実施例では
エッチバック法により第2Ti膜32の側壁残しを行っ
ているため、ある程度膜厚が厚くなっても良い。実施例
1ではせいぜい300Å程度であったが、本実施例では
かなり厚くできるため、下層配線の電位差を大幅に緩和
できる。
【0035】このTi膜厚は、スルーホール13の直径
と、深さにより左右され、直径0.8μm,深さ1μm
の場合、1000Å程度が適当である。
と、深さにより左右され、直径0.8μm,深さ1μm
の場合、1000Å程度が適当である。
【0036】次いで無電解金メッキを行い、層間絶縁膜
表面とほぼ同じ高さまで金をメッキし、スルーホールを
埋設した後、フォトレジスト膜22を除去し、RIE法
により第1及び第2のTi膜をエッチバックし、最後に
第2層目金配線を形成すれば図1の構造が完成する。以
上は側壁膜としてTi膜を用いた場合につき説明した
が、W膜,TiW膜でも選択メッキが可能なため、問題
なく使用できる。
表面とほぼ同じ高さまで金をメッキし、スルーホールを
埋設した後、フォトレジスト膜22を除去し、RIE法
により第1及び第2のTi膜をエッチバックし、最後に
第2層目金配線を形成すれば図1の構造が完成する。以
上は側壁膜としてTi膜を用いた場合につき説明した
が、W膜,TiW膜でも選択メッキが可能なため、問題
なく使用できる。
【0037】また、配線材料,スルーホール埋設材料と
して金を用いる場合について述べてきたが、銀に代えて
も一向に差し支えない。銀の場合、図2(a)におい
て、Au膜20の代りにスパッタ銀を使用し、無電解メ
ッキにはNEケムキャット(株)製のスーパーメックス
B液を用いれば良い。
して金を用いる場合について述べてきたが、銀に代えて
も一向に差し支えない。銀の場合、図2(a)におい
て、Au膜20の代りにスパッタ銀を使用し、無電解メ
ッキにはNEケムキャット(株)製のスーパーメックス
B液を用いれば良い。
【0038】
【発明の効果】以上説明したように本発明によれば、従
来配線材料として使われていたアルミ系合金に代えて、
貴金属(金又は銀)を用いた配線を実現することによ
り、E/M寿命,S/M寿命を大幅に延ばすとともに数
10%配線抵抗を減らすことができ、あわせて従来問題
となっていたスルーホール部における接続不良を完全に
解決することができるため、VLSIの高信頼性化,高
速化に対し極めて有効である。
来配線材料として使われていたアルミ系合金に代えて、
貴金属(金又は銀)を用いた配線を実現することによ
り、E/M寿命,S/M寿命を大幅に延ばすとともに数
10%配線抵抗を減らすことができ、あわせて従来問題
となっていたスルーホール部における接続不良を完全に
解決することができるため、VLSIの高信頼性化,高
速化に対し極めて有効である。
【図1】本発明の一実施例の半導体チップの断面図であ
る。
る。
【図2】(a)〜(d)は、本発明の製造方法の実施例
を説明するための主要工程における断面図である。
を説明するための主要工程における断面図である。
【図3】(a),(b)は、本発明の製造方法の他の実
施例を説明するための主要工程における断面図である。
施例を説明するための主要工程における断面図である。
【図4】従来例を示す半導体チップの断面図である。
【図5】他の従来例を示す半導体チップの断面図であ
る。
る。
1 シリコン基板 2 SiO2膜 10 TiN膜 11 第1金配線 12 層間絶縁膜 13 スルーホール 14 Ti膜 15 金埋設体 16 第2金配線 20 金膜 21 フォトレジスト膜 22 フォトレジスト膜 31 第1Ti膜 32 第2Ti膜
Claims (3)
- 【請求項1】 多層配線構造を有する半導体装置であっ
て、半導体基板上に形成された第1の貴金属配線と、 前記第1の貴金属配線上に形成された第1の層間絶縁膜
と、 前記第1の貴金属配線直上域の前記第1の層間絶縁膜に
形成されたスルーホールと、 前記スルーホールの側面に被着した第1の金属膜と前記
第1の貴金属配線との構成原子による相互拡散により前
記第1の貴金属配線の表面に析出した貴金属と、 前記第1の貴金属配線表面の前記貴金属上に前記スルー
ホール内で析出した第1の貴金属による埋設体と、 前記スルーホールを含むように形成された第2の貴金属
配線とを含む ことを特徴とする半導体装置。 - 【請求項2】 所定の素子が形成された半導体基板上に
第1の貴金属配線を形成する工程と、第1の層間絶縁膜
を形成する工程と、第1の貴金属配線直上域に開口を有
するフォトレジスト膜を形成する工程と、該フォトレジ
スト膜をマスクとして前記第1の層間絶縁膜にスルーホ
ールを形成する工程と、前記フォトレジスト膜を除去し
たのち全面に第1の金属膜を被着する工程と、熱処理を
加え第1の貴金属配線と第1の金属膜の構成原子を相互
拡散させる工程と、スルーホール内に第1の貴金属によ
る埋設体を析出させる工程と、スルーホール以外の第1
の金属膜を除去する工程と、スルーホールを含むように
第2の貴金属配線を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項3】 所定の素子が形成された半導体基板上に
第1の貴金属配線を形成する工程と、第1の層間絶縁膜
及び第2の金属膜を順次形成する工程と、第1の貴金属
配線直上域に開口を有するフォトレジスト膜を形成する
工程と、該フォトレジスト膜をマスクとして前記第2の
金属膜及び第1の層間絶縁膜を順次除去し、スルーホー
ルを開口する工程と、全面に第3の金属膜を被着する工
程と、反応性イオンエッチング法により側壁部のみに第
3の金属膜を残存させる工程と、スルーホール内に第1
の貴金属埋設体を析出させる工程と、前記第1のフォト
レジスト膜及び第2の金属膜を除去する工程と、スルー
ホールを含むように第2の貴金属配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3342346A JP3063338B2 (ja) | 1991-11-30 | 1991-11-30 | 半導体装置およびその製造方法 |
US07/982,607 US5294836A (en) | 1991-11-30 | 1992-11-27 | Semiconductor device having a wiring strip of noble metal and process of fabricating the semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3342346A JP3063338B2 (ja) | 1991-11-30 | 1991-11-30 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05152448A JPH05152448A (ja) | 1993-06-18 |
JP3063338B2 true JP3063338B2 (ja) | 2000-07-12 |
Family
ID=18353016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3342346A Expired - Lifetime JP3063338B2 (ja) | 1991-11-30 | 1991-11-30 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5294836A (ja) |
JP (1) | JP3063338B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5493152A (en) * | 1993-11-09 | 1996-02-20 | Vlsi Technology, Inc. | Conductive via structure for integrated circuits and method for making same |
JPH07221174A (ja) * | 1993-12-10 | 1995-08-18 | Canon Inc | 半導体装置及びその製造方法 |
JP2679680B2 (ja) * | 1995-04-24 | 1997-11-19 | 日本電気株式会社 | 半導体装置の製造方法 |
US5770519A (en) * | 1995-06-05 | 1998-06-23 | Advanced Micro Devices, Inc. | Copper reservoir for reducing electromigration effects associated with a conductive via in a semiconductor device |
US5684331A (en) * | 1995-06-07 | 1997-11-04 | Lg Semicon Co., Ltd. | Multilayered interconnection of semiconductor device |
US6420786B1 (en) | 1996-02-02 | 2002-07-16 | Micron Technology, Inc. | Conductive spacer in a via |
US5861647A (en) * | 1996-10-02 | 1999-01-19 | National Semiconductor Corporation | VLSI capacitors and high Q VLSI inductors using metal-filled via plugs |
TW375779B (en) * | 1997-06-03 | 1999-12-01 | United Microelectronics Corp | Method for treating via side wall |
JP2000223656A (ja) | 1999-02-03 | 2000-08-11 | Rohm Co Ltd | 無線通信装置用半導体装置およびこれを用いた無線通信装置 |
JP3686325B2 (ja) | 2000-10-26 | 2005-08-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
JP3954312B2 (ja) | 2001-01-15 | 2007-08-08 | ローム株式会社 | 半導体装置の製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3304362A (en) * | 1964-12-31 | 1967-02-14 | Inland Electronic Products Cor | Glass-to-metal seals in electronic devices |
US3483610A (en) * | 1967-06-08 | 1969-12-16 | Bell Telephone Labor Inc | Thermocompression bonding of foil leads |
US4121241A (en) * | 1977-01-03 | 1978-10-17 | Raytheon Company | Multilayer interconnected structure for semiconductor integrated circuit |
US4835593A (en) * | 1986-05-07 | 1989-05-30 | International Business Machines Corporation | Multilayer thin film metallurgy for pin brazing |
US5025303A (en) * | 1988-02-26 | 1991-06-18 | Texas Instruments Incorporated | Product of pillar alignment and formation process |
US4872050A (en) * | 1988-03-15 | 1989-10-03 | Mitsubishi Denki Kabushiki Kaisha | Interconnection structure in semiconductor device and manufacturing method of the same |
JPH01302842A (ja) * | 1988-05-31 | 1989-12-06 | Nec Corp | 多層配線構造の半導体装置 |
-
1991
- 1991-11-30 JP JP3342346A patent/JP3063338B2/ja not_active Expired - Lifetime
-
1992
- 1992-11-27 US US07/982,607 patent/US5294836A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05152448A (ja) | 1993-06-18 |
US5294836A (en) | 1994-03-15 |
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