JP3063338B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3063338B2 JP3063338B2 JP3342346A JP34234691A JP3063338B2 JP 3063338 B2 JP3063338 B2 JP 3063338B2 JP 3342346 A JP3342346 A JP 3342346A JP 34234691 A JP34234691 A JP 34234691A JP 3063338 B2 JP3063338 B2 JP 3063338B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- noble metal
- wiring
- hole
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
- H01L23/53247—Noble-metal alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体の構造及び製造
方法に関し、特に配線間に層間絶縁膜及びスルーホール
が設けられた多層配線を有する半導体装置及びその製造
方法に関する。
方法に関し、特に配線間に層間絶縁膜及びスルーホール
が設けられた多層配線を有する半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】最先端のＶＬＳＩに対する高性能化及び
高集積化の要求は高まるばかりであり、それにつれてＶ
ＬＳＩ内部の素子を相互に接続する配線の重要性が飛躍
的に高まっている。動作速度は、大雑把にいって、トラ
ンジスタなど素子による遅れと、配線遅延によって決定
され、この内トランジスタに関しては高速化に向けた様
々な提案がなされ、確実に高速化されているが、配線遅
延は、ＲＣ時定（Ｒ：配線抵抗，Ｃ：寄生容量）によっ
て決定されてしまい、しかも配線長が長くなるとＲＣ時
定による遅れが素子による遅れを大幅に上回るようにな
る。従って現在のＶＬＳＩの性能は配線が握っていると
いって過言ではなく、配線のＲ及びＣを如何に低く抑え
るかがキーポイントとなっている。
高集積化の要求は高まるばかりであり、それにつれてＶ
ＬＳＩ内部の素子を相互に接続する配線の重要性が飛躍
的に高まっている。動作速度は、大雑把にいって、トラ
ンジスタなど素子による遅れと、配線遅延によって決定
され、この内トランジスタに関しては高速化に向けた様
々な提案がなされ、確実に高速化されているが、配線遅
延は、ＲＣ時定（Ｒ：配線抵抗，Ｃ：寄生容量）によっ
て決定されてしまい、しかも配線長が長くなるとＲＣ時
定による遅れが素子による遅れを大幅に上回るようにな
る。従って現在のＶＬＳＩの性能は配線が握っていると
いって過言ではなく、配線のＲ及びＣを如何に低く抑え
るかがキーポイントとなっている。
【０００３】また、一方信頼性も極めて重要な性能の１
つであり、時としてこの要素が最大の要求になる場合も
ある。３ないし４層配線を有するＶＬＳＩの故障品を解
析すると、９０％以上が配線系に起因する不良であり、
その内でも配線の断線に端を発するものが大半である。
つであり、時としてこの要素が最大の要求になる場合も
ある。３ないし４層配線を有するＶＬＳＩの故障品を解
析すると、９０％以上が配線系に起因する不良であり、
その内でも配線の断線に端を発するものが大半である。
【０００４】この断線不良の原因としては、エレクトロ
マイグレーション（Ｅ／Ｍ）やストレスマイグレーショ
ン（Ｓ／Ｍ）現象が良く知られており、両者とも配線材
料自体と配線を囲む周囲の絶縁材料のストレス及び周囲
温度に依存する。
マイグレーション（Ｅ／Ｍ）やストレスマイグレーショ
ン（Ｓ／Ｍ）現象が良く知られており、両者とも配線材
料自体と配線を囲む周囲の絶縁材料のストレス及び周囲
温度に依存する。
【０００５】またもう１つの原因は、ＶＬＳＩの設計に
起因する。前述のように配線のＲＣ時定を小さくするこ
とが重要であるが、Ｒの削減には配線の膜厚を厚くす
る、抵抗率の低い材料に変更する以外に手段はなく、
またＣの削減にも、層間絶縁膜を厚くする、誘電率
の低い材料に変更する以外手段はない。
起因する。前述のように配線のＲＣ時定を小さくするこ
とが重要であるが、Ｒの削減には配線の膜厚を厚くす
る、抵抗率の低い材料に変更する以外に手段はなく、
またＣの削減にも、層間絶縁膜を厚くする、誘電率
の低い材料に変更する以外手段はない。
【０００６】電気的には、動作電流を大きくすることで
充放電時間を短縮することが可能であるが、消費電力を
増加させるばかりでなく、Ｅ／Ｍ寿命を極端に短くして
しまうため配線材料の選択に気をつけなければならな
い。
充放電時間を短縮することが可能であるが、消費電力を
増加させるばかりでなく、Ｅ／Ｍ寿命を極端に短くして
しまうため配線材料の選択に気をつけなければならな
い。
【０００７】
【発明が解決しようとする課題】ここで、従来品を例に
とってその不具合点につき説明する。一般に配線材料と
しては、アルミ・銅合金（Ａｌ−Ｃｕ）やアルミ・ケイ
素・銅合金（Ａｌ−Ｓｉ−Ｃｕ）が広く使われている。
図４に示すように、所定の作り込みのなされたシリコン
基板１上のＳｉＯ2膜２上に、第１層のＡｌ−Ｃｕ配線
１０１が形成され、層間絶縁膜１０２，スルーホール１
０３，第２層目のＡｌ−Ｃｕ配線１０４を形成して完成
されていた。なお、３層目以降は同様製法を用いれば良
いので説明を省く。
とってその不具合点につき説明する。一般に配線材料と
しては、アルミ・銅合金（Ａｌ−Ｃｕ）やアルミ・ケイ
素・銅合金（Ａｌ−Ｓｉ−Ｃｕ）が広く使われている。
図４に示すように、所定の作り込みのなされたシリコン
基板１上のＳｉＯ2膜２上に、第１層のＡｌ−Ｃｕ配線
１０１が形成され、層間絶縁膜１０２，スルーホール１
０３，第２層目のＡｌ−Ｃｕ配線１０４を形成して完成
されていた。なお、３層目以降は同様製法を用いれば良
いので説明を省く。
【０００８】Ａｌ−Ｃｕ配線は、その被着法としてスパ
ッタ法を、またその加工には、通常のフォトリソグラフ
ィー技術と反応性イオンエッチング法（ＲＩＥ法）を用
いて行い、スルーホール１０３の開口も同様の手法を用
いる。この構造を用いるときの最大の問題は、スルーホ
ール部における接続である。
ッタ法を、またその加工には、通常のフォトリソグラフ
ィー技術と反応性イオンエッチング法（ＲＩＥ法）を用
いて行い、スルーホール１０３の開口も同様の手法を用
いる。この構造を用いるときの最大の問題は、スルーホ
ール部における接続である。
【０００９】同図のように直径１μｍ程度のスルーホー
ル１０３を用いると、層間絶縁膜が０．５μｍ以上にな
ると、１０５のように、２層目配線１０４のカバレジが
急激に低下し、１．０μｍでは数％以下になってしま
い、これが断線不良を引き起こす原因となるため、安易
に層間膜厚を厚くし容量Ｃを低減させるわけにはゆかな
い。
ル１０３を用いると、層間絶縁膜が０．５μｍ以上にな
ると、１０５のように、２層目配線１０４のカバレジが
急激に低下し、１．０μｍでは数％以下になってしま
い、これが断線不良を引き起こす原因となるため、安易
に層間膜厚を厚くし容量Ｃを低減させるわけにはゆかな
い。
【００１０】当然のことながら、配線１０１の膜厚を厚
くすれば、層間絶縁膜の平坦化が困難となり、配線のカ
バレジ低下＝Ｅ／Ｍ寿命の低下に直結する。
くすれば、層間絶縁膜の平坦化が困難となり、配線のカ
バレジ低下＝Ｅ／Ｍ寿命の低下に直結する。
【００１１】また、Ａｌ−Ｃｕ単層配線の場合Ｅ／Ｍ寿
命は、単純なＡｌ配線に比べ長くなるが、Ｓ／Ｍ寿命が
短かくなってしまう場合もあり、最近では図５のように
配線１０１，１０４の上下をバリアメタル、例えばチタ
ンタングステン膜（ＴｉＷ）１０６で挾み込み、さらに
スルーホール１６内をタングステン膜（Ｗ）１０７で埋
め込む構造が検討されている。
命は、単純なＡｌ配線に比べ長くなるが、Ｓ／Ｍ寿命が
短かくなってしまう場合もあり、最近では図５のように
配線１０１，１０４の上下をバリアメタル、例えばチタ
ンタングステン膜（ＴｉＷ）１０６で挾み込み、さらに
スルーホール１６内をタングステン膜（Ｗ）１０７で埋
め込む構造が検討されている。
【００１２】確かにこの方法によりＳ／Ｍ寿命，Ｅ／Ｍ
寿命は大幅に改善され、スルーホール部における断線の
問題も解消されるが、ｉ）ＴｉＷ膜厚分だけ厚くなり、
層間平坦化が難しくなる。また、ｉｉ）スルーホール抵
抗が従来の数倍になるなどの欠点を持ち合せているた
め、超高速ＶＬＳＩにとっての解決とはならなかった。
寿命は大幅に改善され、スルーホール部における断線の
問題も解消されるが、ｉ）ＴｉＷ膜厚分だけ厚くなり、
層間平坦化が難しくなる。また、ｉｉ）スルーホール抵
抗が従来の数倍になるなどの欠点を持ち合せているた
め、超高速ＶＬＳＩにとっての解決とはならなかった。
【００１３】本発明の目的は、貴金属配線を用いて寿命
特性を改善し、配線抵抗を減らし、スルーホール部の接
続不良をなくした半導体装置およびその製造方法を提供
することにある。
特性を改善し、配線抵抗を減らし、スルーホール部の接
続不良をなくした半導体装置およびその製造方法を提供
することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、多層配線構造を有する
半導体装置であって、半導体基板上に形成された第１の
貴金属配線と、 前記第１の貴金属配線上に形成された第
１の層間絶縁膜と、 前記第１の貴金属配線直上域の前記
第１の層間絶縁膜に形成されたスルーホールと、 前記ス
ルーホールの側面に被着した第１の金属膜と前記第１の
貴金属配線との構成原子による相互拡散により前記第１
の貴金属配線の表面に析出した貴金属と、 前記第１の貴
金属配線表面の前記貴金属上に前記スルーホール内で析
出した第１の貴金属による埋設体と、 前記スルーホール
を含むように形成された第２の貴金属配線とを含むもの
である。
め、本発明に係る半導体装置は、多層配線構造を有する
半導体装置であって、半導体基板上に形成された第１の
貴金属配線と、 前記第１の貴金属配線上に形成された第
１の層間絶縁膜と、 前記第１の貴金属配線直上域の前記
第１の層間絶縁膜に形成されたスルーホールと、 前記ス
ルーホールの側面に被着した第１の金属膜と前記第１の
貴金属配線との構成原子による相互拡散により前記第１
の貴金属配線の表面に析出した貴金属と、 前記第１の貴
金属配線表面の前記貴金属上に前記スルーホール内で析
出した第１の貴金属による埋設体と、 前記スルーホール
を含むように形成された第２の貴金属配線とを含むもの
である。
【００１５】また、半導体装置の製造方法においては、
所定の素子が形成された半導体基板上に第１の貴金属配
線を形成する工程と、第１の層間絶縁膜を形成する工程
と、第１の貴金属配線直上域に開口を有するフォトレジ
スト膜を形成する工程と、該フォトレジスト膜をマスク
として前記第１の層間絶縁膜にスルーホールを形成する
工程と、前記フォトレジスト膜を除去したのち全面に第
１の金属膜を被着する工程と、熱処理を加え第１の貴金
属配線と第１の金属膜の構成原子を相互拡散させる工程
と、スルーホール内に第１の貴金属による埋設体を析出
させる工程と、スルーホール以外の第１の金属膜を除去
する工程と、スルーホールを含むように第２の貴金属配
線を形成する工程とを含むものである。
所定の素子が形成された半導体基板上に第１の貴金属配
線を形成する工程と、第１の層間絶縁膜を形成する工程
と、第１の貴金属配線直上域に開口を有するフォトレジ
スト膜を形成する工程と、該フォトレジスト膜をマスク
として前記第１の層間絶縁膜にスルーホールを形成する
工程と、前記フォトレジスト膜を除去したのち全面に第
１の金属膜を被着する工程と、熱処理を加え第１の貴金
属配線と第１の金属膜の構成原子を相互拡散させる工程
と、スルーホール内に第１の貴金属による埋設体を析出
させる工程と、スルーホール以外の第１の金属膜を除去
する工程と、スルーホールを含むように第２の貴金属配
線を形成する工程とを含むものである。
【００１６】また、所定の素子が形成された半導体基板
上に第１の貴金属配線を形成する工程と、第１の層間絶
縁膜及び第２の金属膜を順次形成する工程と、第１の貴
金属配線直上域に開口を有するフォトレジスト膜を形成
する工程と、該フォトレジスト膜をマスクとして前記第
２の金属膜及び第１の層間絶縁膜を順次除去し、スルー
ホールを開口する工程と、全面に第３の金属膜を被着す
る工程と、反応性イオンエッチング法により側壁部のみ
に第３の金属膜を残存させる工程と、スルーホール内に
第１の貴金属埋設体を析出させる工程と、前記第１のフ
ォトレジスト膜及び第２の金属膜を除去する工程と、ス
ルーホールを含むように第２の貴金属配線を形成する工
程とを含むものである。
上に第１の貴金属配線を形成する工程と、第１の層間絶
縁膜及び第２の金属膜を順次形成する工程と、第１の貴
金属配線直上域に開口を有するフォトレジスト膜を形成
する工程と、該フォトレジスト膜をマスクとして前記第
２の金属膜及び第１の層間絶縁膜を順次除去し、スルー
ホールを開口する工程と、全面に第３の金属膜を被着す
る工程と、反応性イオンエッチング法により側壁部のみ
に第３の金属膜を残存させる工程と、スルーホール内に
第１の貴金属埋設体を析出させる工程と、前記第１のフ
ォトレジスト膜及び第２の金属膜を除去する工程と、ス
ルーホールを含むように第２の貴金属配線を形成する工
程とを含むものである。
【００１７】第１および第２の貴金属配線は、金又は、
銀からなるものである。
銀からなるものである。
【００１８】第１，第２，第３の金属膜は、チタン，タ
ングテスンあるいは、チタンとタングステンの合金膜か
らなるものである。
ングテスンあるいは、チタンとタングステンの合金膜か
らなるものである。
【００１９】第１の貴金属による埋設体は、無電解メッ
キ法により形成された金あるいは、無電解メッキ法によ
り形成された銀である。
キ法により形成された金あるいは、無電解メッキ法によ
り形成された銀である。
【００２０】
【作用】アルミ系材料に比べ、Ｅ／Ｍ寿命で数１０倍，
Ｓ／Ｍ寿命にして数百倍以上長い寿命を持ち、しかも抵
抗が数１０％低いという極めて優れた性能を持つ金又は
銀のような貴金属材料を用いることで寿命特性を改善
し、配線抵抗を減らし、さらにスルーホール部における
接続不良を解消する。
Ｓ／Ｍ寿命にして数百倍以上長い寿命を持ち、しかも抵
抗が数１０％低いという極めて優れた性能を持つ金又は
銀のような貴金属材料を用いることで寿命特性を改善
し、配線抵抗を減らし、さらにスルーホール部における
接続不良を解消する。
【００２１】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例を示す断面図である。図
において、所定の作り込みのなされたシリコン基板１上
のＳｉＯ2２上に、１層目の第１金配線１１が形成さ
れ、層間絶縁膜１２に設けられたスルーホール１３の側
壁に、Ｔｉ膜１４が設けられ、スルーホール１３内はす
べて金１５によって埋設され、スルーホール１３を含む
ように２層目の第２金配線１６が形成されることででき
ている。
る。図１は、本発明の一実施例を示す断面図である。図
において、所定の作り込みのなされたシリコン基板１上
のＳｉＯ2２上に、１層目の第１金配線１１が形成さ
れ、層間絶縁膜１２に設けられたスルーホール１３の側
壁に、Ｔｉ膜１４が設けられ、スルーホール１３内はす
べて金１５によって埋設され、スルーホール１３を含む
ように２層目の第２金配線１６が形成されることででき
ている。
【００２２】なお、１０は、金配線と絶縁膜とを密着さ
せるチッ化チタン膜（ＴｉＮ）である。もっとも、金配
線１１，１６に代えて銀配線を用い、金１５の代りに銀
を埋設体として用いても、さらに、ＴｉＮ膜１０は、Ｗ
膜あるいはＴｉＷ膜であっても全く差し支えない。次に
本実施例の製造方法の実施例につき説明する。
せるチッ化チタン膜（ＴｉＮ）である。もっとも、金配
線１１，１６に代えて銀配線を用い、金１５の代りに銀
を埋設体として用いても、さらに、ＴｉＮ膜１０は、Ｗ
膜あるいはＴｉＷ膜であっても全く差し支えない。次に
本実施例の製造方法の実施例につき説明する。
【００２３】（実施例１）まず図２（ａ）のように、所
定の作り込みのなされたシリコン基板１上のＳｉＯ2２
上に、ＴｉＮ膜１０，Ａｕ膜２０をそれぞれスパッタ法
により約３００Å，約１００Å被着し、フォトレジスト
膜２１を通常のフォトリソグラフィー技術を用いてパタ
ーンニング形成する。
定の作り込みのなされたシリコン基板１上のＳｉＯ2２
上に、ＴｉＮ膜１０，Ａｕ膜２０をそれぞれスパッタ法
により約３００Å，約１００Å被着し、フォトレジスト
膜２１を通常のフォトリソグラフィー技術を用いてパタ
ーンニング形成する。
【００２４】この状態でフォトレジスト膜２１をマスク
に無電解メッキ法により第１金配線１１を約１μｍの厚
さまでメッキする。このメッキには、例えばＮＥケムキ
ャット（株）製のスーパーメックスＡ液を用い、液温７
０℃，ｐＨ＝７．０にて約２．５時間処理すれば良い。
無電解メッキの場合、電流通路は不必要なため、ＴｉＮ
膜１０，Ａｕ膜２０の膜厚は、前記膜厚以下でも良い
が、電解メッキ法を用いるためには、Ａｕ膜２０，膜厚
を３００Å以上に設定する必要がある。何故なら、電流
通路となるＴｉＮ，Ａｕ膜の抵抗が高いとメッキ膜厚バ
ラツキを引き起こすからである。
に無電解メッキ法により第１金配線１１を約１μｍの厚
さまでメッキする。このメッキには、例えばＮＥケムキ
ャット（株）製のスーパーメックスＡ液を用い、液温７
０℃，ｐＨ＝７．０にて約２．５時間処理すれば良い。
無電解メッキの場合、電流通路は不必要なため、ＴｉＮ
膜１０，Ａｕ膜２０の膜厚は、前記膜厚以下でも良い
が、電解メッキ法を用いるためには、Ａｕ膜２０，膜厚
を３００Å以上に設定する必要がある。何故なら、電流
通路となるＴｉＮ，Ａｕ膜の抵抗が高いとメッキ膜厚バ
ラツキを引き起こすからである。
【００２５】例えばＮＥケムキャット（株）製のＥＣＦ
メッキ液を用い、液温６５℃，ｐＨ＝７．０，電流密度
０．４Ａ／ｄｍ2で約５分間メッキすれば、約１μｍの
金メッキ膜が得られる。次にフォトレジスト膜２１を除
去したのち、全面をイオンミリング法によりエッチバッ
クして第１金配線間のＴｉＮ膜１０，Ａｕ膜２０をエッ
チングすることにより、金配線同士を分離する。
メッキ液を用い、液温６５℃，ｐＨ＝７．０，電流密度
０．４Ａ／ｄｍ2で約５分間メッキすれば、約１μｍの
金メッキ膜が得られる。次にフォトレジスト膜２１を除
去したのち、全面をイオンミリング法によりエッチバッ
クして第１金配線間のＴｉＮ膜１０，Ａｕ膜２０をエッ
チングすることにより、金配線同士を分離する。
【００２６】続いて同図（ｂ）のように全面に層間膜１
２を形成したのち、所定の位置に開口部を有するフォト
レジスト膜２２をマスクとしてＲＩＥ法により層間絶縁
膜１２にスルーホール１３を形成する。
２を形成したのち、所定の位置に開口部を有するフォト
レジスト膜２２をマスクとしてＲＩＥ法により層間絶縁
膜１２にスルーホール１３を形成する。
【００２７】一般的に層間絶縁膜としては、下層配線の
段だらしを目的としてプラズマ気相成長法（ＰＣＶＤ）
によるＳｉＯ2膜と、塗布焼成膜（ＳＯＧ膜）との積層
膜が良く用いられる。
段だらしを目的としてプラズマ気相成長法（ＰＣＶＤ）
によるＳｉＯ2膜と、塗布焼成膜（ＳＯＧ膜）との積層
膜が良く用いられる。
【００２８】ＳｉＯ2とＳＯＧ膜とのエッチレートが同
一となるようなＲＩＥ条件により、しかも側壁がほぼ垂
直となるようにスルーホール１３を開口する。ここでエ
ッチングレートが大きく異なると、どちらかの膜が出っ
ぱったり，引っ込んだりして後工程の側壁膜の形成を阻
害することになってしまう。
一となるようなＲＩＥ条件により、しかも側壁がほぼ垂
直となるようにスルーホール１３を開口する。ここでエ
ッチングレートが大きく異なると、どちらかの膜が出っ
ぱったり，引っ込んだりして後工程の側壁膜の形成を阻
害することになってしまう。
【００２９】次いで、フォトレジスト膜２２を除去した
のち、全面に１００〜２００ÅのＴｉ膜１４をスパッタ
被着し、Ｎ2雰囲気中で４００〜５００℃の熱処理を施
すと同図（ｃ）のように第１金配線１１とＴｉ膜１４と
が相互拡散し、スルーホール１３内の配線表面には金原
子が出てくる。
のち、全面に１００〜２００ÅのＴｉ膜１４をスパッタ
被着し、Ｎ2雰囲気中で４００〜５００℃の熱処理を施
すと同図（ｃ）のように第１金配線１１とＴｉ膜１４と
が相互拡散し、スルーホール１３内の配線表面には金原
子が出てくる。
【００３０】熱処理は、炉を用いてもランプアニーラー
を用いても良いが、Ｏ2の分圧を極力０に近付けなけれ
ばならない。そうしないとＴｉ膜が酸化されてしまい相
互拡散が防げられる。またこのＴｉ膜１４の膜厚は極力
薄く形成しないと、相互拡散の条件が厳しくなったり、
配線抵抗を大幅に上昇させてしまう。
を用いても良いが、Ｏ2の分圧を極力０に近付けなけれ
ばならない。そうしないとＴｉ膜が酸化されてしまい相
互拡散が防げられる。またこのＴｉ膜１４の膜厚は極力
薄く形成しないと、相互拡散の条件が厳しくなったり、
配線抵抗を大幅に上昇させてしまう。
【００３１】続いて前述と同方法により無電解金メッキ
を行い、同図（ｄ）のようにスルーホール内に金を析出
させ、ＲＩＥ法によりＴｉ膜１４をエッチバックする
と、Ｔｉ膜１４の側壁膜と金１５により埋設されたスル
ーホールが形成される。この無電解金メッキ法は、今の
場合、金上のみに金メッキ膜が析出するため鬆のない埋
設が可能となる。ただし、下地配線の電位差によりメッ
キレートが異なるという欠点も持ち合せている。
を行い、同図（ｄ）のようにスルーホール内に金を析出
させ、ＲＩＥ法によりＴｉ膜１４をエッチバックする
と、Ｔｉ膜１４の側壁膜と金１５により埋設されたスル
ーホールが形成される。この無電解金メッキ法は、今の
場合、金上のみに金メッキ膜が析出するため鬆のない埋
設が可能となる。ただし、下地配線の電位差によりメッ
キレートが異なるという欠点も持ち合せている。
【００３２】つまり、シリコン基板，トランジスタのエ
ミッタ，フローティングなどの違いにより埋込性が違っ
てくるということである。この欠点をカバーするために
Ｔｉ膜１４が存在し、全面をＴｉ膜で接続することによ
り電位差を軽減させることを目的としている。これまで
の検討の結果では、１００Å程度あれば、通常の場合、
１０％以内にメッキ厚バラツキを抑えられる。最後に第
２層目の金配線１６を形成することで図１の構造が完成
する。
ミッタ，フローティングなどの違いにより埋込性が違っ
てくるということである。この欠点をカバーするために
Ｔｉ膜１４が存在し、全面をＴｉ膜で接続することによ
り電位差を軽減させることを目的としている。これまで
の検討の結果では、１００Å程度あれば、通常の場合、
１０％以内にメッキ厚バラツキを抑えられる。最後に第
２層目の金配線１６を形成することで図１の構造が完成
する。
【００３３】（実施例２）本実施例は、前実施例の方法
をもってしても、メッキバラツキを抑え込めない場合に
有効な方法を提供する。図３（ａ）において、まず、実
施例１と同様に層間絶縁膜１２までを形成しておき、全
面に第１のＴｉ膜３１を５００〜１０００Å被着したの
ち、所定の位置に開口を有するフォトレジスト膜２２を
形成して、このフォトレジストをマスクにＲＩＥ法によ
り第１のＴｉ膜３１，層間絶縁膜１２を順次エッチング
する。
をもってしても、メッキバラツキを抑え込めない場合に
有効な方法を提供する。図３（ａ）において、まず、実
施例１と同様に層間絶縁膜１２までを形成しておき、全
面に第１のＴｉ膜３１を５００〜１０００Å被着したの
ち、所定の位置に開口を有するフォトレジスト膜２２を
形成して、このフォトレジストをマスクにＲＩＥ法によ
り第１のＴｉ膜３１，層間絶縁膜１２を順次エッチング
する。
【００３４】続いて全面に第２のＴｉ膜３２を５００〜
１０００Åスパッタ被着し、ＲＩＥ法によりエッチバッ
クし、同図（ｂ）のように側壁部のみに第２Ｔｉ膜３２
を残す。この状態で第１のＴｉ膜と第２のＴｉ膜と下層
配線とが電気的に接続されたことになる。本実施例では
エッチバック法により第２Ｔｉ膜３２の側壁残しを行っ
ているため、ある程度膜厚が厚くなっても良い。実施例
１ではせいぜい３００Å程度であったが、本実施例では
かなり厚くできるため、下層配線の電位差を大幅に緩和
できる。
１０００Åスパッタ被着し、ＲＩＥ法によりエッチバッ
クし、同図（ｂ）のように側壁部のみに第２Ｔｉ膜３２
を残す。この状態で第１のＴｉ膜と第２のＴｉ膜と下層
配線とが電気的に接続されたことになる。本実施例では
エッチバック法により第２Ｔｉ膜３２の側壁残しを行っ
ているため、ある程度膜厚が厚くなっても良い。実施例
１ではせいぜい３００Å程度であったが、本実施例では
かなり厚くできるため、下層配線の電位差を大幅に緩和
できる。
【００３５】このＴｉ膜厚は、スルーホール１３の直径
と、深さにより左右され、直径０．８μｍ，深さ１μｍ
の場合、１０００Å程度が適当である。
と、深さにより左右され、直径０．８μｍ，深さ１μｍ
の場合、１０００Å程度が適当である。
【００３６】次いで無電解金メッキを行い、層間絶縁膜
表面とほぼ同じ高さまで金をメッキし、スルーホールを
埋設した後、フォトレジスト膜２２を除去し、ＲＩＥ法
により第１及び第２のＴｉ膜をエッチバックし、最後に
第２層目金配線を形成すれば図１の構造が完成する。以
上は側壁膜としてＴｉ膜を用いた場合につき説明した
が、Ｗ膜，ＴｉＷ膜でも選択メッキが可能なため、問題
なく使用できる。
表面とほぼ同じ高さまで金をメッキし、スルーホールを
埋設した後、フォトレジスト膜２２を除去し、ＲＩＥ法
により第１及び第２のＴｉ膜をエッチバックし、最後に
第２層目金配線を形成すれば図１の構造が完成する。以
上は側壁膜としてＴｉ膜を用いた場合につき説明した
が、Ｗ膜，ＴｉＷ膜でも選択メッキが可能なため、問題
なく使用できる。
【００３７】また、配線材料，スルーホール埋設材料と
して金を用いる場合について述べてきたが、銀に代えて
も一向に差し支えない。銀の場合、図２（ａ）におい
て、Ａｕ膜２０の代りにスパッタ銀を使用し、無電解メ
ッキにはＮＥケムキャット（株）製のスーパーメックス
Ｂ液を用いれば良い。
して金を用いる場合について述べてきたが、銀に代えて
も一向に差し支えない。銀の場合、図２（ａ）におい
て、Ａｕ膜２０の代りにスパッタ銀を使用し、無電解メ
ッキにはＮＥケムキャット（株）製のスーパーメックス
Ｂ液を用いれば良い。
【００３８】
【発明の効果】以上説明したように本発明によれば、従
来配線材料として使われていたアルミ系合金に代えて、
貴金属（金又は銀）を用いた配線を実現することによ
り、Ｅ／Ｍ寿命，Ｓ／Ｍ寿命を大幅に延ばすとともに数
１０％配線抵抗を減らすことができ、あわせて従来問題
となっていたスルーホール部における接続不良を完全に
解決することができるため、ＶＬＳＩの高信頼性化，高
速化に対し極めて有効である。
来配線材料として使われていたアルミ系合金に代えて、
貴金属（金又は銀）を用いた配線を実現することによ
り、Ｅ／Ｍ寿命，Ｓ／Ｍ寿命を大幅に延ばすとともに数
１０％配線抵抗を減らすことができ、あわせて従来問題
となっていたスルーホール部における接続不良を完全に
解決することができるため、ＶＬＳＩの高信頼性化，高
速化に対し極めて有効である。
【図１】本発明の一実施例の半導体チップの断面図であ
る。
る。
【図２】（ａ）〜（ｄ）は、本発明の製造方法の実施例
を説明するための主要工程における断面図である。
を説明するための主要工程における断面図である。
【図３】（ａ），（ｂ）は、本発明の製造方法の他の実
施例を説明するための主要工程における断面図である。
施例を説明するための主要工程における断面図である。
【図４】従来例を示す半導体チップの断面図である。
【図５】他の従来例を示す半導体チップの断面図であ
る。
る。
１ シリコン基板 ２ ＳｉＯ2膜 １０ ＴｉＮ膜 １１ 第１金配線 １２ 層間絶縁膜 １３ スルーホール １４ Ｔｉ膜 １５ 金埋設体 １６ 第２金配線 ２０ 金膜 ２１ フォトレジスト膜 ２２ フォトレジスト膜 ３１ 第１Ｔｉ膜 ３２ 第２Ｔｉ膜
Claims (3)
- 【請求項１】 多層配線構造を有する半導体装置であっ
て、半導体基板上に形成された第１の貴金属配線と、 前記第１の貴金属配線上に形成された第１の層間絶縁膜
と、 前記第１の貴金属配線直上域の前記第１の層間絶縁膜に
形成されたスルーホールと、 前記スルーホールの側面に被着した第１の金属膜と前記
第１の貴金属配線との構成原子による相互拡散により前
記第１の貴金属配線の表面に析出した貴金属と、 前記第１の貴金属配線表面の前記貴金属上に前記スルー
ホール内で析出した第１の貴金属による埋設体と、 前記スルーホールを含むように形成された第２の貴金属
配線とを含む ことを特徴とする半導体装置。 - 【請求項２】 所定の素子が形成された半導体基板上に
第１の貴金属配線を形成する工程と、第１の層間絶縁膜
を形成する工程と、第１の貴金属配線直上域に開口を有
するフォトレジスト膜を形成する工程と、該フォトレジ
スト膜をマスクとして前記第１の層間絶縁膜にスルーホ
ールを形成する工程と、前記フォトレジスト膜を除去し
たのち全面に第１の金属膜を被着する工程と、熱処理を
加え第１の貴金属配線と第１の金属膜の構成原子を相互
拡散させる工程と、スルーホール内に第１の貴金属によ
る埋設体を析出させる工程と、スルーホール以外の第１
の金属膜を除去する工程と、スルーホールを含むように
第２の貴金属配線を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項３】 所定の素子が形成された半導体基板上に
第１の貴金属配線を形成する工程と、第１の層間絶縁膜
及び第２の金属膜を順次形成する工程と、第１の貴金属
配線直上域に開口を有するフォトレジスト膜を形成する
工程と、該フォトレジスト膜をマスクとして前記第２の
金属膜及び第１の層間絶縁膜を順次除去し、スルーホー
ルを開口する工程と、全面に第３の金属膜を被着する工
程と、反応性イオンエッチング法により側壁部のみに第
３の金属膜を残存させる工程と、スルーホール内に第１
の貴金属埋設体を析出させる工程と、前記第１のフォト
レジスト膜及び第２の金属膜を除去する工程と、スルー
ホールを含むように第２の貴金属配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342346A JP3063338B2 (ja) | 1991-11-30 | 1991-11-30 | 半導体装置およびその製造方法 |
| US07/982,607 US5294836A (en) | 1991-11-30 | 1992-11-27 | Semiconductor device having a wiring strip of noble metal and process of fabricating the semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342346A JP3063338B2 (ja) | 1991-11-30 | 1991-11-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152448A JPH05152448A (ja) | 1993-06-18 |
| JP3063338B2 true JP3063338B2 (ja) | 2000-07-12 |
Family
ID=18353016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342346A Expired - Lifetime JP3063338B2 (ja) | 1991-11-30 | 1991-11-30 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5294836A (ja) |
| JP (1) | JP3063338B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493152A (en) * | 1993-11-09 | 1996-02-20 | Vlsi Technology, Inc. | Conductive via structure for integrated circuits and method for making same |
| JPH07221174A (ja) * | 1993-12-10 | 1995-08-18 | Canon Inc | 半導体装置及びその製造方法 |
| JP2679680B2 (ja) * | 1995-04-24 | 1997-11-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5770519A (en) * | 1995-06-05 | 1998-06-23 | Advanced Micro Devices, Inc. | Copper reservoir for reducing electromigration effects associated with a conductive via in a semiconductor device |
| US5684331A (en) * | 1995-06-07 | 1997-11-04 | Lg Semicon Co., Ltd. | Multilayered interconnection of semiconductor device |
| US6420786B1 (en) | 1996-02-02 | 2002-07-16 | Micron Technology, Inc. | Conductive spacer in a via |
| US5861647A (en) * | 1996-10-02 | 1999-01-19 | National Semiconductor Corporation | VLSI capacitors and high Q VLSI inductors using metal-filled via plugs |
| TW375779B (en) * | 1997-06-03 | 1999-12-01 | United Microelectronics Corp | Method for treating via side wall |
| JP2000223656A (ja) | 1999-02-03 | 2000-08-11 | Rohm Co Ltd | 無線通信装置用半導体装置およびこれを用いた無線通信装置 |
| JP3686325B2 (ja) | 2000-10-26 | 2005-08-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP3954312B2 (ja) | 2001-01-15 | 2007-08-08 | ローム株式会社 | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3304362A (en) * | 1964-12-31 | 1967-02-14 | Inland Electronic Products Cor | Glass-to-metal seals in electronic devices |
| US3483610A (en) * | 1967-06-08 | 1969-12-16 | Bell Telephone Labor Inc | Thermocompression bonding of foil leads |
| US4121241A (en) * | 1977-01-03 | 1978-10-17 | Raytheon Company | Multilayer interconnected structure for semiconductor integrated circuit |
| US4835593A (en) * | 1986-05-07 | 1989-05-30 | International Business Machines Corporation | Multilayer thin film metallurgy for pin brazing |
| US5025303A (en) * | 1988-02-26 | 1991-06-18 | Texas Instruments Incorporated | Product of pillar alignment and formation process |
| US4872050A (en) * | 1988-03-15 | 1989-10-03 | Mitsubishi Denki Kabushiki Kaisha | Interconnection structure in semiconductor device and manufacturing method of the same |
| JPH01302842A (ja) * | 1988-05-31 | 1989-12-06 | Nec Corp | 多層配線構造の半導体装置 |
-
1991
- 1991-11-30 JP JP3342346A patent/JP3063338B2/ja not_active Expired - Lifetime
-
1992
- 1992-11-27 US US07/982,607 patent/US5294836A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152448A (ja) | 1993-06-18 |
| US5294836A (en) | 1994-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2999991B2 (ja) | 連続高伝導金属配線の製法 | |
| KR100532455B1 (ko) | Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법 | |
| US5981374A (en) | Sub-half-micron multi-level interconnection structure and process thereof | |
| EP0913863A2 (en) | Method of manufacturing semiconductor device with copper wiring film | |
| JP4781636B2 (ja) | 金属−絶縁体−金属キャパシタを含む二重ダマシン配線構造及びその製造方法 | |
| JP3063338B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11330231A (ja) | 金属被覆構造 | |
| JPH10214891A (ja) | 半導体装置 | |
| US6939803B2 (en) | Method for forming conductor reservoir volume for integrated circuit interconnects | |
| US6307268B1 (en) | Suppression of interconnect stress migration by refractory metal plug | |
| JP2002064140A (ja) | 半導体装置およびその製造方法 | |
| US6509257B1 (en) | Semiconductor device and process for making the same | |
| US20020127849A1 (en) | Method of manufacturing dual damascene structure | |
| JPH11102911A (ja) | 半導体装置及びその製造方法 | |
| JP3269490B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| US6841471B2 (en) | Fabrication method of semiconductor device | |
| JP2002353221A (ja) | 半導体装置およびその製造方法 | |
| US6388330B1 (en) | Low dielectric constant etch stop layers in integrated circuit interconnects | |
| JPH07135209A (ja) | 多層配線構造およびその製造方法 | |
| KR100462759B1 (ko) | 확산 장벽층을 갖는 금속 배선 및 그 제조 방법 | |
| JP2819640B2 (ja) | 半導体装置 | |
| US20040173803A1 (en) | Interconnect structure having improved stress migration reliability | |
| JP3340578B2 (ja) | 半導体装置の多層配線及びその製造方法 | |
| JPH01255249A (ja) | 半導体集積回路装置 | |
| KR960014462B1 (ko) | 다층 금속배선 형성 방법 |