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Die
Erfindung betrifft Anzeigen und insbesondere Verfahren zum Ansteuern
von Anzeigen vom Matrixtyp und der entsprechenden Sichtgeräte.
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Anzeigen
vom Matrixtyp, zum Beispiel Flüssigkristallanzeigen
oder Matrizen lichtemittierender Dioden sowohl vom passiven als
auch vom aktiven Matrixtyp, werden in einer breiten Vielfalt von
Anwendungen verwendet. Diese umfassen insbesondere tragbare Anwendungen,
wie beispielsweise Mobiltelefone, elektronische Bücher und
Laptop-Computer, welche von Batterien angetrieben werden.
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Mit
einer Erhöhung
der Anzeigeauflösung
erhöht
sich die Geschwindigkeit, mit welcher Daten an die Anzeige übermittelt
werden müssen.
Dies verbraucht mehr Strom und bewirkt Probleme durch elektromagnetische
Störungen.
Obwohl ein erhöhter Stromverbrauch
eine Angelegenheit bei allen Geräten
ist, ist er bei batteriegetriebenen Geräten besonders wichtig.
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Es
gibt dementsprechend einen Bedarf, sich des Problems der Bereitstellung
erhöhter
Datengeschwindigkeiten an Anzeigen anzunehmen.
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US 6201529 beschreibt eine
LCD-Anzeige, bei welcher ein Zeichendecodierer integral in einem Anzeigedecodierer
ausgebildet wird, welche Eingänge,
welche die Zeichencodes aufnehmen, und entsprechende Ausgänge zum
Ansteuern der Spalten der Anzeige aufweist.
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JP
2000-356977 beschreibt eine LCD-Anzeige, welche Differenzdaten empfängt und
die Anzeige auf der Grundlage der Differenzeingangsdaten ansteuert.
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JP
1-032817 beschreibt einen Decodierer zum Antreiben einer Anzeige,
welche Huffman-codierte Signale decodiert.
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Gemäß der Erfindung
wird ein Spaltentreiber bereitgestellt, wie in Anspruch 1 dargelegt.
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Durch
Ansteuern der Anzeige mit komprimierten Daten wird die Datengeschwindigkeit
reduziert, welche an die Anzeige übertragen werden muss. Die
Anzeige kann eine einfache Anzeige vom passiven Matrixtyp oder eine
aktive Matrixanzeige sein.
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Durchschnittsfachleute
sind mit Verfahren für Codierung
und Decodierung komprimierter Bilddaten nach dem Stand der Technik
vertraut. Zum Beispiel verwendet die Faxübertragungsnorm der CCITT (Comite
Consultatif International de Telephonie et Telegraphy) für eine Faxübertragung
der Gruppe 3 komprimierte Daten. Jedoch beziehen die Ansätze nach dem
Stand der Technik zum Dekomprimieren von Daten, welche den Anmeldern
bekannt sind, zuerst ein Dekomprimieren der Daten, zum Beispiel
unter Verwendung eines Computers, und dann ein Übertragen der Daten ein, um
die Anzeige anzusteuern. Zusätzlich
können
dekomprimierte Daten in einem Bildspeicher gespeichert werden, bevor
die Daten an eine Anzeige übertragen
werden.
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Dementsprechend
wenden sich diese Datenkompressionsverfahren nach dem Stand der Technik
nicht der Frage des Ansteuerns der Anzeige zu, da die Anzeige immer
noch von unkomprimierten Daten angesteuert wird.
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Es
ist möglich,
die Anzeige unmittelbar mit komprimierten Daten anzusteuern, ohne
dass eine Datenleitung erforderlich ist, um alle dekomprimierten
Daten zu befördern,
da die dekomprimierten Daten für
jede Spalte auf einem jeweiligen Ausgang ausgegeben werden, welcher
im Betrieb mit einer jeweiligen Spaltenleitung verbunden ist.
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Bei
bevorzugten Ausführungsformen
der Erfindung verwendet der Decodierer oder einer der Decodierer
lauflängencodierte
Daten. Besonders bevorzugte Ausführungsformen
verwenden kumulierte Lauflängencodierung.
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Vorzugsweise
umfasst der Spaltentreiber mehrere Decodierer, welche jeweils mit
einer jeweiligen Spaltenleitung verbunden sind. Dies reduziert die
Taktgeschwindigkeit, welche erforderlich ist, um die Berechnung
zum Dekomprimieren der Daten durchzuführen. Falls dies nicht gemacht
wird, würde eine
Verarbeitung im Allgemeinen bei einer höheren Taktgeschwindigkeit als
die Rate ausgeführt
werden müssen,
mit welcher komprimierte Daten eintreffen, da im Allgemeinen mehr
als eine Operation auf jedem Element der komprimierten Daten ausgeführt werden
muss. Eine geringere Taktgeschwindigkeit bedeutet, dass eine Einheit
einschließlich
einer derartigen Dekomprimierung, einen geringeren elektrischen
Strombedarf aufweist, als es andernfalls der Fall sein würde, wodurch
die Dekomprimierung für batteriegetriebene
Geräte
geeigneter gemacht würde.
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Die
Decodierer können
mit den entsprechenden Spaltensignalleitungen parallel verbunden
sein.
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Es
sollte angemerkt werden, dass in der vorliegenden Beschreibung der
Begriff „Zeile" verwendet wird,
um die Richtung auf der Matrixanzeige zu beschreiben, in welche
die Leitungen der Eingangsdaten adressiert werden, und „Spalte" die Richtung der
Leitungen beschreibt, welche parallel von dem Decodierer angesteuert
werden, ohne irgendeine bestimmte Anordnung oder Orientierung der
Anzeige zu implizieren.
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Jeder
Decodierer kann einen ersten Eingang zum Aufnehmen eines kumulierten
Lauflängensignals;
einen zweiten Eingang zum Aufnehmen eines Datensignals; einen Komparator
zum Ausgeben eines Taktsignals, wenn das kumulierte Lauflängensignal
auf dem ersten Eingang einen vorbestimmten Index überschreitet;
und einen Zwischenspeicher aufweisen, welcher einem Zwischenspeichereingang, welcher
mit dem zweiten Eingang verbunden ist, einen Takteingang, welcher
mit dem Komparator verbunden ist, und einen Ausgang zum Zwischenspeichern
des Ausgangssignals aufweist, welcher das Datensignal auf dem zweiten
Eingang wird, wenn es von dem Taktsignal von dem Komarator getriggert wird.
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Auf
diese Weise kann jeder Decodierer das kumulierte Lauflängensignal
für seine
Spalte decodieren, ohne Daten für
andere Spalten zu benötigen.
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Bei
Ausführungsformen
der Erfindung wird ein Verweistabellenmodul zwischen dem Dateneingang
und den Decodierern zum teilweisen Decodieren des komprimierten
Datensignals auf dem Dateneingang bereitgestellt. Dies ist insbesondere
zum Decodieren von Daten geeignet, welche sowohl unter Verwendung
von Zeilenlängencodierung
als dann auch unter Verwendung von Huffman-Codierung komprimiert
ist. Das Verweistabellenmodul kann den ersten Decodierschritt des
Decodierens der Huffman-codierten
Daten durchführen,
um decodierte Lauflängenparameter
zu erhalten, welche in die parallelen Decodierer zum Decodieren
der Lauflängencodierung
eingespeist werden können.
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Das
Verweistabellenmodul kann auch eingerichtet werden, um einen Zeilenende-Code
zu erkennen. Der Spaltentreiber kann weiterhin eine Zwischenspeichermatrix
auf den Ausgängen
der parallelen Decodierer; und eine Zwischenspeichersignalleitung
aus dem Verweistabellenmodul an einen Takteingang auf der Zwischenspeichermatrix
aufweisen; wobei das Verweistabellenmodul eingerichtet ist, um ein
Zeilenende-Codewort
auf den Eingangsdaten zu erkennen und ein Signal auf der Zwischenspeicher signalleitung
auszugeben, um den Zwischenspeicher zu takten, wenn er einen Zeilenende-Code erkennt. Auf
diese Weise kann wiederum jede Datenzeile gespeichert werden.
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Der
Spaltentreiber kann mehrere Decodierer für jede der Spaltenleitungen
bereitstellen, wobei jeder der Decodierer eines der Bits eines Multi-Bit-Signals
ausgibt. Um jede Pixelspalte mit mehreren Bits anzusteuern, kann
der Spaltentreiber mindestens einen Decodierer für jede der Spaltenleitungen,
mehrere Zwischenspeicher für
jede der Spaltenleitungen; und einen Verteiler zwischen den Decodierern
und den mehreren Zwischenspeichern aufweisen, wobei der Verteiler
zwischen mehreren Schaltmodi schaltbar ist, wobei jeder Modus für jede parallele
Spaltenleitung den Ausgang des mindestens einen Decodierers mit
einem ausgewählten
Zwischenspeicher oder Zwischenspeichern der mehreren Zwischenspeicher der
jeweiligen Spaltenleitung verbindet.
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Ersatzweise
oder zusätzlich
kann der Spaltentreiber mehrere Decodierer für jede der Spaltenleitungen;
und mehrere Zwischenspeicher für
jede der Spaltenleitungen aufweisen, wobei die Decodierer jeder
Spaltenleitung mit den Zwischenspeichern der jeweiligen Spaltenleitung
parallel verbunden werden.
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Die
Erfindung betrifft auch eine Anzeige, welche eine matrixförmige Anordnung
von Pixelanzeigeelementen, welche als mehrere Zeilen und Spalten angeordnet
sind; mehrere Signalleitungen, welche als Zeilenleitungen entlang
der Zeilen und als Spaltenleitungen entlang der Spalten der Pixelanzeigeelemente
zum Ansteuern der Pixelanzeigeelemente angeordnet sind; und einen
wie oben stehend beschriebenen Spaltentreiber mit jeweiligen Ausgängen umfasst,
welche mit jeweiligen Spaltenleitungen verbunden sind.
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Die
Anzeige kann einen Taktgeber umfassen, welcher die Decodierer mit
einer Taktrate taktet, welche nicht höher als die Eintreffrate der
komprimierten Bilddaten ist.
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Bei
einem anderen Gesichtspunkt betrifft die Erfindung ein Verfahren
zum Decodieren komprimierter Daten, wie in Anspruch 8 dargelegt.
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Bei
Ausführungsformen
werden die Bilddaten mindestens teilweise für jede Spaltenleitung parallel
decodiert.
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Die
Decodierer werden vorzugsweise bei einer Taktgeschwindigkeit getaktet,
welche nicht höher als
die Datengeschwindigkeit der gelieferten codierten Bilddaten ist.
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Spezifische
Ausführungsformen
der Erfindung werden nun rein beispielhaft unter Bezugnahme auf
die begleitenden Zeichnungen beschrieben, wobei:
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1 einen
Schaltplan einer Anzeige gemäß der Erfindung
zeigt;
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2 einen
Spaltentreiber gemäß einem Vergleichsbeispiel
zeigt;
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3 eine
Ausführungsform
eines Spaltentreibers gemäß der Erfindung
zeigt;
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4 einen
Decodierer des Spaltentreibers der Ausführungsform der 3 zeigt;
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5 Signale
zeigt, welche den Betrieb des in 4 gezeigten
Decodierers illustrieren;
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6 eine
zweite Ausführungsform
eines Spaltentreibers gemäß der Erfindung
zeigt;
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7 eine
dritte Ausführungsform
eines Spaltentreibers gemäß der Erfindung
zeigt; und
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8 eine
vierte Ausführungsform
eines Spaltentreibers gemäß der Erfindung
zeigt.
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Es
ist anerkannt, dass die Figuren bloß schematisch sind. Es wurden
die gleichen Bezugszeichen überall
in den Figuren verwendet, um die gleichen oder ähnlichen Bauteile anzugeben.
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Eine
schematische Ausführungsform
einer Anzeige gemäß der Erfindung
wird nun unter Bezugnahme auf 1 beschrieben.
Eine Anzeige weist eine matrixförmige
Anordnung 2 von Pixelanzeigeelementen 8 auf, welche
in mehreren Zeilen 4 und Spalten 6 angeordnet
sind. Mehrere Signalleitungen 10, 12 sind als
Zeilenleitungen 10 und als Spaltenleitungen 12 angeordnet.
Die Signalleitungen 10, 12 stellen die elektrischen
Signale bereit, um die Anzeige anzusteuern. Es ist eine Anzahl derartiger
Anzeigen vom Matrixtyp bekannt. Insbesondere ist die Erfindung auf
Flüssigkristallanzeigen
sowie auf Matrizen lichtemittierender Dioden anwendbar. Die Anzeige
kann eine passive Matrixanzeige oder eine aktive Matrixanzeige,
z.B. eine AMLCD oder eine AMLED, sein.
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Ein
Spaltentreiber 14 und ein Zeilentreiber 16 steuern
die Spaltenleitungen 12 und die Zeilenleitungen 10 an,
um erwünschte
Bilder auf der Anzeige zu erzeugen.
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An
dem Spaltentreiber 14 wird ein Dateneingang 18 bereitgestellt, über welchen
komprimierte Bilddaten eingegeben werden können. Der Spaltentreiber 14 weist mindestens
einen Decodierer 48, welcher die komprimierten Eingangsdaten
decodiert, und einen Treiber 38 auf, welcher die jeweiligen
Spaltenleitungen 12 ansteuert. Es können zusätzliche Schaltungen innerhalb
des Spaltentreibers bereitgestellt werden; einige Beispiele werden
nachfolgend dargestellt.
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Im
Betrieb werden komprimierte Daten in den Dateneingang eingespeist
und dekomprimiert, wobei folglich die nötige Datengeschwindigkeit reduziert
wird, welche in den Spaltentreiber 14 eingespeist werden
muss.
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Kompressionsalgorithmen
verwenden im Allgemeinen Datenredundanz, um Bandbreitenanforderungen
zu reduzieren. Ein zweckmäßiger Kompressionsalgorithmus
verwendet Lauflängencodierung
und Huffman-Codierung, wie in der CCITT-Norm für eine binäre Gruppe-3-Bildkompression
beschrieben, welche normalerweise zum Senden von Faxen verwendet
wird. Diese Algorithmen werden nun kurz beschrieben.
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Eine
Lauflängencodierung
schaut nach kontinuierlichen Läufen
von Nullen und Einsen und codiert das Bild bezüglich dieser Läufe von
Nullen und Einsen. Zum Beispiel wird das binäre Bild des Buchstaben A betrachtet:
000000000000000000000000000000
000000000000001110000000000000
000000000000011111000000000000
000000000000111011100000000000
000000000001110001110000000000
000000000011111111111000000000
000000000111000000011100000000
000000001110000000001110000000
000000000000000000000000000000
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Der
Lauflängencode
auf jeder Zeile ist für dieses
Bild:
Zeile 0 – (0,30)
= 30
Zeile 1 – (0,14)
(1,3) (0,13) = 14, 3, 13
Zeile 2 – (0,13) (1,5) (0,12) = 13,
5, 12
Zeile 3 – (0,12)
(1,3) (0,1) (1,3) (0,11) = 12, 3, 1, 3,11
Zeile 4 – (0,11)
(1,3) (0,3) (1,3) (0,10) = 11, 3, 3, 3, 10
Zeile 5 – (0,10)
(1,11) (0,9) = 10, 11, 9
Zeile 6 – (0,9) (1,3) (0,7) (1,3) (0,8)
= 9, 3, 7, 3, 8
Zeile 7 – (0,8)
(1,3) (0,9) (1,3) (0,7) = 8, 3, 9, 3, 7
Zeile 8 – (0,30)
= 30
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Jede
Zeile beginnt mit einer Null und der Lauflängencode weist Daten auf, welche
für jede
Zeile zwischen Eins und Null alternieren. Dies bedeutet, dass es
nicht nötig
ist, das Datenbit (die Null oder Eins) zu codieren, sondern nur
die Lauflänge
wie in der äquivalenten
Formulierung oben stehend rechts. Um einen Lauf mit einer Eins zu
beginnen, kann dann der ersten Lauflänge für Null eine Länge von
null gegeben werden.
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Es
ist im Allgemeinen zweckmäßiger, die Lauflänge auf
eine kumulierte Art codiert vorliegen zu haben. Folglich wird an
Stelle eines oben stehenden Aufzeichnens für Zeile Eins von 14, 3, 13
ein kumulierter Code durch 14, 17, 30 gegeben. Der kumulierte Code
ist die Summe der Codes auf jeder Zeile, welche auf einen beliebigen
Punkt kumuliert ist und das abschließende Zeichen der Folge von
Nullen oder Einsen statt der Länge
der Folge bezeichnet.
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Bilddaten
können
durch eine Huffman-Codierung weiter codiert werden, welche den verschiedene
Zeichen Codeworte zuweist. Die wahrscheinlichsten Zeichen sind kurze
Codeworte und die am wenigsten wahrscheinlichen Zeichen lange Codeworte.
Ein Decodieren kann mit einer einfachen Verweistabelle erzielt werden,
welche die Zeichen und Codeworte abstimmt. Ein geeigneter Satz modifizierter
Huffman-Codes wird in der CCITT-Norm Gruppe 3 definiert.
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Um
folglich die Codierung der Daten durchzuführen, werden die Daten erstens
lauflängendecodiert
und dann unter Verwendung der Huffman-Codierung komprimiert. Der
Decodierprozess führt
dieses zwei Schritte umgekehrt aus.
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Eine
spezifische Anordnung eines Spaltendecodierers 14 nicht
nach Anspruch 1 wird nun unter Bezugnahme auf 2 beschrieben.
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Dateneingang 18 ist
durch Eingangsdatenbus 20 mit Verweistabellen- und Steuerungsmodul 22 verbunden.
Ebenso ist ein Takteingang 24 mit dem Verweistabellenmodul 22 verbunden.
Der Ausgang des Verweistabellenmoduls 22 ist mit einem Lauflängendecodierer 26 verbunden.
Ein Takterzeuger 28 speist in den Lauflängendecodierer 26 und
in das Schieberegister 30 ein, welches ein N mal 1-Bit-Register
aufweist. Die Daten aus dem Lauflängendecodierer 26 werden
in das Schieberegister 30 durch Datenbus 32 eingespeist.
Der Ausgang des Schieberegisters 30 wird in N 1-Bit-Zwischenspeicher 34 und
dann wiederum in N 1-Bit-Zwischenspeicher 36 und in eine
Matrix von Digital-Analog- Wandlern 38 eingespeist.
Eine Signalleitung 42 verbindet das Verweistabellenmodul
mit den Zwischenspeichern 36. Ein Spannungspuffer 40 ist
mit den Ausgängen 41 verbunden,
welche jeder mit jeweiligen Spaltenleitungen 12 verbunden
sind.
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Der
Eingangsdatenbus 20 kann ein m-Bit-Bus sein, wobei m die
Anzahl Bits ist, welche erforderlich ist, um die maximale Lauflänge zu codieren,
oder ein Ein-Bit-Bus für
serielle Eingangsdaten sein.
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Im
Betrieb werden Daten an den Eingang 18 geliefert und passieren
den Bus 20 an das Verweistabellenmodul 22, welches
den Huffinan-Code zu Lauflängencodes
konvertiert. In dem Beispiel verwendet das Verweistabellenmodul
den nach CCITT-Gruppe 3 modifizierten Huffman-Code. Dieser Code
weist ein spezielles Codewort für
Zeilenende auf. Wenn das Zeilenende-Codewort erkannt wird, wird
ein Signal über
Signalleitung 42 an den Zwischenspeicher 36 ausgegeben.
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Die
lauflängencodierten
Daten werden von Verweistabellenmodul 22 an Lauflängenmodul 26 ausgegeben,
welches die Lauflänge
decodiert und die decodierten Daten an die Eingänge einer Reihe von N 1-Bit-Zwischenspeichern 34 weitergibt.
Das Schieberegister 30 wählt aus, welcher Zwischenspeicher
bedient wird.
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Die
Zwischenspeicher 36 speichern die Daten auf den N 1-Bit-Zwischenspeichern 34 an
dem Ende jeder Zeile beim Empfang eines Zeilenende-Signals aus Ausgang 37 des
Moduls 22 über
Signalleitung 42. Die Zwischenspeicher steuern dann die DAC 38 über Spannungspuffer 40 an.
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Dementsprechend
wird ein Spaltentreiber mit integriertern Decodieren bereitgestellt,
welcher die Datengeschwindigkeit, welche erforderlich ist, um den
Spaltentreiber auf Eingang 18 zu beliefern, reduzieren
kann. Diese reduzierte Datengeschwindigkeit kann Strombedarf und
elektromagnetische Störungen
der Signale reduzieren.
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Ein
Taktgeber 25 stellt ein Taktsignal auf Takteingang 24 bereit.
Jedoch ist dieses nicht ausreichend schnell, um das Lauflängendecodiermodul 26 und
das Schieberegister 30 zu takten, da die Datengeschwindigkeit
der dekomprimierten Daten höher
ist als die der komprimierten Daten. Dementsprechend erzeugt der
interne Takterzeuger 28 ein Signal 28 aus einem
Phasenregelkreis mit einem Steuerungseingang aus dem Verweistabellenmodul.
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Das
eingegebene Taktsignal auf Takteingang 24 weist eine Taktrate
auf, welche durch fm/μ oder
ersatzweise durch f/C für
den Fall eines ein Bit breiten Eingangsbusses 20 gegeben
ist. F ist die unkomprimierte Pixeltaktfrequenz, μ ist die
durchschnitt liche Lauflänge
und C ist das Kompressionsverhältnis.
Im Fall eines m Bit breiten Eingangsbusses 20 wird die Taktrate
F/μ oder
ersatzweise F/Cm.
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Unter
Bezugnahme auf 3 verwendet eine Ausführungsform
eines Spaltentreibers 14 parallele Lauflängendecodiermodule 48.
Bei dieser Anordnung liegt der Ausgang des Verweistabellenmoduls 22 an
Akkumulator 44 über
einen m Bit breiten Datenbus 46 an. Die Ausgabe des Akkumulators 44 geht
parallel über
den in Bit breiten Datenbus 47 an die parallelen Decodierermodule 48.
Die parallelen Decodiermodule 48 speisen in N 1-Bit-Zwischenspeicher 36 ein,
welche die Daten an dem Ende jeder Zeile aufzeichnen, wenn dies
so von dem Verweistabellenmodul 22 über Leitung 42 signalisiert
wird, wie bei der Ausführungsform
der 2. Der Datenausgang 39 des Verweistabellenmoduls 22 speist
Daten in die Decodiermodule 48 ein, wie später erklärt wird.
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Im
Betrieb konvertiert der Akkumulator 44 den Lauflängenausgang
von Verweistabelle 22 in kumulierte Lauflängen, welche
von den Decodiermodulen 48 decodiert werden können, wie
nachfolgend unter Bezugnahme auf 4 erklärt wird.
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Die
Ausführungsform
der 3 vermeidet die Notwendigkeit eines internen Takts
mit hoher Frequenz, wie beispielsweise des Takterzeugers 28 der 2.
Die interne Datengeschwindigkeit wird von den parallelen Decodiermodulen
stark reduziert. Alle Daten werden von den kumulierten Lauflängendaten mit
der Eingangstaktgeschwindigkeit erzeugt.
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Es
können
leicht Zeilen- und Feldinversionsverfahren durch Hinzufügen weiterer
Codes zu dem Verweistabellenmodul hinzugefügt werden, um Datenpluralität zu bezeichnen.
Es kann weitere Logik bereitgestellt werden, um eine Pixelinversion
auszuführen.
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Unter
Bezugnahme auf 4 wird nun ein paralleles Decodiermodul 48 beschrieben,
welches zur Verwendung bei der Ausführungsform der 3 geeignet
ist. Das Decodiermodul 48 weist einen ersten Eingang 50 zum
Eingeben der kumulierten Lauflängendatenausgabe
auf Ausgängen
des Verweistabellenmoduls 22 auf. Ein zweiter Eingang 52 wird
bereitgestellt, um den Dateneingang aus Datenausgabe 39 des
Verweistabellenmoduls 22 aufzunehmen. Die Datenausgabe
auf Ausgang 39 der Verweistabelle ist entweder eine „1" oder eine „0" und bezeichnet, ob
die ausgegebenen kumulierten Lauflängendaten einen Lauf von „1"en oder einen Lauf
von „0"en betreffen. Jedes
Decodierermodul weist in ihm codiert seine Spaltenanzahl 54 auf
und enthält
weiterhin einen Komparator 56 und einen Zwischenspeicher 58 mit
einem Dateneingang 60, einem Takteingang 62 und
einem Ausgang 64. Der Komparator 56 taktet den
Zwischenspeicher 60, wenn das kumulierte Lauflängensignal
die Spaltenanzahl 54 überschreitet.
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Der
Betrieb des Spaltendecodierers wird nun unter Bezugnahme auf 5 beschrieben,
welche ein Beispiel der Taktsignale für zwei aufeinanderfolgende
kumulierte Lauflängen
für alle
Spalten 1 bis 13 zeigt. Die erste kumulierte Länge ist 3 und die zweite ist
7, und deshalb erfahren die Spalten 4 bis 7 eine positive Taktpegelveränderung,
wenn die zweite kumulierte Lauflänge
7 empfangen wird. Dies bewirkt, dass der Wert des Datenbiteingangs
auf Dateneingang 52 auf den Spalten 4 bis 7 getaktet wird,
um den Wert des Datenbis zu diesem Zeitpunkt an den Ausgang 64 des
Zwischenspeichers zu übermitteln.
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An
dem Ende jeder Zeile wird die kumulierten Länge auf Null gesetzt, wobei
der Taktausgang des Komparators 56 genullt wird und für die nächste Zeile
bereit ist.
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Die
Anzahl Leitungen auf Datenbus 47 an die parallelen Decodiermodule 48 ist
groß,
falls die Anzeigebreite groß ist.
Dies kann auf Kosten höherer Datengeschwindigkeiten
durch Begrenzen der Datenlänge überwunden
werden, welche RL-codiert werden können. Falls zum Beispiel eine
Anzeige 1024 Spalten aufweist, müssen
dann jedem Spaltendecodiermodul 10 Leitungen plus die Datenleitung, d.h. 11,
eingespeist werden. Falls RLs auf 64 Pixel begrenzt werden, wären dann 16 der
oben stehend beschriebenen Spaltentreiber nötig, um die ganze Anzeige abzudecken.
Jeder Spaltentreiber würde
64 Decodiermodule mit jeweils 7 Leitungen aufweisen. Die RLs werden
zeitlich der Reihe nach zwischen den 16 Spaltentreibern aufgeteilt.
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Die
oben stehend beschriebenen Ausführungsformen
erfordern nur ein einzelnes Bit, um jeden Pixel zu adressieren.
Jedoch ist die Erfindung auch auf das Ansteuern von Graubildern
oder von Farbbildern anwendbar, bei welchen jeder Pixel g Bits aufweist.
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6 illustriert
einen ersten möglichen
Ansatz auf der Grundlage einer Modifizierung des Ansatzes, welcher
in 3 illustriert ist. Es wird ein Verteiler 70 zwischen
parallelen Decodiermodulen 48' und N g-Bit-Zwischenspeichern 74 eingeführt. Die Decodiermodule 48' unterscheiden
sich von den zuvor beschriebenen Modulen 48 dadurch, dass
die Zwischenspeicher abgetrennt wurden, um eine Spaltenvergleichslogik
zuzulassen. Stattdessen werden die Zwischenspeicher hier in g-Bit-Zwischenspeicher 74' implementiert,
welche im Allgemeinen den g-Bit-Zwischenspeichern 74 ähnlich sind.
Eine Schaltsteuerungsleitung 72 aus dem Verweistabellenmodul 22 an
den Verteiler 70 gestattet dem Verweistabellenmodul 22,
den Verteiler in einen von g Zuständen zu setzen, wobei jeder
Zustand die parallelen Decodiermodule mit einem jeweiligen der g
Bits jedes der N Zwischenspeicher 74' parallel verbindet, und folglich
das decodierte Taktsignal, welches von der Spaltenvergleichslogik
erzeugt wird, an den relevanten Zwischenspeicher 74' richtet.
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Im
Betrieb werden die ersten N der (N.g) Bits parallel decodiert und
in die entsprechenden N Zwischenspeicher vermittelt, der Reihe nach
gefolgt von dem Rest der (N.g) Bits. Nachdem die ganze Spalte decodiert
ist, kann die nächste
Spalte decodiert werden, wobei zweckmäßigerweise erneut von den ersten
N der (N.g) Bits aus begonnen wird.
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Der
Takteingang dieser Anordnung arbeitet mit einer durchschnittlichen
Frequenz von fg/mC, weil jede Bitebene der Reihe nach gesendet wird,
die Codes jedoch parallel gesendet werden. Deshalb ergeben Kompressionsverhältnisse über eins
und mit mehr Lauflängenbits
als Graubits reduzierte Takt-/Datengeschwindigkeiten. Da der Stromverbrauch
von der Anzahl Leitungen abhängt,
welche angesteuert werden, erscheint es auf den ersten Blick am
besten, m so groß wie
möglich
zu machen. Jedoch liegen zweckmäßige Verhältnisse
von g/m in dem Bereich zwischen 0 und 1.
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Falls
die Auswahl einer gegebenen Bitbreite m für die Eingangsbits für die Gesamtzahl
Pixel in einer Zeile nicht ausreichend ist, kann es nötig sein, dass
einige Spaltentreiber zusammen mit kumulierten Lauflängendaten
verbunden werden, welche an alle Spaltentreiber weitergegeben werden,
aber nur aktiviert werden, wenn eine getrennte Steuerungsleitung
diesen bestimmten Treiber aktiviert. Bei diesem Beispiel würde jeder
Treiber 2m Spalten aufweisen. Mit D Treibern
kann die durchschnittliche Takt-/Datengeschwindigkeit
fgD/mC werden, so dass der Faktor gD/m auf Leistungs- und Datengeschwindigkeitsreduktion
optimiert werden kann. Die Signale, welche den Verteiler 70 steuern,
müssen
nicht von dem Verweistabellenmodul 22 bereitgestellt werden, sondern
können
ersatzweise von Eingangssteuerungssignalen mit geringer Frequenz
bereitgestellt werden.
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Unter
Bezugnahme auf 7 wird eine alternative Ausführungsform
gezeigt, bei welcher der Eingangsdatenbus 20 mehrere parallele
Eingangsdatenbusse 76 umfasst. Es gibt g Eingangsdatenbusse 76,
jeder mit einer Bitbreite m. Interne Datenbusse 46, 47 auf
beiden Seiten des Akkumulators 44 weisen nun jeder die
gleiche Struktur g mal m auf, wobei g Decodiermodule 48 für jede der
Spalten angesteuert werden. Jedes der g Decodiermodule ist mit einem
jeweiligen Zwischenspeicher 74 verbunden. Bei dieser Anordnung
gibt es keine Notwendigkeit für
einen Verteiler 70, weil das Decodieren parallel ausgeführt wird.
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Es
kann auch ein Hybrid der Anordnungen der 6 und 7 bereitgestellt
werden, um einen Kompromiss von Siliziumfläche und Datengeschwindigkeiten
herzustellen. Zum Beispiel illustriert 8 einen
Ansatz mit drei Eingangsdatenbussen 76, bei welchem interne
Datenbusse 46, 47 jeweils eine Breite von 3m Bits
aufweisen. Ein 2 log2g breiter Bus an einen
Verteiler 70 wird als eine mögliche Implementierung gezeigt.
Es gibt drei Decodiermodule für jede
Spalte. Verteiler 70 multipliziert die 3 Decodiermodule
auf die erforderliche Anzahl N3g-Bit-Zwischenspeicher 74'.
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Man
beachte, dass die Anordnung der 8 auch für eine Farbanzeige
geeignet ist, bei welcher jeder der drei Bitwege einer einzelnen
Farbe entspricht.
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Durch
Lesen der vorliegenden Offenbarung werden Durchschnittsfachleuten
andere Variationen und Modifikationen offenkundig. Derartige Variationen
und Modifikationen können äquivalente
und andere Merkmale einbeziehen, welche bei dem Entwurf, der Herstellung
und der Verwendung von Matrixanzeigen und ihrer Ansteuerung bereits
bekannt sind und welche zusätzlich
oder an Stelle von hier beschriebenen Merkmalen verwendet werden
können.
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Legende der Zeichnungen
-
2, 3, 4, 7
-
- m or 1 – m
oder 1
- clk – Takt
-
5
-
- columns clocked – getaktete
Spalten
-
6, 8
-