DE102005017012B4

DE102005017012B4 - NOR-Flashspeicherbauelement, zugehöriges Speichersystem und Programmierverfahren

Info

Publication number: DE102005017012B4
Application number: DE102005017012.9A
Authority: DE
Inventors: Jae-Yong Jeong; Heung-Soo Lim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-04-09
Filing date: 2005-04-07
Publication date: 2015-07-23
Anticipated expiration: 2025-04-08
Also published as: DE102005017012A1; US20050226049A1; KR20050099329A; US7072214B2; KR100536613B1

Abstract

NOR-Flashspeicherbauelement mit – einem Speicherzellenfeld (10), welches Bänke (BK1 bis BKn) umfasst, die aus Sektoren (SC1 bis SCm) aufgebaut sind, wobei jeder Sektor (SC1 bis SCm) Speicherzellen umfasst, die mit Wortleitungen und Bitleitungen (BL1i bis BLni) gekoppelt sind, – einer Zeilenauswahlschaltung (40), welche in Reaktion auf eine Zeilenadresse (XA) eine der Wortleitungen in jeder Bank (BK1 bis BKn) bestimmt, – einer Spaltenauswahlschaltung (50), die in Reaktion auf eine Spaltenadresse (YA) Bitleitungen (BL1 bis BLk) in Einheiten einer vorbestimmten Anzahl in jeder Bank (BK1 bis BKn) bestimmt und pro Bank eine Mehrzahl von je einem der Sektoren der Bank zugeordneten Spaltendecodern (CD1 bis CDm) und einen der Bank zugeordneten globalen Spaltendecoder (GCD1) umfasst, – einem Dateneingabepuffer (20), welcher Programmierdatenbits in Einheiten der vorbestimmten Anzahl oder weniger empfängt und hält, und – einem Programmiertreiber (30), welcher in Reaktion auf die Programmierdatenbits, die im Dateneingabepuffer (20) gehalten werden, eine Programmierspannung (VPP) gleichzeitig an die bestimmten Bitleitungen anlegt.

Description

Die Erfindung betrifft ein NOR-Flashspeicherbauelement, ein zugehöriges Speichersystem und ein Programmierverfahren für ein NOR-Flashspeicherbauelement.
Flashspeicherbauelemente werden in der Regel in NAND- und NOR-Typen klassifiziert. Ein NAND-Flashspeicherbauelement weist eine Kettenstruktur auf, in welcher eine Mehrzahl von in Reihe geschalteten Speicherzellen mit einer einzelnen Bitleitung verbunden ist. Anderseits ist ein NOR-Flashspeicherbauelement aus einer Mehrzahl von Speicherzellen aufgebaut, welche parallel mit einer einzelnen Bitleitung verbunden sind.
1 zeigt eine Schnittdarstellung einer Speicherzelle in einem Flashspeicherbauelement. Wie aus 1 ersichtlich ist, ist die Flashspeicherzelle aus einem Sourcebereich 3 und einem Drainbereich 4, welche in einem Substrat 9 vom p-leitenden Typ ausgebildet sind, einem floatenden Gate 6, welches unter Zwischenschaltung einer dünnen Isolationsschicht 5 mit einer Dicke von weniger als 10 nm über einem Kanalbereich ausgebildet ist, und einem Steuergate 8 aufgebaut, welches unter Zwischenschaltung einer Isolationsschicht 7, z. B. einer ONO-Schicht, über dem floatenden Gate 6 ausgebildet ist. Wie aus 1 weiter ersichtlich ist, ist der Sourcebereich 3 mit einer Spannung Vs, der Drainbereich 4 mit einer Spannung Vd, das Steuergate 8 mit einer Spannung Vg und das Substrat 9 mit einer Spannung Vb verbunden.
2 veranschaulicht eine Zellenvorspannungsbedingung beim Programmieren einer Speicherzelle eines NOR-Flashspeicherbauelements. Während eines Programmiervorgangs sind der Sourcebereich 3 und das Substrat 9 mit Masse verbunden. Das Steuergate 8 ist mit einer höheren Spannung von ungefähr 10 V verbunden, während der Drainbereich 4 mit einer Spannung von ungefähr 5 V verbunden ist. Wie aus dem linken Teilbild (a) ersichtlich ist, werden durch diese Vorspannungsbedingung Elektronen aus einem zum Drainbereich 4 benachbarten Kanal in das floatende Gate 6 injiziert. Ein solcher Mechanismus, welcher auch als Injektion heißer Elektronen bezeichnet wird, programmiert eine Speicherzelle auf eine vom Verfahren des F-N-Tunnelns (Fouler-Nordheim-Tunneln) verschiedene Art. Bei dem Programmiervorgang wird das floatende Gate 6 auf ein negatives Potential gesetzt, welches eine Erhöhung der Schwellwertspannung der Speicherzelle während eines Lesevorgangs bewirkt. Eine Speicherzelle in diesem Zustand wird als „Aus-Zelle” bezeichnet.
Wie aus dem rechten Teilbild (b) ersichtlich ist, fließt während eines Programmiervorgangs allgemein ein Zellenstrom von ungefähr 200 μA vom Drainbereich 4 über den Kanalbereich zum mit Masse verbundenen Sourcebereich 3, wenn eine Spannung von ungefähr 5 V an den Drainbereich 4 einer Speicherzelle angelegt wird. Eine gleichzeitige Programmierung von Datenbits einer Byte-/Worteinheit erfordert beispielsweise einen Strom von maximal 1,6 mA = 200 μA·8 für eine Byteeinheit einen Strom von maximal 3,2 mA = 200 μA·16 eine Worteinheit.
Daher muss ein NOR-Flashspeicherbauelement während eines Programmiervorgangs einen durch die Speicherzelle fließenden Zellenstrom und eine Spannung von ungefähr 5 V für eine Bitleitung zur Verfügung stellen. Aus diesem Grund weisen NOR-Flashspeicherbauelemente in der Regel eine interne Ladungspumpenschaltung auf. Es ist jedoch unvermeidbar, dass nur eine begrenzte Anzahl von Bits in einer gegebenen Zeitspanne programmiert werden können, da eine solche Ladungspumpenschaltung einen relativ großen Schaltungsbereich belegt.
Normalerweise wird das NOR-Flashspeicherbauelement in Byteeinheiten (8 Bit) oder in Worteinheiten (16 Bits) programmiert. Um eine Mehrzahl von NOR-Flashspeicherbauelementen mit vorgegebenen Daten, z. B. mit Systembetriebscodes, zu programmieren, sollte die erforderliche Zeitspanne zur Programmierung einer Byteeinheit oder einer Worteinheit verkürzt werden. Zudem führt der Trend eines Ansteigens der Speicherkapazität zu einer erhöhten Gesamtprogrammierzeit für die Gesamtheit der Speicherzellen. Daher ist die Reduzierung der Programmierzeit ein aktuell wichtiger Faktor bei der Verbesserung der Leistungsfähigkeit von NOR-Flashspeicherbauelementen.
Die Patentschrift US 4.788.665 offenbart ein Halbleiterspeicherbauelement, insbesondere vom EPROM-Typ, das spezifische Maßnahmen zum Schreiben von Daten mit hoher Geschwindigkeit beinhaltet. Dabei ist eine Aufteilung in mehrere Speicherzellenfelder vorgesehen, denen eine Zeilenauswahlschaltung und eine Spaltenauswahlschaltung zugeordnet ist, wobei letztere für jedes Speicherzellenfeld zwei Spaltenschalteinheiten mit zwischengeschaltetem Zwischenspeicherschaltkreis sowie zwei je einem der beiden Spaltenschalteinheiten vorgeschaltete Spaltenadressendecoder umfasst.
Es ist Aufgabe der Erfindung, ein NOR-Flashspeicherbauelement und ein zugehöriges Programmierverfahren mit vergleichsweise kurzer Programmierzeit anzugeben, sowie ein Speichersystem mit einem solchen NOR-Flashspeicherbauelement zur Verfügung zu stellen.
Die Erfindung löst diese Aufgabe durch ein NOR-Flashspeicherbauelement mit den Merkmalen des Patentanspruchs 1, durch ein Speichersystem mit den Merkmalen des Patentanspruchs 11 sowie durch ein Programmierverfahren mit den Merkmalen des Patentanspruchs 12.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Erfindungsgemäß können eine Mehrzahl von Worteinheiten an Programmierdaten gleichzeitig programmiert werden, so dass eine relativ kurze Zeitdauer zum Programmieren eines gesamten Speicherzellenfeldes erzielbar ist.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
1 eine Schnittdarstellung einer Speicherzelle in einem Flashspeicherbauelement,
2 in einem linken Teilbild (a) eine Schnittdarstellung entsprechend 1 und in einem rechten Teilbild (b) ein Ersatzschaltbild einer Speicherzelle eines NOR-Flashspeicherbauelements zur Veranschaulichung zur Darstellung von Zellenvorspannungsbedingungen während eines Programmiervorgangs,
3 ein Blockdiagramm eines erfindungsgemäßen NOR-Flashspeicherbauelements,
4 ein detailliertes Blockdiagramm einer Bank eines Speicherzellenfelds des NOR-Flashspeicherbauelements von 3 in Verknüpfung mit einer Zeilenauswahlschaltung, einer Spaltenauswahlschaltung und Peripherieeinheiten,
5 ein Schaltbild eines Dateneingabepuffers aus 3,
6 ein Schaltbild eines Programmiertreibers aus 3 und
7 ein Flussdiagramm eines Programmierverfahrens für das NOR-Flashspeicherbauelement von 3.
3 zeigt im Blockdiagramm ein Ausführungsbeispiel eines erfindungsgemäßen NOR-Flashspeicherbauelements 1 mit einem Speicherzellenfeld 10, einer Zeilenauswahlschaltung 40 und einer Spaltenauswahlschaltung 50.
Das Speicherzellenfeld 10 ist aus einer Mehrzahl von Bänken BK1 bis BKn aufgebaut. Jede Bank umfasst eine Mehrzahl von Sektoren SC1 bis SCm, welche als Einheiten bei Löschvorgängen wirken. Jeder Sektor umfasst eine Mehrzahl von nicht dargestellten Speicherzellen, die mit einer Mehrzahl von Wortleitungen und Bitleitungen gekoppelt sind.
Die Zeilenauswahlschaltung 40 wählt eine Wortleitung in Reaktion auf eine Zeilenadresse XA aus. Die Spaltenauswahlschaltung 50 wählt für jede Bank in Reaktion auf eine Spaltenadresse YA 16 Bitleitungen aus. Die Struktur und Betriebsweise des Speicherzellenfelds 10, der Zeilenauswahlschaltung 40 und der Spaltenauswahlschaltung 50 wird unten unter Bezugnahme auf 4 im Detail beschrieben.
Zudem umfasst das NOR-Flashspeicherbauelement 1 einen Dateneingabepuffer 20, einen Programmiertreiber 30 und eine Steuerschaltung 70. Der Dateneingabepuffer 20 empfängt parallele Programmierdaten von 16 Bits, welche der Anzahl von Bänken entsprechen. Die Programmierdaten werden in Einheitspuffern IB1 bis IBn des Dateneingabepuffers 20 in Einheiten von 16 Bits gespeichert.
Die Einheitspuffer IB1 bis IBn werden alternierend unter der Steuerung von Datenzwischenspeichersignalen DLj mit j = 1, ..., n betrieben. Ist beispielsweise das Signal DL1 auf einem hohen Pegel, dann empfängt der erste Einheitspuffer IB1 16 parallele Datenbits. Die empfangenen Daten werden im ersten Einheitspuffer IB1 für eine gewisse Zeit gehalten. Der Dateneingabepuffer 20 speichert Daten, welche in den Einheitspuffern IB1 bis IBn gehalten werden, gleichzeitig in den Programmiertreiber 30 um, wenn ein Programmierauswahlsignal PSEL auf einem hohen Pegel ist.
Die Steuerschaltung 70 legt das Programmierauswahlsignal PSEL und die Datenzwischenspeichersignale DLj an den Dateneingabepuffer 20 an. Der Dateneingabepuffer 20 kann die Programmierdaten in Einheiten von 16 Bits in der Anzahl der Bänke oder weniger, alternativ oder sequentiell, gesteuert von der Steuerschaltung 70 empfangen. Die Struktur und Funktionsweise des Dateneingabepuffers 20 werden unten unter Bezugnahme auf 5 beschrieben.
Der Programmiertreiber 30 legt in Reaktion auf im Dateneingabepuffer 20 gespeicherte Programmierdatenpakete DB1i bis DBni mit i = 1 bis 16 eine Programmierspannung gleichzeitig an ausgewählte der Bitleitungspakete BL1i bis BLni mit i = 1 bis 16 an. Der Programmiertreiber 30 ist aus Einheitstreibern PD1 bis PDn aufgebaut, welche mit den Einheitspuffern IB1 bis IBn korrespondieren. Der Programmiertreiber 30 wird mit einer höheren Spannung VPP von einer externen Versorgungsquelle versorgt, welche größer als eine interne Versorgungsspannung ist. Die höhere Spannung VPP von der externen Quelle wird verwendet, um während eines Programmiervorgangs eine Drainspannung und einen Zellenstrom an einen ausgewählten Zellentransistor anzulegen. Anderseits kann vorgesehen sein, die höhere Spannung VPP durch eine nicht dargestellte, im NOR-Flashspeicherbauelement eingebettete Ladungspumpenschaltung zu erzeugen. Die Struktur und Funktionsweise des Programmiertreibers 30 werden unten unter Bezugnahme auf 6 beschrieben.
Zudem umfasst das NOR-Flashspeicherbauelement 1 einen Fehlerdetektor 60. Der Fehlerdetektor 60 tastet im Speicherzellenfeld 10 gespeicherte Daten ab und detektiert Programmierfehler durch einen Vergleich der abgetasteten Daten mit den im Dateneingabepuffer 20 gespeicherten Programmierdaten. Alle Bänke des Speicherzellenfelds 10 teilen sich den Fehlerdetektor 60.
Wie aus 3 ersichtlich ist, ist das NOR-Flashspeicherbauelement mit einem Host 2 verbunden, welcher Befehlssignale CMD, Adressensignale ADD, Daten DQi und die höhere Spannung VPP zur Verfügung stellt. Der Host 2 stellt 16-Bitdaten n Mal oder weniger zur Verfügung und teilt Gesamtdaten auf die Bankeinheiten B1 bis Bn auf.
So werden beispielsweise Daten, die in der ersten Bankeinheit B1 gespeichert sind, temporär im ersten Einheitspuffer IB1 in einer Einheit von 16 Bits gespeichert und schließlich in der ersten Bank BK1 des Speicherzellenfelds 10 gespeichert. Die vom Host 2 bereitgestellte höhere Spannung wird über einen Leistungsanschluss an den Programmiertreiber 30 angelegt.
4 zeigt beispielhaft ein Schaltbild der ersten Bank BK1, welche mit der Zeilenauswahlschaltung, der Spaltenauswahlschaltung und den Peripherieeinheiten aus 3 verknüpft ist. Die Zeilenauswahlschaltung 40 umfasst eine Mehrzahl von Zeilendecodern RD1 bis RDm, während die Spaltenauswahlschaltung 50 eine Mehrzahl von Spaltendecodern CD1 bis CDm umfasst. Mit jedem der Sektoren SC1 bis SCm korrespondiert ein Paar der Zeilen- und Spaltendecoder. Zudem umfasst die Spaltenauswahlschaltung 50 einen globalen Spaltendecoder GCD1, welcher korrespondierend mit der ersten Bank BK1 angeordnet ist.
Wie aus 4 ersichtlich ist, ist die erste Bank BK1 aus den mehreren Sektoren SC1 bis SCm aufgebaut, welche jeweils als Einheit bei Löschvorgängen fungieren, wobei der erste Sektor SC1 mit dem Zeilendecoder RD1 zum Treiben einer Wortleitung, die einer ausgewählten Speicherzelle zugeordnet ist, und mit dem Spaltendecoder zum Auswählen der Bitleitungen BL1 bis BLk verbunden ist, welche einer globalen Bitleitung, z. B. GBL1, zugeordnet sind. Die globalen Bitleitungen sind beispielhaft in Einheiten von je 16 eingeteilt, so dass jede der globalen Bitleitungen GBL1 bis GBL16 über ihre korrespondierenden Spaltengattertransistoren in jedem Sektor mit den Bitleitungen BL1 bis BLk verbunden ist, welche im Unterschied zu den globalen Bitleitungen auch als lokale Bitleitungen bezeichnet werden. Die Spaltengattertransistoren werden vom korrespondierenden Spaltendecoder gesteuert. Andere Sektoren sind mit den gleichen Verbindungsmerkmalen wie der erste Sektor SC1 angeordnet.
Die globalen Bitleitungen GBL1 bis GBL16 führen, gesteuert vom globalen Spaltendecoder GCD1, von einem jeweiligen Bitleitungspaket, z. B. BL1i, der Bitleitungspakete BL1i bis BLni, welche vom Programmiertreiber 30 zur Verfügung gestellt werden, jeweils über einen Auswahltransistor G1 bis G16 ab. Daraus resultiert, dass das Speicherzellenfeld mit einer hierarchischen Struktur aufgebaut ist, bei welcher die lokalen Bitleitungen jeweils mit in Spalten angeordneten Speicherzellen verbunden sind und die globalen Bitleitungen jeweils mit einer Gruppe der lokalen Bitleitungen verbunden sind.
5 zeigt ein Schaltbild eines Ausführungsbeispiels des Dateneingabepuffers 20 aus 3. Während 5 repräsentativ die Schaltung des ersten Einheitspuffers IB1 darstellt, weisen die anderen n – 1 Einheitspuffer die gleichen Schaltungseigenschaften auf. Zudem zeigt die 5 nur ein vereinfachtes Schaltbild, da der Einheitspuffer die 16 Datenbits DQi parallel empfängt und die 16 Programmierdatenbits DB1i parallel ausgibt. Daher umfasst der Einheitspuffer 16 Schaltungsteile und Elemente, von denen in 5 stellvertretend ein Teil dargestellt ist.
Wie aus 5 ersichtlich ist, umfasst der Einheitspuffer IB1 Durchlasstransistoren PT zum Übertragen der 16 parallelen Datenbits DQi jeweils zu einer Zwischenspeicherschaltung LAT in Reaktion auf das zugeordnete Datenzwischenspeichersignal DL1. Ist das Datenzwischenspeichersignal DL1 auf einem hohen Pegel, dann übertragen die Durchlasstransistoren PT die 16 parallelen Datenbits DQi zur jeweiligen Zwischenspeicherschaltung LAT. Die Zwischenspeicherschaltungen LAT speichern die Datenbits DQi temporär. Ausgaben der Zwischenspeicherschaltungen LAT werden an jeweils ein NAND-Gatter ND angelegt. Die NAND-Gatter ND reagieren jeweils auf die Ausgaben der Zwischenspeicherschaltungen LAT gesteuert vom Programmierauswahlsignal PSEL. Ausgaben der NAND-Gatter ND werden über je einen Inverter INV22 zu Programmierdatenbits DB1i umgewandelt. Sind das Datenzwischenspeichersignal DL1 und das Programmierauswahlsignal PSEL beispielsweise auf einem hohen Pegel, dann wird aus dem Signal DQi = „1” das Signal DB1i = „0”, während aus dem Signal DQi = „0” das Signal DB1i = „1” entsteht.
6 zeigt ein Schaltbild eines Ausführungsbeispiels des Programmiertreibers 30 aus 3. Wie im Fall des Dateneingabepuffers 20 zeigt 6 repräsentativ die Schaltung des ersten Einheitstreibers PD1, wobei die anderen n – 1 Einheitstreiber die gleichen Schaltungseigenschaften aufweisen. Zudem zeigt die 6 nur ein vereinfachtes Schaltbild, da der Einheitstreiber ausgeführt ist, um die 16 Programmierdatenbits DBi parallel zu empfangen und mit den 16 Bitleitungspaketen BL parallel zu verbinden. Daher umfasst der Einheitspuffer 16 Schaltungsteile und Elemente, von denen in 6 stellvertretend nur ein Teil dargestellt ist.
Wie aus 6 ersichtlich ist, umfasst der Einheitstreiber PD1 Pegelschieber, die aus PMOS-/NMOS-Transistoren P1, P2, P3, N1, N2 und N3 für hohe Spannung aufgebaut sind, welche die höhere Spannung VPP oder eine Programmierspannung als Versorgungsspannung benutzen. Ausgaben der Pegelschieber werden jeweils in die Bitleitungspakete BLi getrieben. Die Transistoren P1 bis P3 und N1 bis N3 sind so ausgeführt, dass sie hohe Spannungsbedingungen aushalten. Die Pegelschieber stellen die höhere Spannung VPP oder eine Massespannung VSS in Reaktion auf die Programmierdatenbits DB1i zur Verfügung, welche mittels eines jeweiligen Inverters INV31 als komplementäres Logikmuster an die Gates der NMOS-Transistoren N1 und N2 angelegt werden.
Als praktisches Beispiel für den Betrieb des Einheitstreibers PD1 wird der betreffende NMOS-Transistor N2 leitend geschaltet, um die höhere Spannung VPP an sein korrespondierendes Bitleitungspaket der Bitleitungspakte BL1i anzulegen, wenn eines der Programmierdatenbits DQi den Wert „1” hat. Andererseits wird der betreffende NMOS-Transistor N1 leitend geschaltet, um die Massespannung VSS an sein korrespondierendes Bitleitungspaket der Bitleitungspakte BL1i anzulegen, wenn eines der Programmierdatenbits DQi den Wert „0” hat.
7 zeigt ein Flussdiagramm eines Programmierverfahrens für das NOR-Flashspeicherbauelement mit der Schaltungsstruktur aus den 3 bis 6. Wie aus 7 ersichtlich ist, wird ein erster Schritt S100 benutzt, um einen Programmierbefehl einzugeben, der den Beginn eines Programmiervorgangs zur gleichzeitigen Programmierung von 16 Programmierdatenbits freigibt.
Im zweiten Schritt S200 werden Programmieradressen eingegeben, um den Speicherort zu bestimmen, in welchen die Programmierdatenbits gespeichert werden. Durch die Zeilen- und Spaltenadressen XA und YA werden eine Wortleitung und 16 Bitleitungen gleichzeitig ausgewählt, welche in jeder Bank korrespondierend angeordnet sind.
Danach wird im dritten Schritt S300 eine vorgegebene Anzahl von Einheiten von je 16 Programmierdatenbits in aufeinanderfolgenden Teilschritten S310, S320, ..., S330 eingegeben und in Worteinheiten von 16 Bits in den Einheitspuffern des Dateneingabepuffers 20 temporär gespeichert.
Der vierte Schritt S400 bestimmt die Anzahl von empfangenen Einheiten von Programmierdatenbits. Nach der Bestätigung, dass die Anzahl von empfangenen Einheiten von Programmierdatenbits der vorgegebenen Anzahl entspricht, z. B. n Mal bis zum Schritt S330, wird der Dateneingabevorgang durch einen Programmierungsbestätigungsbefehl abgeschlossen.
Als nächstes wird im fünften Schritt S500 die Programmierspannung VPP in Reaktion auf die Programmierdatenbits, welche im Dateneingabepuffer 20 gespeichert sind, gleichzeitig an die ausgewählten Bitleitungen, d. h. an die lokalen Bitleitungen, in jeder Bank angelegt. Hierbei werden während des Programmiervorgangs nicht ausgewählte Bitleitungen in jeder Bank mit der Massespannung verbunden.
Der sechste Schritt S600 detektiert, ob ein Fehler unter den Programmierdatenbits vorhanden ist. Zu diesem Zweck werden die Programmierdatenbits des Dateneingabepuffers 20 mit Datenbits verglichen, welche während des Programmiervorgangs in die ausgewählten Speicherzellen geschrieben wurden. Wird ein Fehler festgestellt, dann wird zum fünften Schritt S500 zurückgesprungen.
Abschließend wird im siebten Schritt S700 bestimmt, ob noch mehr Daten zu programmieren sind. Sind noch weitere Daten zu programmieren, dann wird zum zweiten Schritt S200 zurückgesprungen, um den oben beschriebenen Ablauf zu wiederholen. Sind keine Daten mehr zu programmieren, dann wird der Programmiervorgang abgeschlossen.
Während die beschriebene Ausführungsform eine gleichzeitige Programmierung von 16 Bits beschreibt, kann in anderen Ausführungsformen auch eine andere Anzahl von Datenbits gleichzeitig in das NOR-Flashspeicherbauelement programmiert werden.
Wie oben ausgeführt ist, kann das erfindungsgemäße NOR-Flashspeicherbauelement in einem Programmiermodus für Daten betrieben werden, welche in Byteeinheiten oder Worteinheiten zur Verfügung gestellt werden. Des Weiteren kann die Mehrzahl von Programmierdaten zur gleichen Zeit programmiert werden, nachdem alle Sätze von Programmdatenbits in einem Umfang geladen wurden, welcher mit der Anzahl der vorhandenen Speicherbänke korrespondiert. Daher ist es möglich die gesamte Programmierzeit zu verkürzen und die Programmiereffizienz zu steigern.

Claims

NOR-Flashspeicherbauelement mit – einem Speicherzellenfeld (10), welches Bänke (BK1 bis BKn) umfasst, die aus Sektoren (SC1 bis SCm) aufgebaut sind, wobei jeder Sektor (SC1 bis SCm) Speicherzellen umfasst, die mit Wortleitungen und Bitleitungen (BL1i bis BLni) gekoppelt sind, – einer Zeilenauswahlschaltung (40), welche in Reaktion auf eine Zeilenadresse (XA) eine der Wortleitungen in jeder Bank (BK1 bis BKn) bestimmt, – einer Spaltenauswahlschaltung (50), die in Reaktion auf eine Spaltenadresse (YA) Bitleitungen (BL1 bis BLk) in Einheiten einer vorbestimmten Anzahl in jeder Bank (BK1 bis BKn) bestimmt und pro Bank eine Mehrzahl von je einem der Sektoren der Bank zugeordneten Spaltendecodern (CD1 bis CDm) und einen der Bank zugeordneten globalen Spaltendecoder (GCD1) umfasst, – einem Dateneingabepuffer (20), welcher Programmierdatenbits in Einheiten der vorbestimmten Anzahl oder weniger empfängt und hält, und – einem Programmiertreiber (30), welcher in Reaktion auf die Programmierdatenbits, die im Dateneingabepuffer (20) gehalten werden, eine Programmierspannung (VPP) gleichzeitig an die bestimmten Bitleitungen anlegt.
NOR-Flashspeicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der Dateneingabepuffer (20) aus Einheitspuffern (IB1 bis IBn) aufgebaut ist, welche den Bänken (BK1 bis BKn) zugeordnet sind.
NOR-Flashspeicherbauelement nach Anspruch 2, dadurch gekennzeichnet, dass jeder Einheitspuffer (IB1 bis IBn) die Programmierdatenbits in Einheiten der vorbestimmten Anzahl parallel empfängt.
NOR-Flashspeicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Programmiertreiber (30) mit einer höheren Spannung (VPP) versorgt wird, welche größer als eine Versorgungsspannung ist, um die Programmierspannung zu erzeugen.
NOR-Flashspeicherbauelement nach Anspruch 4, dadurch gekennzeichnet, dass der Programmiertreiber (30) in Reaktion auf die Programmierdatenbits die Programmierspannung aus der höheren Spannung (VPP) oder aus der Massespannung (VSS) erzeugt.
NOR-Flashspeicherbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Programmiertreiber (30) aus Einheitstreibern (PD1 bis PDn) aufgebaut ist, welche den Bänken (BK1 bis BKn) zugeordnet sind.
NOR-Flashspeicherbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die vorbestimmte Anzahl gleich 16 ist.
NOR-Flashspeicherbauelement nach einem der Ansprüche 1 bis 7, gekennzeichnet durch einen Fehlerdetektor (60), welcher die Datenbits des Speicherzellenfelds (10) mit Programmierdatenbits des Dateneingabepuffers (20) vergleicht.
NOR-Flashspeicherbauelement nach Anspruch 8, dadurch gekennzeichnet, dass sich alle Bänke (BK1 bis BKn) den Fehlerdetektor (60) teilen.
NOR-Flashspeicherbauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Bitleitungen aus lokalen Bitleitungen, welche mit den Speicherzellen verbunden sind, und aus globalen Bitleitungen bestehen, welche mit den lokalen Bitleitungen verbunden sind.
Speichersystem mit – einem Host (2) zum Erzeugen von Datenbits in Einheiten einer ersten vorgegebenen Anzahl, wobei die Erzeugung für höchstens eine zweite vorgegebene Anzahl von Malen wiederholt wird, und – einem NOR-Flashspeicherbauelement (1), welches mit den Datenbits, die vom Host (1) zur Verfügung gestellt werden, in einem Programmiermodus betreibbar ist, dadurch gekennzeichnet, dass – das NOR-Flashspeicherbauelement (1) ein solches nach einem der Ansprüche 1 bis 10 ist, wobei die Anzahl von Bänken (BK1 bis BKn) des Speicherzellenfeldes (10) mit der zweiten vorgegebenen Anzahl korrespondiert.
Programmierverfahren für ein NOR-Flashspeicherbauelement (1) mit einem Speicherzellenfeld (10), welches eine Anzahl n von Bänken (BK1 bis BKn) umfasst, die aus Sektoren (SC1 bis SCm) aufgebaut sind, welche jeweils Speicherzellen umfassen, die mit Wortleitungen und Bitleitungen (BL1i bis BLni) gekoppelt sind, einer Zeilenauswahlschaltung (40), welche in Reaktion auf eine Zeilenadresse (XA) eine der Wortleitungen in jeder Bank (BK1 bis BKn) bestimmt, und einer Spaltenauswahlschaltung (50), die in Reaktion auf eine Spaltenadresse (YA) Einheiten von i Bitleitungen in jeder Bank (BK1 bis BKn) bestimmt und pro Bank eine Mehrzahl von je einem der Sektoren der Bank zugeordneten Spaltendecodern (CD1 bis CDm) und einen der Bank zugeordneten globalen Spaltendecoder (GCD1) umfasst, mit folgenden Schritten: a) Empfangen eines Befehls, um einen Programmiervorgang zur gleichzeitigen Programmierung von i Datenbits freizugeben, b) Empfangen von Adressen, um den Ort zu bestimmen, an welchem die Datenbits gespeichert werden, c) Empfangen und temporäres Halten der i Datenbits für n Mal oder weniger, korrespondierend mit den bestimmten Bitleitungen, und d) gleichzeitiges Anlegen einer Programmierspannung (VPP) an die bestimmten Bitleitungen in Reaktion auf die im Schritt c gehaltenen Datenbits.
Programmierverfahren nach Anspruch 12, dadurch gekennzeichnet, dass vor dem Schritt a die gesamten Programmierdaten in Einheiten von n Bänken segmentiert werden und die i Datenbits n Mal oder weniger zugeführt werden.
Programmierverfahren nach Anspruch 12 oder 13, gekennzeichnet durch folgenden Schritte: e) Vergleichen der Datenbits des Speicherzellenfelds (10) mit den Datenbits eines Dateneingabepuffers (20) und Detektieren, ob ein Programmierfehler vorliegt.
Programmierverfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Schritte d und e solange wiederholt werden, bis die Datenbits des Speicherzellenfelds (10) mit den Datenbits identisch sind, welche im Schritt c gehalten werden.
Programmierverfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass im Schritt a die i Datenbits parallel empfangen werden.
Programmierverfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass im Schritt d die Programmierspannung durch Empfangen einer externen höheren Spannung an die bestimmten Bitleitungen angelegt wird, welche größer als eine Versorgungsspannung ist.
Programmierverfahren nach Anspruch 17, dadurch gekennzeichnet, dass im Schritt d die höhere Spannung als Programmierspannung an die bestimmten Bitleitungen angelegt wird, wenn die Datenbits einen Wert „0” haben, und die Massespannung an nicht ausgewählte Bitleitungen angelegt wird, wenn die Datenbits einen Wert „1” haben.
Programmierverfahren nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, dass die Anzahl i von jeweils gleichzeitig programmierten Datenbits gleich 16 ist.