DE60130297T2 - Halbleiterbauelement mit einem ESD-Schutz - Google Patents

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Description

  • Hintergrund der Erfindung
  • Die vorliegende Erfindung betrifft ein Halbleitergerät und ein Hochdurchschlagsspannungs-Gerät und insbesondere den Schutz gegen eine Elektro-statische Entladung (ESD – Electro-Static Discharge) auf einem lateralen Doppeldiffusions-MOSFET (LDMOS – Lateral Double Diffusion MOSFET).
  • Im Allgemeinen sind Leistungs-IC Geräte durch ein Niederspannungsgerät und ein Hochdurchschlagsspannungs-Gerät realisiert und diese werden weit verbreitet in der Automobilindustrie oder Ähnlichem verwendet. Ein Fahrzeugmontiertes Halbleitergerät wird in feindlichen Umgebungen betrieben. Es ist daher notwendig, das Halbleitergerät zu diesem Zweck auf einem relativ hohen Level gegen elektrische Einschwingvorgänge zu schützen, wie zum Beispiel einer Elektro-statischen Entladung (ESD).
  • Die ESD wird als ein Hochenergiepuls betrachtet, wenn eine geladene Person oder Material in Kontakt mit dem IC-Gerät gelangt. Als eines von möglichen Verfahren zum Schützen des Halbleitergerätes vor einer ESD, wird eine derartige Konfiguration betrachtet, dass ein Widerstandselement zwischen einem Halbleiterelement und einem Ausgabeanschluss (PIN) eingesetzt wird, um einen Hochspannungspegel zu vermindern. Jedoch ist es für ein LDMOS wünschenswert, dass ein Hochdurchschlagsspannungs-Gerät ist, sowohl einen niedrigen Pegel eines AN-Widerstandes als auch einen hohen Pegel einer Durchschlagsspannung aufzuweisen. Wenn demgemäß das Widerstandselement bereitgestellt wird, wird die Eigenschaft des AN-Widerstandes des LDMOS, der auf Kontaktflächen basiert, negativ beeinflusst, wenn von einer Kontaktfläche aus gesehen.
  • 11 stellt einen Konventions-LDMOS vom n-Typ dar, der auf einem Silizium-auf-Isolatorsubstrat (SOI – Silicon an Insulator) gebildet ist. Das SOI-Substrat umfasst ein Siliziumbasissubstrat 11, eine n-Typ-Siliziumschicht 13 und eine SiO2-Schicht 12, die zwischen dem Basissubstrat 11 und der Schicht 13 angeordnet ist. In der Aktivschicht 13 ist selektiv eine p-Typ-Basisschicht 14 bereitgestellt. Die p-Typ-Basisschicht 14 enthält eine n+-Typ-Source-Schicht 15 und eine p+-Typ-Diffusionsschicht 14a. Eine n+-Typ-Drain-Schicht 16 wird an einem Teil der Aktivschicht 13 gebildet, der räumlich getrennt von der Basisschicht 14 ist. Ein LOCOS-Oxidfilm 17 wird in einem Oberflächenbereich der Aktivschicht 13 zwischen der Drain-Schicht 16 und der Basisschicht 14 gebildet. Eine Gate-Elektrode (G) 18 wird oberhalb der Aktivschicht 13 gebildet und die Basisschicht 14 ist zwischen der Source-Schicht 15 und dem LOGOS-Oxidfilm 17 angeordnet, da diese von dem SOI-Substrat über eine Gate-Oxidschicht (nicht gezeigt) getrennt ist. Eine Source-Elektrode (S) 19 wird oberhalb der Source-Schicht 15 und der p+-Typ-Diffusionsschicht 14a gebildet, während eine Drain-Elektrode (D) 20 oberhalb der Drain-Schicht 16 gebildet ist.
  • Wenn eine hohe Intensität eines elektrischen Feldes auf die Drain-Schicht 16 von einem ESD angelegt wird, tritt ein Lawinendurchschlag an der Kante der Drain-Schicht an der Seite des LOCOS-Oxid-Films 17 auf, wodurch Elektronen und Löcher erzeugt werden. Die an der Kante der Drain-Schicht 16 erzeugten Elektronen fließen in die Drain-Schicht 16, während der Lochstrom in die Basisschicht 14 fließt. Falls dieser Lochstrom einen vorbestimmten Wert überschreitet, schaltet sich ein parasitärer bipolarer Transistor ein, der aus der n-Typ-Drain-Schicht 16, der p-Typ-Basisschicht 14 und der n-Typ-Source-Schicht gebildet ist. Da sich der parasitäre bipolare Transistor einschaltet, wird die Spannung zwischen der Source-Schicht und der Drain-Schicht auf einen niedrigen Spannungspegel geklemmt. Jedoch wird an der Kante der Drain-Schicht ein Strom lokal intensiviert und ein thermisches Durchgehen tritt auf. Als ein Ergebnis wird die Drain-Schicht in dem Widerstand auf den ESD vermindert und kann schließlich zerstört werden.
  • In JP 05283622 A ist ein Halbleitergerät einschließlich eines IGBT offenbart. Ein Gate wird auf einem p-Typ-Substrat gebildet und eine n-Typ-Diffusionsschicht wird als ein Drain-Bereich und ein Basisbereich durch eine selbstanpassende Diffusionsschicht unter Verwendung dieses Gates gebildet. Weiter wird eine n+-Diffusionsschicht als ein Source-Bereich gebildet. Ein IGBT einschließlich eines eingebauten MOSFET und eines eingebauten bipolaren PNP-Transistors wird durch Bilden eines Source und eines Drain gebildet.
  • In EP-A-0 273 030 sind Gleichrichter mit isolierten Gates einer lateralen Konfiguration offenbart, die mit allen drei Geräteanschlüssen hergestellt sind, die an einer Hauptoberfläche bereitgestellt sind. Anoden-kurzgeschlossene Ausführungsformen sind offenbart sowie Ausführungsformen, die eine versenkte Schicht zum Verbessern einer Gerätevorwärtsleitfähigkeit einschließen.
  • In dem Artikel „Forward Blocking Characteristics of SOI Power Devices at High Temperatures" by Constapel et al, Proceedings of the 6th International Symposium an Power Semiconductor Devices and IC'S, ISPSD 1994 (IEEE Cat. Nr. 94CH3377-9), Seiten 117–121, XP-002384574, werden die vorwärtsblockierenden Eigenschaften von lateralen Geräten auf einem SOI-Substrat unter Verwendung einer zweidimensionalen, numerischen Gerätesimulation analysiert und mit den Messungen von LIGBT- und LDMOS-Geräten verglichen.
  • Zusammenfassung der Erfindung
  • Ein Halbleitergerät gemäß einer Ausführungsform der vorliegenden Erfindung umfasst:
    eine aktiven Schicht eines ersten leitenden Typs;
    eine Basisschicht eines zweiten leitenden Typs, die wahlweise auf einem Oberflächenbereich der aktiven Schicht gebildet ist;
    eine Source-Schicht des ersten leitenden Typs, die wahlweise auf einem Oberflächenbereich der Basisschicht gebildet ist;
    eine Anodenschicht des zweiten leitenden Typs, die wahlweise auf einem Oberflächenbereich der aktiven Schicht gebildet ist, wobei die Anodenschicht von der Basisschicht räumlich getrennt ist;
    eine Drain-Schicht des ersten leitenden Typs, die auf einem Oberflächenbereich der aktiven Schicht gebildet ist;
    eine Widerstandsschicht des ersten leitenden Typs, die auf einem Oberflächenbereich zwischen der Basisschicht und der Drain-Schicht gebildet ist; und
    eine Gate-Elektrode, die oberhalb eines Bereichs der Basisschicht zwischen der Source-Schicht und der aktiven Schicht gebildet ist, wobei ein Gate-isolierender Film zwischen der Basisschicht und der Gate-Elektrode angeordnet ist, wobei
    eine Source-Elektrode auf der Oberfläche der Basisschicht und der Source-Schicht gebildet ist, während eine Drain-Elektrode auf der Oberfläche der Drain-Schicht und der Anoden-Schicht gebildet ist, und dadurch gekennzeichnet, dass die Drain-Schicht zwischen der Basisschicht und der Anoden-Schicht angeordnet ist und dadurch, dass eine Sperrschichttiefe der Anoden-Schicht größer als diejenige der Drain-Schicht ist.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Querschnittsansicht eines Halbleitergerätes gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 ist ein äquivalentes Schaltkreisdiagramm des Halbleitergerätes, das in 1 gezeigt ist;
  • 3 ist ein charakteristisches Diagramm, das einen Betrieb zur Zeit eines ESD in dem Gerät zeigt, das in 1 gezeigt ist;
  • 4 ist eine vergrößerte Ansicht, die einen Bereich zeigt, der benachbart zu der Drain-Schicht in dem Gerät ist, das in 1 gezeigt ist;
  • 5 ist eine Querschnittsansicht eines Halbleitergerätes gemäß einer zweiten Ausführung der vorliegenden Erfindung;
  • 6 ist ein Konzeptdiagramm eines Halbleitergerätes gemäß der dritten Ausführung der vorliegenden Erfindung;
  • 7 ist eine Draufsicht eines Halbleitergerätes gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
  • 8 ist eine Draufsicht eines Halbleitergerätes gemäß einer fünften Ausführungsform der vorliegenden Erfindung;
  • 9 ist eine Querschnittsansicht, die entlang der Linie X-X' aus 8 aufgenommen ist;
  • 10 ist eine Draufsicht einer Variation des Halbleitergerätes, das in 8 gezeigt ist; und
  • 11 ist eine Querschnittsansicht eines herkömmlichen LDMOS-Gerätes.
  • Detaillierte Beschreibung der Erfindung
  • Die Ausführungsformen der vorliegenden Erfindung werden unter Bezug auf die begleitenden Zeichnungen beschrieben.
  • 1 stellt ein LDMOS-Gerät gemäß einer ersten Ausführungsform der vorliegenden Erfindung dar. Das in 1 gezeigte Gerät ist ein n-Typ-LDMOS, der auf einem SOI(Silizium auf Isolator)-Substrat gebildet ist. Das SOI-Substrat umfasst ein Silizium-Basissubstrat 11, eine (n-Typ-Silizium) Aktivschicht 13 und eine eingebettete Oxidschicht 12 (SIO2), die zwischen dem Silizium-Basissubstrat und dem aktiven Substrat eingebettet ist. P-Typ-Basisschichten 14 sind selektiv in der aktiven Schicht 13 gebildet. Die Basisschicht 14 enthält eine n+-Typ-Schicht 15 und eine p+-Typ-Diffusionsschicht 14a, die selektiv entwickelt sind. Eine p+-Typ-Anodenschicht 22 wird ebenso in der Aktivschicht 13 gebildet, die von der Basisschicht 14 räumlich getrennt ist. Ein LOGOS-Oxidfilm 17 wird in einem Oberflächenbereich der aktiven Schicht 13 gebildet, der zwischen der Anodenschicht 22 und der Basisschicht 14 angeordnet ist. Eine n+-Typ-Drain-Schicht 16 ist gleich neben der Anodenschicht 22 zwischen dem LOCOS-Oxidfilm 17 und der Anodenschicht 22 in der aktiven Schicht 13 gebildet. Eine n-Typ-Widerstandsschicht 21 ist in der aktiven Schicht 13 zwischen dem LOGOS-Oxidfilm 17 und der n+-Typ-Drain-Schicht 16 gebildet.
  • Die p+-Typ-Anodenschicht 22 führt keine Aktion innerhalb eines Bereiches der Nennspannungen in dem LDMOS durch, sondern führt Löcher in der aktiven Schicht 13 zur Zeit eines ESD.
  • Eine Gate-Elektrode (G) 18 ist oberhalb der aktiven Schicht 13 und der Basisschicht 14 zwischen der Source-Schicht 15 und dem LOCOS-Oxidfilm 17 gebildet, da diese von dem SOI-Substrat durch eine nicht gezeigte Gate-Oxidschicht getrennt ist. Die Source-Schicht 15 und die Diffusionsschicht 14a werden mit einer Source-Elektrode (S) 19 verbunden, die aus Aluminium (1Al) hergestellt sein kann, das als die erste Schicht dient. In gleicher Weise werden die Drain-Schicht 16 und die Anodenschicht 21 mit einer Drain-Elektrode (D) 20 verbunden, die zum Beispiel aus Aluminium (1Al) hergestellt ist, das als die erste Schicht dient.
  • Innerhalb des Nennspannungsbereiches werden keine Löcher von der Anodenschicht 22 empfangen. Wenn demgemäß das Gerät eine allgemeine LDMOS-Aktion durchführt, laufen die Elektroden von der Source-Schicht zu der Drain-Schicht. Während der Aktion bei der Nennspannung stellt die Anode 22 keine Aktion bereit.
  • Wenn die Drain-Elektrode 20 durch den Effekt eines ESD mit einer Spannung geladen wird, der höher als der Nennspannungspegel ist, dehnt sich eine Abreicherungsschicht von der p-Typ-Basisschicht 14 aus, die das elektrische Feld veranlasst, an der Kante der n-Typ-Widerstandsschicht 21 intensiviert zu werden. Als ein Ergebnis tritt ein Lawinendurchschlag auf, wodurch Elektronen und Löcher erzeugt werden. Die Elektronen fließen über die n-Typ-Widerstandsschicht 21 zu der Drain-Schicht 16. Die von dem Lawinendurchschlag erzeugten Löcher laufen in die p-Typ-Basisschicht 14. Falls der Lochstrom einen vorbestimmten Wert erreicht, schaltet sich ein aktivierter ein parasitärer npn-Transistor ein, der aus der n-Typ-Source-Schicht 15, der p-Typ-Basisschicht 14 und der n-Typ-Aktivschicht 13 zusammengesetzt ist.
  • 2 stellt einen äquivalenten Schaltkreis des in 1 gezeigten Gerätes dar.
  • Wie aus 2 ersichtlich wird, wird als die in 1 gezeigte Elementkonfiguration ein Thyristor durch eine Verbindung zwischen einem npn-Transistor und einem pnp-Transistor gebildet, die jeweils an ihrer Basis und dem Kollektor miteinander verbunden sind.
  • Wenn in dem Schaltkreis das Produkt eines Widerstandes R, der mit der Basis des npn-Transistors verbunden ist und eines Basisstroms Ib größer als die Schwelle, z.B. 0.7 V, des Transistors ist, wird der npn-Transistor eingeschaltet, wodurch der Thyristor eingeschaltet wird, um eine Aktion eines Schützens gegen ein ESD zu starten.
  • 3 stellt die Beziehung zwischen der Drain-Spannung und dem Drain-Strom dar. Wenn der parasitäre npn-Transistor eingeschaltet wird, wird die Drain-Spannung auf einen niedrigen Pegel B geklemmt, wie in 3 gezeigt. Ein großer Fluss eines Elektronenstromes wird durch die n-Typ-Widerstandsschicht 21 geleitet und von der n-Typ-Drain-Schicht 16 empfangen. Da zu der Zeit die elektrische Energie an der Kante der n-Typ-Widerstandsschicht 21 intensiviert wird, da ihre Spannung vermindert ist, läuft ein Strom durch die n-Typ-Widerstandsschicht 21, wodurch das elektrische Feld entlang der Richtung der Kanallänge abgeschwächt wird. Je größer der Strom, der in der Widerstandsschicht 21 läuft, umso mehr fällt die Spannung ab. Als ein Ergebnis wird eine negative Rückkopplung in der Richtung zum Abschwächen des elektrischen Feldes hergestellt. Dieses Phänomen ist durch eine Kurve von B zu C in 3 dargestellt. Wenn der Strom einen bestimmten Pegel überschreitet, eilt dieser durch die n-Typ-Widerstandsschicht 21 herab und fließt in die n+-Typ-Drain-Schicht 16. Dies veranlasst den Strom, gerade unterhalb der n-Typ-Drain-Schicht 16 intensiviert zu werden. Da der Strom intensiv durch die in 4 gezeigte Widerstandsschicht gezwungen wird, wird das eingebaute Potential zwischen der p-Typ-Anode 22 und der n-Typ-Aktivschicht 13 vorgespannt weitergeleitet, um die Löcher von der Anodenschicht 22 zu empfangen. Zu dieser Zeit wird der parasitäre Thyristor eingeschaltet, wodurch die Spannung auf einen niedrigen Pegel geklemmt wird. Es ist wesentlich zum Vorwärts-Vorspannen des eingebauten Potentials zwischen der p-Typ-Anode 22 und der n-Typ-Aktivschicht 13, den in 4 gezeigten Widerstand aufzuweisen, da die Sperrschichttiefe der p-Typ-Anode 22 größer als jene der n-Typ-Drain-Schicht 16 ist.
  • In einem herkömmlichen DMOS-Gerät wird ein parasitärer bipolarer Transistor (eines npn-Typs) zur Zeit eines ESD aktiviert, um einen Fluss von Elektronen zwischen der Source und dem Drain laufen zu lassen, wodurch die Spannung zwischen den Gleichen auf einen bestimmten Pegel geklemmt wird. Andererseits erlaubt es die vorliegende Erfindung dem parasitären LDMOS-Thyristor aktiviert zu werden, um einen Fluss eines Stromes aufgrund der Löcher und der Elektronen zwischen der Source-Schicht 15 und der Drain-Schicht 16 laufen zu lassen. Demgemäß ist die Klemmspannung kleiner als jene des herkömmlichen LDMOS-Gerätes, das durch die gepunktete Linie in 3 bezeichnet wird.
  • Da die Löcher ebenso von der p-Typ-Anodenschicht 22 zu der Aktivschicht 13 migrieren, wird die elektrische Leitfähigkeit benachbart zu der Drain-Schicht 16 vermindert, wodurch es einem Strom von Elektronen erlaubt wird, nicht an der Kante der Drain-Schicht 16 konzentriert zu werden, sondern durch einen weiteren Bereich bewegt zu werden. Dies kann jegliches thermisches Durchgehen an der Kante der Drain-Schicht 16 verhindern, wodurch keine Zerstörung des Transistors sichergestellt wird.
  • Der in 3 gezeigte Strompegel 10 kann in Abhängigkeit der Dosis von Störstellen in und der Länge der Widerstandsschicht variiert werden. Je größer der Widerstand in der Widerstandsschicht ist, desto größer kann die beteiligte negative Rückkopplung sein und nachfolgend kann der Strompegel 10 vermindert werden. Die Dosis in der Widerstandsschicht muss derart bestimmt werden, dass die positive Ladung nicht von einem hohen Strom versetzt wird, der durch die Widerstandsschicht läuft. Die n-Typ-Widerstandsschicht 21 kann durch Implantieren von z.B. Phosphor-Ionen in die Aktivschicht 13 entwickelt werden. Vorzugsweise ist die Dosis von Phosphor-Ionen im Wesentlichen nicht kleiner als 1 × 1014/cm2. Die Diffusionsschicht, die für LDD verwendet wird, kann vorzugsweise in einem CMOS- oder BiCMOS-Prozess sein.
  • 5 ist eine Querschnittsansicht eines Halbleitergerätes gemäß der zweiten Ausführungsform der vorliegenden Erfindung. Eine n-Typ-Versatzschicht 23 ist bereitgestellt, um eine Umgebung einer n-Typ-Widerstandsschicht 21, einer n+-Typ-Drain-Schicht 16 und einer p-Typ-Anodenschicht 22 zu bilden. Die Versatzschicht 23 verhindert, dass eine Abreicherungsschicht, die sich von dem SOI-Substrat erstreckt, die p-Typ-Anodenschicht 22 erreicht. Falls die Abreicherungsschicht die p-Typ-Anodenschicht 22 erreicht, kann ein Durchschlag zwischen der Anodenschicht 22 und der Basisschicht 14 auftreten. Ebenso kann die Versatzschicht 23 den Widerstand eines Driftbereiches vermindern und die Durchschlagsspannung bei dem AN-Zustand erhöhen. Die n-Typ-Versatzschicht 23 kann durch Implantieren von z.B. Phosphor-Ionen in die Aktivschicht 13 entwickelt werden. Die Netto-Dosis von Phosphor-Ionen liegt vorzugsweise innerhalb eines Bereichs 3 × 1012 bis 4 × 1012/cm2. Es ist ebenso notwendig, dass die Beziehung in einer Konzentration zwischen der Aktivschicht 13, der Versatzschicht 23 und der n-Typ-Widerstandsschicht ausgedrückt wird durch:
    n13 < n23 < n21.
  • 6 ist ein schematisches Diagramm eines Halbleitergerätes gemäß der dritten Ausführungsform der Erfindung. Diese Ausführungsform ist darin gekennzeichnet, dass ein erstes Gerät eines LDMOS einschließlich einer p-Typ-Anodenschicht 21 und ein zweites Gerät 52 des herkömmlichen LDMOS-Typs ausschließlich einer n-Typ-Widerstandsschicht parallel miteinander verbunden werden und mit einer Kontaktfläche 53 verbunden werden. Es ist ebenso gewünscht, das erste Gerät 51 kleiner in der statischen Durchschlagsspannung (mit der Gatespannung bei 0 V) eingestellt aufzuweisen, als das zweite Gerät 52.
  • Gemäß der Anordnung agiert das erste Gerät 51 schneller als das zweite Gerät 52 zur Zeit eines ESD. Dies kann verhindern, dass das zweite Gerät 52 zerstört wird. Als ein Verfahren zum Vermindern der statischen Durchschlagsspannung, machen der Driftlänge LD des LDMOS-Gerätes mit der p-Typ-Anodenschicht 21 kürzer als jene eines LDMOS-Gerätes ohne die p-Typ-Anodenschicht 21, wie in 5 gezeigt.
  • Darüber hinaus kann der Installationsbereich der zwei Geräte kleiner als jener der ersten Ausführung sein.
  • 7 ist eine Draufsicht eines Halbleitergerätes gemäß der vierten Ausführungsform der vorliegenden Erfindung. Diese Ausführungsform ist eine Modifikation der dritten Ausführungsform, bei der gleiche Komponenten durch gleiche Bezugszeichen bezeichnet werden, wie diejenigen, die in 6 gezeigt sind. Diese Ausführung ist darin gekennzeichnet, dass ein erstes Gerät 51 einschließlich der p+-Typ-Anodenschicht 21 mit zwei oder mehr zweiten Geräten 52 ausschließlich der p+-Typ-Anodenschicht 21 verbunden ist. In der Anordnung der Geräte ist das erste Gerät 51, das in dem Widerstand auf einen ESD hoch ist, benachbart zu Kontaktflächen lokalisiert. Insbesondere wird eine Kontaktfläche 61 zur Verbindung mit der Source-Schicht S mit einer Source-Leitung 62 verbunden, die aus Aluminium (2Al) hergestellt ist, das als die zweite Schicht dient. Eine andere Kontaktfläche 63 zur Verbindung mit der Drain-Schicht D ist mit einer Drain-Leitung 64 verbunden, die aus Aluminium (2Al) hergestellt ist, das als die zweite Schicht dient. Das erste Gerät 51 ist nahe zu den Kontaktflächen 61 und 63 angeordnet. Das erste Gerät 51 und das zweite Gerät 52 sind an ihrer Source-Elektrode 13 mit der Source-Leitung 62 und an ihrer Drain-Elektrode 21 mit der Drain-Leitung 64 verbunden.
  • Gemäß der vierten Ausführung können, da das erste Gerät 51, das in dem Widerstand auf einen ESD hoch ist, nahe zu den Kontaktflächen angeordnet ist, die zweiten Geräte 52 sicher von dem Effekt eines ESD geschützt werden.
  • In dem Falle, dass das LDMOS-Gerät eine p+-Typ-Anodenschicht 21 aufweist, wird seine Länge entlang der Richtung einer Kanallänge erhöht und dieses verursacht eine Erweiterung des Elementbereiches. Der LDMOS-Gerätebereich mit der p+-Typ-Anodenschicht 21 wird auf eine Größe bestimmt, die genug ist, um einen Grad des Widerstandes auf einen ESD bereitzustellen, während der verbleibende Bereich als allgemeiner LDMOS verbleibt. Dies kann den Widerstand des LDMOS auf einen ESD verbessern, ohne den Elementbereich zu opfern.
  • Während die Anordnung einer Gestaltung mit einer Zweischichtstruktur erklärt wird, kann diese von einer Drei- oder Mehrschichtkonstruktion implementiert sein. Obwohl Aluminium in der zweiten Schicht in der Anordnung erwähnt wird, kann diese aus jedem anderen geeigneten metallischen Material hergestellt werden.
  • Die Ausführungsformen der vorliegenden Erfindung sind ebenso nicht auf eine Kombination des ersten Leiters eines n-Typs und des zweiten Leiters eines p-Typs begrenzt, die beschrieben sind, diese können mit gleichem Erfolg von einer anderen Kombination implementiert sein, wie zum Beispiel dem ersten Leiter eines p-Typs und dem zweiten Leiter eines n-Typs. Ebenso sind unterschiedliche Änderungen und Modifikationen möglich, ohne von dem Umfang der vorliegenden Erfindung abzuweichen.
  • 8 ist eine Draufsicht, die die fünfte Ausführungsform der vorliegenden Erfindung zeigt und 9 ist eine Querschnittsansicht, die entlang der Linie X-X' aus 8 aufgenommen ist, bei der Leitungskomponenten durch gleiche Bezugszeichen bezeichnet werden, wie diejenigen, die in den vorherigen Ausführungsformen erklärt sind.
  • In dieser Ausführungsform sind die Kanalorte derart bestimmt, um keine Kanäle in einem Bereich mit einem intensiven elektrischen Feld oder einem Bereich zu entwickeln, bei dem der Thyristor, der aus parasitären Transistoren zusammengesetzt ist, möglicherweise eingeschaltet ist. Dies verhindert die Entwicklung von parasitären npn-Transistoren, wodurch es dem Strom erlaubt wird, kaum lokal an der Kante der Drain-Schicht intensiviert zu werden und kein thermisches Durchgehen in dem Bereich erzeugt wird. Als ein Ergebnis kann ein Schutz für einen breiten Bereich des Halbleitergerätes gleichförmig durchgeführt werden.
  • In der in 8 gezeigten Ausführungsform ist der Source-Bereich in einem äußeren Bereich angeordnet. Wie jedoch in 10 gezeigt kann die vorliegende Erfindung auf ein Halbleitergerät angewendet werden, in dem ein Drain-Bereich in dem äußeren Bereich angeordnet ist. In der in 10 gezeigten Konstruktion sind die Bereiche derart gebildet, um keinen Thyristor in dem Bereich mit intensivem elektrischen Feld zu bilden.
  • Wie oben beschrieben, kann die vorliegende Erfindung die Intensität eines Stromes an der Kante der Drain-Schicht zur Zeit eines ESD lindern und erfolgreich die Haltespannung bei großem Strom verglichen mit einem Konventions-LDMOS-Gerät vermindern, wodurch ein Halbleitergerät bereitgestellt wird, das Verbesserungen eines Widerstandes auf einen ESD ermöglicht.

Claims (11)

  1. Halbleitergerät mit: einer aktiven Schicht (13) eines ersten leitenden Typs; einer Basisschicht (14) eines zweiten leitenden Typs, die wahlweise auf einem Oberflächenbereich der aktiven Schicht (13) gebildet ist; einer Source-Schicht (15) des ersten leitenden Typs, die wahlweise auf einem Oberflächenbereich der Basisschicht (14) gebildet ist; einer Anodenschicht (22) des zweiten leitenden Typs, die wahlweise auf einem Oberflächenbereich der aktiven Schicht (13) gebildet ist, wobei die Anodenschicht von der Basisschicht (14) räumlich getrennt ist; einer Drain-Schicht (16) des ersten leitenden Typs, die auf einem Oberflächenbereich der aktiven Schicht (13) gebildet ist; einer Widerstandsschicht (21) des ersten leitenden Typs, die auf einem Oberflächenbereich zwischen der Basisschicht (14) und der Drain-Schicht (16) gebildet ist; und einer Gate-Elektrode (18), die oberhalb eines Bereichs der Basisschicht (14) zwischen der Source-Schicht (15) und der aktiven Schicht (13) gebildet ist, wobei ein Gate-isolierender Film zwischen der Basisschicht (14) und der Gate-Elektrode (18) angeordnet ist, wobei eine Source-Elektrode (19) auf der Oberfläche der Basisschicht (14) und der Source-Schicht (15) gebildet ist, während eine Drain-Elektrode (20) auf der Oberfläche der Drain-Schicht (16) und der Anoden-Schicht (22) gebildet ist, und dadurch gekennzeichnet, dass die Drain-Schicht (16) zwischen der Basisschicht (14) und der Anoden-Schicht (22) angeordnet ist und dadurch, dass eine Sperrschichttiefe der Anoden-Schicht (22) größer als diejenige der Drain-Schicht (16) ist.
  2. Halbleitergerät nach Anspruch 1, wobei das Maß an Unreinheiten in der Widerstandsschicht (21) kleiner als das in der Drain-Schicht (16) ist.
  3. Halbleitergerät nach Anspruch 1, wobei eine Offset-Schicht (23) des ersten leitenden Typs gebildet ist, die Anoden-Schicht (22) zu umgeben.
  4. Halbleitergerät nach Anspruch 1, wobei eine Diffusions-Schicht (14a) des zweiten leitenden Typs neben der Source-Schicht (15) in einem Oberflächenbereich der Basisschicht (14) gebildet ist.
  5. Halbleitergerät nach Anspruch 1, wobei kein Kanal in einem Bereich existiert, in denen Strom oder ein elektrisches Feld leicht verstärkt werden kann.
  6. Halbleitergerät mit: einem ersten Gerät nach Anspruch 1 und von einem lateralen DMOS-Typ einschließlich einer ersten aktiven Schicht, einer ersten Basisschicht, einer ersten Source-Schicht, einer jeweiligen Anoden-Schicht, einer ersten Drain-Schicht, einer jeweiligen Widerstandsschicht neben der Drain-Schicht und einer jeweiligen Gate-Elektrode mit einer ersten Gate-Schicht weiter mit: einem zweiten Gerät von einem lateralen DMOS-Typ einschließlich: einer zweiten Basisschicht des zweiten leitenden Typs, die in der ersten aktiven Schicht gebildet ist, einer zweiten Source-Schicht des ersten leitenden Typs, die in der zweiten Basisschicht gebildet ist, einer zweiten Drain-Schicht des ersten leitenden Typs, die in einer zweiten aktiven Schicht gebildet ist, um so von der zweiten Source-Schicht räumlich getrennt zu sein und einer zweiten Gate-Schicht, die oberhalb eines Bereichs der zweiten Basisschicht zwischen der zweiten Source-Schicht und der zweiten Drain-Schicht, wie durch einen Gate-isolierenden Film getrennt, gebildet ist; und weiter mit: einer Source-Elektrode zum elektrischen Verbinden zwischen der ersten Source-Schicht und der zweiten Source-Schicht; einer Drain-Elektrode zum elektrischen Verbinden zwischen der ersten Drain-Schicht und der zweiten Drain-Schicht; und einer Gate-Elektrode zum elektrischen Verbinden zwischen der ersten Gate-Schicht und der zweiten Gate-Schicht.
  7. Halbleitergerät nach Anspruch 6, wobei das Maß an Unreinheiten in der Widerstandsschicht kleiner als das in der ersten Drain-Schicht ist.
  8. Halbleitergerät nach Anspruch 6, wobei eine Offset-Schicht des ersten leitenden Typs gebildet ist, um die jeweilige Anoden-Schicht zu umgeben.
  9. Halbleitergerät nach Anspruch 6, wobei die statische Durchschlagsspannung in dem ersten Gerät auf einen Pegel eingestellt wird, der kleiner als derjenige des zweiten Gerätes ist.
  10. Halbleitergerät nach Anspruch 6, wobei das erste Gerät zwischen dem zweiten Gerät und einem Dämpfungsglied angeordnet ist.
  11. Halbleitergerät nach Anspruch 6, wobei das erste Gerät keine Kanalbereiche in einem Bereich aufweist, in denen Strom oder ein elektrisches Feld leicht verstärkt werden kann.
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