DE60127148T2 - Herstellungsverfahren für SOI Scheibe durch Wärmebehandlung und Oxidation von vergrabenen Kanälen - Google Patents
Herstellungsverfahren für SOI Scheibe durch Wärmebehandlung und Oxidation von vergrabenen Kanälen Download PDFInfo
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- 230000003647 oxidation Effects 0.000 title claims description 5
- 238000007254 oxidation reaction Methods 0.000 title claims description 5
- 238000004519 manufacturing process Methods 0.000 title description 16
- 238000010438 heat treatment Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims description 35
- 230000008569 process Effects 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 17
- 238000000137 annealing Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 5
- 239000001257 hydrogen Substances 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 238000009826 distribution Methods 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 238000009933 burial Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 24
- 239000010703 silicon Substances 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005192 partition Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76278—Vertical isolation by selective deposition of single crystal silicon, i.e. SEG techniques
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Description
- Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines SOI-Wafers durch Annealen bzw. Glühen und Oxidieren der vergrabenen Kanäle.
- Wie entsprechend eines Lösungsweges bekannt ist, welcher aktuell sehr auf dem Sektor der Mikroelektronikindustrie verbreitet ist, erhält man das Substrat von integrierten Einrichtungen aus monokristallinen Siliciumwafern. In den letzten Jahren wurden als eine Alternative für Wafer, welche allein aus Silicium hergestellt sind, schichtweise aufgebaute Wafer vorgeschlagen, nämlich die so genannten Silicium-auf-Isolator-(SOI-)Wafer, welche aus zwei Siliciumschichten bestehen, von denen eine dünner als die andere ist und welche durch eine Siliciumdioxidschicht getrennt sind.
- Jedoch beinhaltet das Herstellen von SOI-Wafern einige Probleme, speziell bezüglich der Komplexität und der Kosten des Verfahrens und der Qualität der dünneren Siliciumschicht. Tatsächlich ist diese Schicht so gestaltet, um sowohl elektronische Hochleistungs- als auch Niedrigleistungseinrichtungen aufzunehmen, und das Vorhandensein von kristallographischen Defekten kann irreparabel die Effizienz der Einrichtungen beeinträchtigen.
- Ein Verfahren zum Herstellen von SOI-Wafern, welches speziell die obigen Probleme angeht, wird in der EP 1 073 112-A, eingereicht am 26. Juli 1999 im Namen der vorliegenden Anmelderin, beschrieben.
- Dieses Verfahren befasst sich mit dem anfänglichen Bilden einer Vielzahl von Gräben, welche im Wesentlichen parallel und durch Siliciumzwischenwände voneinander getrennt sind, in einem Substrat aus Halbleitermaterial, z.B. monokristallinem Silicium. Um die Gräben zu öffnen, ist das Substrat anisotropisch geätzt, wobei eine feste Maske genutzt wird, welche z.B. eine Unterbauoxidschicht und eine Siliciumnitridschicht aufweist.
- Nachfolgend werden durch isotropisches Ätzen von Silicium die Gräben aufgeweitet, um so die Zwischenwände auszudünnen und um Hohlräume bzw. Ausnehmungen zu bilden, welche sich unterhalb der Oberfläche des Substrates erstrecken, welches bei dieser Stufe noch durch die feste Maske geschützt ist.
- Die Hohlräume bzw. Aussparungen werden dann mit einer Sperr-Siliciumdioxid-Schicht gefüllt, und die feste Maske wird entfernt, so dass die Oberfläche des Substrats unbedeckt gelassen wird.
- Als Nächstes wird ein epitaxialer Wachstumsprozess ausgeführt. In dieser Stufe wächst das Silicium auf der oberen Seite des Substrats und expandiert lateral, um so eine gleichmäßige Epitaxialschicht zu bilden, welche den Eingang der Hohlräume bedeckt. Jedoch verhindert die Sperrschicht, dass das Silicium innerhalb der Hohlräume wächst, welche demnach nicht gefüllt werden und eingegrabene Kanäle bilden.
- Durch das Benutzen eines zweiten anisotropischen Ätzens werden Verbindungsgräben geöffnet, welche eine derartige Tiefe besitzen, dass sie bis zu den Hohlräumen reichen. Durch die Verbindungsgräben wird dann ein thermischer Oxidationsschritt durchgeführt, so dass die Zwischenwände, welche die Hohlräume trennen, vollständig oxidiert werden, und die Hohlräume werden mit Siliciumdioxid gefüllt. Dadurch wird ein kontinuierlicher Iso lierbereich gebildet, welcher das Substrat und die Epitaxialschicht voneinander trennt.
- Mit dem Verfahren, welches in der oben erwähnten Patentanmeldung vorgestellt wurde, werden SOI-Wafer mit hoher Qualität erzielt, vor allem bezüglich der kristallographischen Eigenschaften der Epitaxialschicht, es hat jedoch einige Grenzen bzw. Einschränkungen.
- Tatsächlich sind die Herstellschritte, welche zum Bilden des Isolierbereiches erforderlich sind, zahlreich und komplex und führen dazu, dass das Herstellen der Wafer kostenaufwändig ist. Als Erstes muss während des isotropischen Ätzens zum Aufweiten der Gräben und zum Bilden der Hohlräume die Oberfläche des Substrates geschützt werden, speziell mit der festen Maske. Das Bilden dieser Maske erfordert jedoch wenigstens einen Oxidationsschritt, einen Ablagerungsschritt für die Siliciumnitridschicht und einen Definitionsschritt, wobei eine weitere Resist-Maske benutzt wird. Die feste Maske muss außerdem durch weitere spezielle Schritte entfernt werden.
- Als Zweites, bevor das epitaxiale Wachsenlassen ausgeführt wird, müssen die Hohlräume mit der Sperrschicht gefüllt werden; anderenfalls würden tatsächlich die Zwischenwände dicker werden und könnten nachfolgend nicht weiter vollständig oxidiert werden. Zusätzlich ist es notwendig, sehr präzise die Breite der Sperrschicht zu kalibrieren, welche teilweise während des Entfernens der festen Maske entfernt wird.
- Ein Beispiel für ein Verfahren zum Herstellen von Silicium auf Kerb-(SON-)Strukturen durch Wandeln von Sub-Mikrometer-Gräben in leere Räume in Silicium wird in Tsunashima Y et al. beschrieben: A new substrate structure engineering technique to realize silicon on noching (SON) structure utilizing transformation of sub-micron trenches to empty space in silicon (ESS) by surface migration" HIGH PURITY SILICON VI. PROCEEDINGS OF THE SIXTH INTERNATIONAL SYMPOSIUM (ELECTRO-CHEMICAL SOCIETY PROCEDDINGS BAND 2000-17) (SPIE BAND 4218), PHOENIX, AZ, USA, 22.-27. OKT. 2000, S. 532-545.
- Das Ziel der vorliegenden Erfindung besteht deshalb dar in, die Nachteile des oben beschriebenen Herstellprozesses zu überwinden.
- Entsprechend der vorliegenden Erfindung wird ein Verfahren zum Herstellen von SOI-Wafern durch Glühen und Oxidieren von eingegrabenen Kanälen beschrieben, wie es in Anspruch 1 definiert ist.
- Für ein besseres Verständnis der vorliegenden Erfindung wird nun eine bevorzugte Ausführungsform derselben beschrieben, rein als nicht eingrenzendes Beispiel, mit Bezug auf die beigefügten Zeichnungen, in welchen:
-
1 -4 Querschnittsansichten eines Wafers aus Halbleitermaterial in aufeinander folgenden Herstellschritten entsprechend einer Ausführungsform der vorliegenden Erfindung sind; -
5 eine Draufsicht auf den Wafer der4 ist; -
6 eine Querschnittsansicht des Wafers der5 entsprechend der Linie VI-VI ist; -
7 -10 Querschnittsansichten des Wafers der5 entsprechend einer Linie VII-VII in aufeinander folgenden Herstellschritten sind; -
11 eine Draufsicht eines Wafers aus Halbleitermaterial in einem Anfangsherstellschritt entsprechend einer anderen Ausführungsform der Erfindung ist; -
12 und13 Querschnittsansichten des Wafers der -
11 entsprechend jeweils der Linien XII-XII und XIII-XIII sind, und -
14 dieselbe Ansicht wie in12 für einen nachfolgenden Herstellschritt des Wafers wiedergibt. - In
1 wird ein Wafer aus Halbleitermaterial, z.B. aus monokristallinem Silicium, mit1 bezeichnet und weist ein Substrat2 auf. In einem Anfangsschritt des Verfahrens entsprechend der Erfindung wird eine Resist- bzw. Schutzschicht direkt auf der Oberseite einer Fläche3 des Wafers1 aufgebracht und ist dafür bestimmt, eine Maske4 zu bilden. - Als Nächstes wird das Substrat
2 anisotropisch geätzt, z.B. durch einen STS-Ätzvorgang, und tiefe Gräben5 werden an den Bereichen links, welche durch die Maske4 unbedeckt sind, geöffnet, wie dies in2 gezeigt wird. Detaillierter ausgedrückt, die tiefen Gräben5 sind im Wesentlichen geradlinig und erstrecken sich parallel zueinander in einer Richtung senkrecht zu der Zeichenebene. Alle tiefen Gräben5 haben eine Anfangshöhe H und eine gleiche Anfangsbreite W und sind voneinander durch eine Wand7 getrennt, welche eine Anfangsbreite von S besitzt. Die Anfangsbreite W der tiefen Gräben5 ist im Wesentlichen gleich der Anfangsbreite S der Wände7 (z.B. 1 µm), während die Anfangstiefe H wesentlich größer ist; vorzugsweise ist das Verhältnis zwischen der Anfangstiefe H und der Anfangsbreite W nicht kleiner als 5. - Als Nächstes wird die Maske
4 entfernt, und ein epitaxiales Wachsenlassen wird durchgeführt (3 ). Das Silicium wächst um einen gesteuerten Betrag auf der obersten Oberfläche der Vorderseite3 des Wafers1 und erstreckt sich lateral, bis es die Eintrittsöffnungen zu den tiefen Gräben5 schließt, wobei demnach praktisch vergrabene Kanäle8 gebildet werden, welche in dem Wafer1 eingebettet sind und vollständig von Silicium umgeben sind. In einer Anfangsstufe des epitaxialen Wachsenlassens wächst Silicium also innerhalb der tiefen Gräben5 , bevor die letzteren an der obersten Seite geschlossen werden. Folglich besitzen die vergrabenen Kanäle8 Querschnitte, welche im Wesentlichen oval sind und sich in eine Richtung senkrecht zur Oberfläche3' des Wafers1 länglich erstrecken. Speziell ausgedrückt, die vergrabenen Kanäle8 haben eine Zwischenweite W' und eine Zwischenhöhe H', welche jeweils kleiner als die Anfangsbreite W und die Anfangshöhe S der tiefen Gräben5 ist. Die Zwischenweite S' der Wände7 ist stattdessen bezüglich der Anfangsbreite S erhöht (z.B. besitzen die vergrabenen Kanäle8 eine Zwischenbreite W' von 0,5 µm und eine Zwischenhöhe H' von 3 µm, und die Zwischenwände7 besitzen eine Zwischenbreite von S' von 1,5 µm). Zusätzlich sind die vergrabenen Kanäle8 in der gleichen Atmosphäre angesiedelt, in welche der Wafer1 eingetaucht ist, wenn das epitaxiale Wachsenlassen durchgeführt wird. Im Detail besitzt diese Atmosphäre eine hohe Wasserstoffkonzentration und ist deoxidierend. - Wie in
4 gezeigt wird, wird der Querschnitt der vergrabenen Kanäle8 nachfolgend durch einen thermischen Glühprozess modifiziert, welcher eine gesteuerte Dauer besitzt. Beispielsweise wird der Wafer1 auf 1150°C für 5 Stunden erhitzt. In diesem Schritt gibt es kein Entfernen von Silicium. In der Praxis, wenn der Wafer1 in einer deoxidierenden Atmosphäre erhitzt wird, wandern die oberflächlichen Siliciumatome um die vergrabenen Kanäle8 herum und neigen dazu, minimale Energieverteilungen anzunehmen, wie dies im Artikel "A New Substrate Engineering for the Formation of Empty Space in Silicon (ESS) Induced by Silicon Surface Migration" von T. Sato, N. Aoki, I. Mizushima und Y. Tsunashima, IEDM 1999, S. 517-520, erklärt wird. Detaillierter ausgedrückt, die vergrabenen Kanäle8 , welche anfangs einen ovalen Querschnitt besitzen, neige n dazu, einen im Wesentlichen kreisförmigen Querschnitt anzunehmen. Am Ende des Glühschrittes besitzen die vergrabenen Kanäle8 eine Endhöhe H'' und eine Endbreite W'', welche annähernd gleich zueinander sind (beispielsweise 1,5 µm), und die Zwischenwände7 sind ausgedünnt, um eine Endbreite S'' kleiner als die Anfangsbreite S (beispielsweise 0,5 µm) zu erreichen. - Nach dem Glühen wird ein zweites maskiertes Grabenätzen durchgeführt, um in dem Wafer
1 wenigstens einen Verbindungsgraben10 zu öffnen, welcher eine Tiefe besitzt, um so all die vergrabenen Kanäle8 zu erreichen, und eine Breite größer als die Endbreite S'' der Zwischenwände7 (beispielsweise 1 µm) besitzt. Vorzugsweise erstreckt sich der Verbindungsgraben10 entlang einer geschlossenen Linie und grenzt einen isolierten monokristallinen Siliciumbereich11 ab, welcher nachfolgend eine aktive Fläche für die Aufnahme integrierter Komponenten bilden soll (5 -7 ). - Als Nächstes wird das thermische Oxidieren der Zwischenwände
7 und der Wände des Verbindungsgrabens10 ausgeführt, um so einen Siliciumdioxd-Isolierbereich12 zu bilden. Der erforderliche Sauerstoff wird in die vergrabenen Kanäle8 durch den Verbindungsgraben10 geführt. In diesem Schritt werden die Oxidbereiche auf Kosten der Siliciumbereiche wachsen gelassen, welche die Zwischenwände7 und die Wände des Verbindungsgrabens10 bilden. Spezieller ausgedrückt, die Zwischenwände7 sind aufgrund der Breitenverminderung, welche durch den vorherigen Glühschritt verursacht wird, vollständig oxidiert. Wie in8 gezeigt wird, umgibt der Isolierbereich12 den isolierten Bereich11 lateral und am Boden, wobei er diesen elektrisch vom Substrat2 isoliert. Stattdessen werden die vergrabenen Kanäle8 und der Verbindungsgraben10 teilweise mit thermischem Oxid gefüllt, sie bleiben jedoch teilweise offen. - Als Nächstes (
9 ) wird auf der Oberfläche3' des Wafers1 eine Schicht13 aus dielektrischem Material aufgebracht, beispielsweise aus Tetraethylorthosilicat-(TEOS-)Oxid, welches durch den Verbindungsgraben10 hindurchgeht und die vergrabenen Kanäle8 und den Verbindungsgraben10 füllt, vorzugsweise vollständig. In der Praxis bildet das abgelagerte dielektrische Material einen Füllfläche14 innerhalb des Isolierbereiches12 . Folglich bilden der Isolierbereich12 und der Füllbereich14 eine Isolierstruktur, welche kompakt und im Wesentlichen ohne jegliche Hohlräume darin ist. Jedoch können Bereiche mit sehr kleinem Durchmesser ungefüllt bleiben, sie ändern jedoch nicht wesentlich die Eigenschaften der Isolierstruktur. Insbesondere stellen zusätzlich zur elektrischen Isolierung die wesentliche Kontinuität des Isolierbereichs12 und des Füllbereichs14 die thermische Leitfähigkeit zwischen dem Isolierbereich11 und dem Substrat2 sicher und damit die Dispersion bzw. Streuung der Wärme, welche in den Einrichtungen erzeugt wird, welche in dem Wafer1 hergestellt wurden. Die Schicht13 aus dielektrischem Material wird dann entfernt. - Der Wafer
1 der10 wird damit erhalten, wobei die Struktur vom SOI-Typ klar erkannt werden kann. Insbesondere zeigt8 den isolierten Bereich11 und das Substrat2 durch den Isolierbereich12 und den Füllbereich14 getrennt voneinander. Das Substrat2 , welches eine größere Breite besitzt, führt hauptsächlich die Funktionen des Stützens und der Wärmeabfuhr aus, während es innerhalb des isolierten Bereiches11 , welcher dünn ist, möglich ist, aktive und passive integrierte Einrichtungen entsprechend irgendeinem bekannten Prozess zu bilden. - Entsprechend einer unterschiedlichen Ausführungsform der Erfindung, welche in
11 -14 gezeigt wird, werden Silicium säulen17 anfangs in einem Substrat16 eines Halbleiterwafers15 gebildet, wobei die Siliciumsäulen17 vorzugsweise eine hexagonale Form im Grundriss besitzen und in einer Honigwabenweise angeordnet sind, um eine maximale Packungsdichte zu erhalten. Zu diesem Zweck wird Silicium selektiv durch Grabenätzen entfernt, und es werden miteinander verbundene Gräben18 gebildet, welche die Säulen17 abgrenzen. In der Praxis sind die in Verbindung stehenden Gräben18 so miteinander verbunden, dass sie einen hohlen Bereich bilden, welcher eine komplexe Form besitzt, in welchen sich die Säulen17 erstrecken. - Als Nächstes werden das epitaxiale Wachsenlassen und das Glühen, wie oben beschrieben, ausgeführt. Im Einzelnen sind während des epitaxialen Wachsenlassens die tiefen Gräben
18 geschlossen, und ein tiefer Hohlraum19 wird gebildet, während während des Glühens die Säulen17 in einem zentralen Teil ausgedünnt werden, um so eine Stundenglas- Bzw. Sanduhr-Form anzunehmen (13 ). - Der Vorgang wird dann, wie vorher beschrieben, zu Ende geführt. Insbesondere wird ein Verbindungsgraben
20 geöffnet, die Säulen17 werden vollständig oxidiert, um so einen Isolierbereich21 zu bilden, welcher einen isolierten Siliciumbereich22 abgrenzt, und der vergrabene Hohlraum19 wird mit TEOS-Oxid gefüllt, womit damit die Füllregionen23 gebildet werden. - Der hier beschriebene Vorgang bzw. Prozess ist extrem einfach, zur gleichen Zeit erlaubt er das Herstellen von SOI-Wafern, welche frei von kristallographischen Defekten sind. Tatsächlich sind die erforderlichen Verfahrensschritte nicht so zahlreich wie bei bekannten Verfahren und sie können leicht in Standardverfahren zum Herstellen integrierter Einrichtungen aufgenommen werden.
- Speziell vorteilhaft ist das Anwenden des Glühschrittes, welcher entsprechend der Erfindung anstatt des isotropen Ätzens durchgeführt wird, welches zuvor zum Verbreitern der Gräben benutzt wurde. Das Bilden der Strukturen, wie z.B. der Wände oder Säulen, begrenzt durch Hohlräume und eingebettet in das Silicium ist an sich einfach, insofern, da es nur ein maskiertes Grabenätzen und ein epitaxiales Wachsenlassen erfordert. Der nachfolgende Glühschritt gestattet es, dass die Oberflächen der eingegrabenen Hohlräume (vergrabene Kanäle
8 und vergrabener Hohlraum19 ) modifiziert werden, wobei letztere verbreitert werden und die Breite der Siliciumstrukturen reduziert wird (Zwischenwände7 und Säulen17 ), so dass die Siliciumstrukturen dann oxidiert werden können. Die Oberfläche des Wafers ist jedoch nicht involviert und muss deshalb nicht geschützt werden; folglich sind alle Schritte zum Bilden und Entfernen von festen Masken eliminiert. Auch ist die Notwendigkeit für die Sperrschicht überwunden: Da das Glühen auf das epitaxiale Wachsenlassen folgt, ist das Bilden des Siliciums innerhalb der tiefen Gräben5 (oder der in Verbindung stehenden Gräben18 ) innerhalb tragbarer Grenzen, vorausgesetzt, dass diese tiefen Gräben nicht vollständig gefüllt sind. - Zusätzlich ist die Atmosphäre, welche innerhalb der vergrabenen Hohlräume eingeschlossen ist, die gleiche, welche für das epitaxiale Wachsenlassen benutzt wird, nämlich eine Atmosphäre mit einer hohen Wasserstoffkonzentration. In der Praxis kann der Glühschritt, welcher normalerweise das Gebrauchen eines Wasserstoffofens erfordert, durchgeführt werden, indem ein thermischer Standardprozess benutzt wird. Außerdem ist es mit einem einzelnen thermischen Prozess möglich, sowohl das Glühen als auch andere Herstellungsschritte auszuführen, welche normalerweise für das Herstellen von Komponenten und/oder integrierten Schaltungen ins Auge gefasst werden müssen; beispielsweise kann das Glühen gleichzeitig mit der Diffusion einer vorher implantierten Dotierspezies durchgeführt werden.
- Schließlich ist es klar, dass zahlreiche Modifikationen und Änderungen an dem hier beschriebenen und dargestellten Verfahren vorgenommen werden können, wobei alle in den Umfang der Erfindung fallen, wie sie in den beigefügten Ansprüchen definiert sind.
- Insbesondere kann der Prozess bzw. das Verfahren für das selektive Isolieren von Bereichen des Wafers benutzt werden. Alternativ kann sich der Isolierbereich über den gesamten Wafer erstrecken.
- Das Glühen kann sogar vor dem epitaxialen Wachsenlassen ausgeführt werden. In diesem Fall wäre es jedoch notwendig, einen Wasserstoffofen zu benutzen.
- Außerdem kann die Anfangsform der Gräben unterschiedlich von den hier gezeigten Formen sein.
Claims (14)
- Prozess zur Herstellung eines SOI-Wafers (
1 ), mit den folgenden Schritten: Ätzen von Gräben eines Wafers (1 ) aus Halbleitermaterial zur Bildung von Ausnehmungen (8 ;19 ) in dem Wafer (1 ) aus Halbleitermaterial, welche Strukturen (7 ;17 ) des Halbleitermaterials abgrenzen; und vollständiges thermisches Oxidieren der Strukturen (7 ;17 ), wobei das thermische Oxidieren das Zuführen von Sauerstoff zu den Ausnehmungen beinhaltet; gekennzeichnet durch das Durchführen, vor dem Schritt des Oxidierens, eines Schrittes des Ausdünnens der Strukturen (7 ;17 ) durch einen thermischen Prozess, wobei der thermische Prozess das Modifizieren der Oberflächenverteilung des Halbleitermaterials um die Ausnehmungen (8 ;18 ) herum durch Annealen bzw. Glühen des Wafers (1 ) in einer deoxidierenden Atmosphäre aufweist. - Prozess nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, dass der thermische Prozess eine gesteuerte Dauer besitzt.
- Prozess nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, dass der Schritt des Bildens der Ausnehmungen das Vergraben der Ausnehmungen (
8 ;18 ) innerhalb des Wafers (1 ;15 ) aufweist. - Prozess nach Anspruch 3, dadurch gekennzeichnet, dass der Schritt des Vergrabens das Einschließen von Wasserstoff innerhalb der Ausnehmungen (
8 ;18 ) aufweist. - Prozess nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, dass der Schritt des Bildens von Ausnehmungen die folgenden Schritte aufweist: – Öffnen der ersten Gräben (
5 ;18 ) in einem Substrat (2 ;16 ) des Wafers (1 ;15 ); und – Durchführen eines epitaxialen Wachstumsprozess, um so in Aufwärtsrichtung die ersten Gräben (5 ;18 ) mit dem Halbmaterial zu schließen. - Prozess nach Anspruch 5, dadurch gekennzeichnet, dass die Strukturen Wände (
7 ) aufweisen, welche Seite an Seite und durch die ersten Gräben (5 ) getrennt voneinander angeordnet sind. - Prozess nach Anspruch 5, dadurch gekennzeichnet, dass die ersten Gräben (
5 ) im Wesentlichen geradlinig sind und eine Höhe (H) und eine Breite (W) kleiner als die Höhe (H) besitzen, und dadurch, dass das Verhältnis zwischen der Höhe (H) und der Breite (W) nicht kleiner als 5 ist. - Prozess nach Anspruch 6, dadurch gekennzeichnet dass die Breite (W) im Wesentlichen gleich der Breite (S) der Wände ist.
- Prozess nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass am Ende des Schrittes des Ausdünnens die Ausnehmungen (
8 ) einen im Wesentlichen kreisförmigen Querschnitt aufweisen. - Prozess nach Anspruch 5, dadurch gekennzeichnet, dass die Strukturen Säule (
17 ) aufweisen. - Prozess nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, dass vor dem Schritt des Oxidierens wenigstens ein zweiter Graben (
10 ;20 ), welcher eine Tiefe besitzt, welche an die Ausnehmungen (8 ;18 ) heranreicht, geöffnet wird. - Prozess nach Anspruch 10, dadurch gekennzeichnet, dass der zweite Graben (
10 ;20 ) sich entlang einer geschlossenen Linie erstreckt und einen isolierten Bereich (11 ;22 ) abgrenzt. - Prozess nach einem der vorausgehenden Ansprüche, der durch das Bilden, innerhalb der Ausnehmungen (
8 ;18 ), eines Füllbereichs (14 ;23 ) aus dielektrischem Material gekennzeichnet ist. - Prozess nach Anspruch 13, dadurch gekennzeichnet, dass das dielektrische Material TEOS-Oxid ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP20010830820 EP1324382B1 (de) | 2001-12-28 | 2001-12-28 | Herstellungsverfahren für SOI Scheibe durch Wärmebehandlung und Oxidation von vergrabenen Kanälen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE60127148D1 DE60127148D1 (de) | 2007-04-19 |
DE60127148T2 true DE60127148T2 (de) | 2007-12-13 |
Family
ID=8184848
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2001627148 Expired - Lifetime DE60127148T2 (de) | 2001-12-28 | 2001-12-28 | Herstellungsverfahren für SOI Scheibe durch Wärmebehandlung und Oxidation von vergrabenen Kanälen |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP1324382B1 (de) |
DE (1) | DE60127148T2 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US9711393B2 (en) | 2012-10-09 | 2017-07-18 | Infineon Technologies Dresden Gmbh | Silicon on nothing devices and methods of formation thereof |
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US7294536B2 (en) | 2000-07-25 | 2007-11-13 | Stmicroelectronics S.R.L. | Process for manufacturing an SOI wafer by annealing and oxidation of buried channels |
DE602004027597D1 (de) | 2004-03-19 | 2010-07-22 | St Microelectronics Srl | Halbleiterdrucksensor und Verfahren zur Herstellung |
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US8633553B2 (en) | 2010-07-26 | 2014-01-21 | Stmicroelectronics S.R.L. | Process for manufacturing a micromechanical structure having a buried area provided with a filter |
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US9019688B2 (en) | 2011-12-02 | 2015-04-28 | Stmicroelectronics Pte Ltd. | Capacitance trimming with an integrated heater |
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IT201900001017A1 (it) | 2019-01-23 | 2020-07-23 | St Microelectronics Srl | Trasduttore elettroacustico microelettromeccanico ad attuazione piezoelettrica e relativo procedimento di fabbricazione |
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- 2001-12-28 DE DE2001627148 patent/DE60127148T2/de not_active Expired - Lifetime
- 2001-12-28 EP EP20010830820 patent/EP1324382B1/de not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
DE60127148D1 (de) | 2007-04-19 |
EP1324382A1 (de) | 2003-07-02 |
EP1324382B1 (de) | 2007-03-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition |