DE60029554T2 - Halbleiterbauelement mit hochspannungselement - Google Patents

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Description

  • Die Erfindung betrifft eine Halbleiteranordnung mit einem Halbleiterkörper, umfassend ein Hochspannungsschaltungselement mit einem zu einer Oberfläche des Halbleiterkörpers benachbarten Oberflächengebiet, welches Oberflächengebiet benachbart zu der genannten Oberfläche des genannten Halbleiterkörpers von einem einzelnen Leitungstyp ist und mit einer elektrisch isolierenden Schicht bedeckt ist und in welchem Oberflächengebiet zwei Zonen auf Abstand voneinander gebildet sind, zwischen denen beim Betrieb eine hohe Spannung angelegt werden kann, und ein Teil der isolierenden Schicht, gelegen über einem Teil des Oberflächengebietes von einem einzelnen Leitungstyp, der zwischen den zwei Zonen liegt, mit einer halbisolierenden Schicht versehen ist, die mit zwei Anschlüssen versehen ist, mit deren Hilfe auch an der halbisolierenden Schicht eine hohe Spannung angelegt werden kann. Eine derartige Anordnung ist unter anderem aus dem Patentdokument US-A 5.107.323 bekannt.
  • Das Hochspannungsschaltungselement kann beispielsweise eine Diode oder ein Sperrschicht-Feldeffekttransistor (Junction Field Effect Transistor; JFET) oder ein lateraler DMOST-Feldeffekttransistor sein.
  • Ohne zusätzliche Maßnahmen werden derartige Hochspannungsanordnungen während des Hochspannungsbetriebs häufig durch Ladungskriecheffekte über die Kunststoffumhüllung nachteilig beeinflusst, besonders bei verhältnismäßig hoher Temperatur. Bei der genannten hohen Spannung findet Transport elektrischer Ladung statt, beispielsweise Transport von Ionen in der Umhüllung, wodurch die Spannungsverteilung verändert wird. Dies beeinflusst die Eigenschaften und die Qualität der Anordnung, wenn keine Schutzabschirmung vorgesehen ist. Beispielsweise kann die Durchbruchspannung verringert und/oder der On-Widerstand erhöht sein, d.h. die Anordnung ist nicht stabil.
  • Der Einfluss von Ladungskriechen im Kunststoff kann durch Anbringen einer Widerstandsschicht oder einer halbisolierenden Schicht auf der Anordnung begrenzt werden, wie in dem Patentdokument US-A 5.107.323 beschrieben wird, wodurch der Anordnung eine gewisse Spannungsverteilung aufgeprägt wird. In der Praxis hat sich jedoch gezeigt, dass auch in diesem Fall häufig Instabilität auftritt, wodurch im Lauf der Zeit der On-Widerstand erhöht und/oder die Durchbruchspannung verringert wird.
  • EP-A-0182422 beschreibt eine Halbleiteranordnung mit einer zu der eingangs definierten Struktur sehr unterschiedlichen Struktur, bei der das Oberflächengebiet eines ersten Leitungstyps zu der Oberfläche des Halbleiterkörpers mit ringförmigen Gebieten eines zweiten Leitungstyps benachbart ist, wobei leitfähige Gebiete in Bezug auf die ringförmigen Gebiete vorgesehen sind, um eine Potential-Fehlanpassung zwischen der halbisolierenden Schicht und dem Oberflächengebiet des ersten Leitungstyps zu beseitigen.
  • Der Erfindung liegt unter anderem als Aufgabe zugrunde, eine Hochspannungshalbleiteranordnung der eingangs erwähnten Art zu schaffen, die stabil bleibt, nachdem sie einen längeren Zeitraum in Betrieb gewesen ist. Die Erfindung hat weiterhin als Aufgabe, eine Anordnung zu verschaffen, die mit üblichen Prozessen und ohne Einbringen zusätzlicher Prozessschritte hergestellt werden kann.
  • Zur Lösung dieser Aufgabe ist eine Halbleiteranordnung der eingangs erwähnten Art erfindungsgemäß dadurch gekennzeichnet, dass elektrisch leitfähige Gebiete zwischen den zwei Anschlüssen der halbisolierenden Schicht vorgesehen sind, wobei die Verteilung der elektrisch leitfähigen Gebiete so ist, dass in der halbisolierenden Schicht eine nichtlineare Potenzialverteilung erhalten wird.
  • Die Erfindung beruht unter anderem auf der Erkenntnis, dass, wenn für einen gewissen Zeitraum an der Widerstandsschicht eine Spannung angelegt wird, die halbisolierende Schicht schließlich der Anordnung einen linearen Potenzialgradienten aufprägen wird. Die Geschwindigkeit, mit der dies erfolgt, hängt vom spezifischen Widerstand ab. Ein solcher linearer Potenzialgradient entspricht jedoch nicht dem Potenzialgradienten an der Oberfläche des Halbleiterkörpers, der häufig nicht linear ist. Wenn die hohe Spannung an der Widerstandsschicht verschwindet, wird die elektrische Ladung in der Widerstandsschicht nicht unmittelbar verschwinden, sodass sie noch eine gewisse Zeit lang Einfluss ausübt. Dies kann zu einer Erhöhung des On-Widerstandes des Schaltungselementes führen. Indem die Widerstandsschicht mit einer nichtlinearen Verteilung von leitfähigen Gebieten versehen wird, wird es möglich, einen nichtlinearen Potenzialgradienten in der Widerstandsschicht zu erhalten, der an den Potenzialgradienten an der Oberfläche des Halbleiterkörpers angepasst ist, sodass die oben erwähnte Instabilität vermieden wird.
  • Eine Ausführungsform einer erfindungsgemäßen Anordnung ist dadurch gekennzeichnet, dass die Zonen mit Kontakten versehen sind, die zusammen mit den leitfä higen Gebieten aus einer gemeinsamen leitfähigen Metallschicht gebildet worden sind. Da die leitfähigen Gebiete und die Metallkontakte der Zonen gleichzeitig gebildet werden können, werden zusätzliche Prozessschritte zum Verschaffen der leitfähigen Gebiete vermieden.
  • Eine günstige Ausführungsform einer erfindungsgemäßen Anordnung, bei der die halbisolierende Schicht beim Aufbringen einer Passivierungsschicht gebildet wird, ist dadurch gekennzeichnet, dass die halbisolierende Schicht von einer mit Silicium angereicherten Passivierungsschicht gebildet wird, die auf der elektrisch isolierenden Schicht und den leitfähigen Gebieten angebracht ist. Der Widerstand der halbisolierenden Schicht kann vorteilhafterweise mit Hilfe der Menge an Silicium eingestellt werden, mit der die Passivierungsschicht angereichert wird. Für die Passivierungsschicht kann beispielsweise Siliciumnitrid verwendet werden, das ein gebräuchliches Material in der Halbleitertechnologie ist.
  • Die Erfindung kann vorteilhaft bei der Herstellung verschiedener Hochspannungsstrukturen verwendet werden. Eine erfindungsgemäße Halbleiteranordnung, mit der besondere Vorteile erhalten werden, ist dadurch gekennzeichnet, dass die genannten Zonen eine Sourcezone und, davon durch ein dazwischen liegendes Kanalgebiet getrennt, eine Drainzone eines Feldeffekttransistors bilden, wobei die Anschlüsse der halbisolierenden Schicht mit der Sourcezone und der Drainzone verbunden sind. Der Transistor kann beispielsweise ein JFET, ein lateraler MOS-Transistor, ein lateraler DMOS-Transistor oder ein lateraler IGBT (Isolated Gated Bipolar Transistor) sein.
  • Eine wichtige bevorzugte Ausführungsform einer erfindungsgemäßen Halbleiteranordnung ist dadurch gekennzeichnet, dass das Schaltungselement vom RESURF-Typ ist. Wie wohl bekannt ist, wird in einer RESURF-Anordnung eine hohe Durchbruchspannung durch Erniedrigung der elektrischen Felder an der Oberfläche des Halbleiterkörpers erhalten. Um dies zu erreichen, ist die Anordnung so ausgebildet, dass die Schicht, in der diese Felder sich aufbauen, über ihre gesamte Dicke verarmt, bevor Durchbruch eingetreten ist. Theoretische Untersuchungen haben gezeigt, dass hierzu die Schicht die Bedingung erfüllen muss, dass das Produkt aus der Dotierungskonzentration N und der Dicke der Schicht ungefähr gleich 1012 Atome pro cm2 beträgt. Durch Anwendung des RESURF-Prinzips in einer erfindungsgemäßen Anordnung wird unter anderem der Vorteil erhalten, dass im Fall einer sehr schnellen Spannungszunahme ein Durchbruch selbst dann vermieden wird, wenn die halbisolierende Schicht noch keinen Einfluss ausüben konnte.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben.
  • Es zeigen:
  • 1 eine Schnittansicht einer ersten Halbleiteranordnung gemäß der Erfindung;
  • 2 Potenzialverteilungen in graphischer Darstellung, die in der Widerstandsschicht beim Betrieb der in 1 gezeigten Anordnung auftreten;
  • 3 eine Potenzialverteilung im Fall einer anderen Feldplattenverteilung in der in 1 gezeigten Anordnung;
  • 4 eine Schnittansicht eines zweiten Ausführungsbeispiels einer erfindungsgemäßen Halbleiteranordnung.
  • Im Folgenden soll die Erfindung anhand eines Hochspannungsfeldeffekttransistors vom lateralen DMOS-Typ, häufig als LDMOST bezeichnet, beschrieben werden. Eine Schnittansicht des Transistors wird in 1 gezeigt; es sei bemerkt, dass in der Zeichnung nur ein einzelner Transistor abgebildet ist, aber für den Fachkundigen wird es vollkommen deutlich sein, dass dieser Transistor auch Teil einer zusammen mit anderen Schaltungselements in einem gemeinsamen Halbleiterkörper gebildeten integrierten Schaltung sein kann.
  • Die Anordnung umfasst einen Halbleiterkörper 1, der in diesem Beispiel aus Silicium hergestellt ist, aber der auch aus einem anderen geeigneten Halbleitermaterial, wie z.B. SiC, hergestellt sein kann. Benachbart zu der Oberfläche 2 umfasst der Körper 1 eine Oberflächenschicht 3, in der auf Abstand voneinander zwei Oberflächenzonen 4 und 5 gebildet sind, zwischen denen im Betrieb eine hohe Spannung, beispielsweise mehrere hundert Volt angelegt werden kann. Um die Auswirkungen von Ladungskriechen in dem üblichen Epoxidharz der Umhüllung auf die Eigenschaften des Transistors zu verringern, ist über einem Teil 11 des Oberflächengebietes 3, der vorwiegend von einem bestimmten Leitungstyp ist und mit einer elektrisch isolierenden Schicht 6, 7 bedeckt ist, eine Schicht mit hohem Widerstand oder halbisolierende Schicht 8 zwischen den Oberflächenzonen 4 und 5 vorgesehen. In diesem Beispiel ist das Gebiet 11 vollständig vom n-Typ und bildet das Driftgebiet des Transistors. Zu beiden Seiten der Widerstandsschicht 8 gibt es zwei elektri sche Anschlüsse 9 und 10, mit denen an der Schicht 8 eine Potenzialdifferenz angelegt werden kann.
  • In diesem Beispiel umfasst der Halbleiterkörper ein verhältnismäßig schwach dotiertes p-Substrat 14 und, auf dem Substrat 14, eine n-Epitaxieschicht, die das Oberflächengebiet 3 bildet. Die Dicke der Epitaxieschicht ist beispielsweise ungefähr 7 μm. Die Schicht 3 kann während des epitaktischen Aufwachsens oder nach dem epitaktischen Aufwachsen mittels Implantation dotiert werden. Für die Implantationsdosis ist ein Wert im Bereich zwischen 1012 Atome pro cm2 und 2 × 1012 Atome pro cm2 gewählt worden. Die Schicht 3 erfüllt somit die Bedingung für den RESURF-Effekt, was bedeutet, dass die Schicht 3 beispielsweise vom pn-Übergang 15 aus zwischen der Schicht 3 und dem Substrat 14, über ihre gesamte Dicke, ohne Durchbruch verarmt werden kann. Hierdurch werden eventuelle Spitzen in der elektrischen Feldstärke an der Oberfläche soweit verringert, dass elektrischer Durchbruch nur bei sehr hohen Spannungen auftreten kann. Um den RESURF-Effekt zu verstärken, ist örtlich zwischen der Epitaxieschicht 3 und dem Substrat 14 eine vergrabene p-Schicht 16 mit einer Dotierung von 0,6 × 1012 Atome pro cm2 vorgesehen. Der Transistor umfasst ein Backgategebiet 17 vom p-Typ, das in der Schicht 3 gebildet ist und in dem die n-Source, von der Zone 4 gebildet, vorgesehen ist. Die Drain des Transistors wird von der n-Zone 5 gebildet, die von den Zonen 4, 17 durch das dazwischen liegende, relativ schwach dotierte Driftgebiet 11 getrennt ist. Der Anschluss 9 der Widerstandsschicht 8 wird durch den Sourcekontakt gebildet, der, wie in der Zeichnung gezeigt, auch mit dem Backgategebiet 17 über eine hoch dotierte Kontaktzone vom p-Typ verbunden ist. Der Drainkontakt wird von dem anderen Anschluss 10 der Widerstandsschicht 8 gebildet.
  • Der Transistor umfasst ein Gate 18 aus polykristallinem Silicium, das von dem Kanal in dem Backgategebiet durch dünnes Gateoxid getrennt ist und das sich über den Kanal hinaus und über einen Teil des dicken Oxids 6 erstreckt. In diesem Beispiel wird die Oxidschicht 6 mit einem LOCOS-Prozess erhalten. Die über das Gate 18 verlaufende dielektrische Schicht 7 wird durch eine Oxidschicht gebildet, die durch Deposition erhalten worden ist. In der Oxidschicht 7 sind Kontaktfenster gebildet, über die die Metallanschlüsse 9 und 10 die Zonen 4, 17 bzw. 5 kontaktieren.
  • Gemäß der Erfindung ist eine Anzahl elektrisch leitender Gebiete 12 und 13, in diesem Beispiel zwei, zwischen den Anschlüssen 9 und 10 vorgesehen und so verteilt, dass, wenn zwischen den Anschlüssen 9 und 10 für einen genügend langen Zeitraum eine Spannung angelegt wird, in der Widerstandsschicht 8 in einem stationären Zustand eine nichtlineare Potenzialverteilung erhalten wird. Die leitfähigen Gebiete oder Feldplatten 12 und 13 können zur gleichen Zeit wie die Anschlüsse 9 und 10 gebildet werden und erfordern daher keine zusätzlichen Prozessschritte. Die halbisolierende Widerstandsschicht 8 ist als Siliciumnitrid-Passivierungsschicht angebracht, die mit Silicium angereichert ist, um eine gewisse elektrische Leitung in der Schicht zu erhalten. Die Dicke der Schicht beträgt beispielsweise 800 nm. Auf der Schicht 8 ist eine zweite Teilschicht der Passivierungsschicht in Form einer nicht leitenden Siliciumnitrid-Schicht 19 aufgebracht.
  • Die Wirkung der Feldplatten 12, 13 in Kombination mit der Widerstandsschicht 8 wird anhand von 2 beschrieben, in der die Potenzialverteilung in der Widerstandsschicht für die Anordnung gemäß 1 mit und ohne Feldplatten 12 und 13 gezeigt wird. Die Position zwischen den Anschlussklemmen 9 und 10 ist auf der horizontalen Achse aufgetragen, das Potenzial Φ in der Widerstandsschicht 8 ist auf der vertikalen Achse aufgetragen. Die Zeichnung zeigt auch die Position der Kontakte 9 und 10 und der Feldplatten 12 und 13. Der gesamte Potenzialsprung ΔΦ ist gleich der Spannung zwischen den Anschlussklemmen 9 und 10, die beispielsweise mehrere hundert Volt betragen kann. Die Linie 20 zeigt die Potenzialverteilung in der Widerstandsschicht ohne Feldplatten zum Zeitpunkt t = 0, wenn zwischen den Klemmen 9 und 10 eine Spannung angelegt wird. Die Potenzialverteilung ist nicht linear, sondern wird, wie in der Zeichnung dargestellt, in Richtung von der Source zur Drain allmählich weniger steil. Dies ist die ideale Potenzialverteilung zum Verringern elektrischer Feldstärken in dem Driftgebiet 11. Die Potenzialverteilung in der Schicht 8 ändert sich infolge von Ladeeffekten mit der Zeit, sodass in der Widerstandsschicht 8 ein praktisch linearer Potenzialgradient erhalten wird, der in 2 mit der Linie 21 dargestellt wird. Infolge dieser Potenzialverteilung kann die elektrische Feldstärke an der Oberfläche in dem Driftgebiet eine wesentliche örtliche Zunahme aufweisen, was eine wesentliche Verringerung der Durchbruchspannung und damit der maximal zulässigen Spannung, die im Betrieb an die Drain angelegt werden darf, bewirkt. Zudem haben Ladeeffekte häufig einen ungünstigen Einfluss auf den On-Widerstand des Transistors. Die Potenzialverteilung 22 wird durch das Vorhandensein der Feldplatten 12 und 13 erhalten. Infolge der nichtlinearen Verteilung der Feldplatten wird eine Potenzialverteilung erhalten, die näher bei der idealen Verteilung, dargestellt durch die Linie 20, liegt als die Potenzialverteilung 21. Insbesondere kann die Potenzialverteilung mit Hilfe der Platten 12 und 13 so eingestellt werden, dass, wie in 2 gezeigt, der Potenzialabfall an der Sourceseite größer ist als an der Drainseite der Widerstandsschicht 8.
  • Der Einfachheit halber zeigt 1 eine Ausführungsform mit nur zwei leitfähigen Gebieten oder Feldplatten 12 und 13. Es wird jedoch deutlich sein, dass die ideale Potenzialverteilung in der Widerstandsschicht 8 durch Erhöhen der Anzahl Feldplatten und damit Verringern der Schritte in der Potenzialverteilung in der Schicht 8 besser angenähert werden kann. 3 zeigt die Potenzialverteilung in einer Widerstandsschicht 8, die eine Länge von ungefähr 100 μm hat, bei einer Spannung von 800 V. Die Zeichnung zeigt, dass die ideale Verteilung praktisch mit Hilfe von fünf Feldplatten angenähert werden kann (in der Zeichnung die horizontalen Teile von Kurve 22).
  • Die Erfindung kann nicht nur vorteilhaft in Transistoren vom LDMOST-Typ verwendet werden, sonder auch in anderen Typen von Transistoren, wie z.B. Sperrschicht-Feldeffekttransistoren (Junction Field Effect Transistors; JFETs) oder Verarmungsfeldeffekttransistoren ("Deep Depletion"-MOST). Zur Veranschaulichung zeigt 4 eine Schnittansicht eines erfindungsgemäßen Transistors, der als JFET und als "Deep Depletion"-MOST oder als Kombination beider Typen betrieben werden kann. Der Bequemlichkeit halber haben entsprechende Teile die gleichen Bezugszeichen wie in 1. Auch in diesem Fall umfasst der Transistor ein p-Substrat 14, auf dem eine n-Epitaxieschicht 3 aufgebracht ist. Auch in diesem Fall sind die Dicke und die Dotierung der Epitaxieschicht 3 so gewählt, dass sie den RESURF-Bedingungen entsprechen. In der Epitaxieschicht 3 werden die Sourcezone 4 und die Drainzone 5 als hoch dotierte n-Oberflächenzonen gebildet. Der Kanal des Transistors wird von einem der Source 4 benachbarten Teil 23 der Epitaxieschicht 3 gebildet, welcher Teil 23 von der Drain durch den Teil 11 der Epitaxieschicht getrennt ist, der das Driftgebiet des Transistors bildet. Das Gate des JFET wird von einer vergrabenen p-Zone 24 gebildet, die eine höhere Dotierungskonzentration hat als das relativ schwach dotierte p-Substrat 14. Der Transistor kann auch mittels MOS-Wirkung gesteuert werden, mittels eines isolierten Gate 25, das in Form einer dotierten Polyschicht auf dem relativ dicken Feldoxid 6 aufgebracht ist. Das Gate 25 ist mit einem Metallkontakt 26 versehen, der über ein Kontaktfenseter in der TEOS-Schicht 7 mit dem Gate verbunden ist. Zusätzlich zu den Metallkontakten 9, 26 und 10 sind auf der TEOS-Schicht 7 gleichzeitig mit den Kontakten Feldplatten 12 und 13 vorgesehen, analog zu dem Beispiel gemäß 1. Auch in diesem Fall ist das Ganze mit einer Siliciumnitrid-Passivierungsschicht, die eine mit Silicium angereicherte Teilschicht 8 umfasst, welche halbisolierend ist und eine Widerstandsschicht bildet, und mit einer elektrisch isolierenden Schicht 19 versehen. Auf der rechten Seite ist die Widerstandsschicht 8 mit dem Drainkontakt 10 verbunden; auf der linken Seite ist die Schicht 8 nicht mit dem Sourceanschluss 9 verbunden, wie in dem vorherigen Beispiel, sondern mit dem Gatekontakt 26. Natürlich kann die Schicht 8 auch mit dem Sourcekontakt verbunden sein statt mit dem Gatekontakt. Die Schicht 8 ermöglicht, den Einfluss von Ladungskriechen in der Kunststoffumhüllung auf die Eigenschaften des Transistors zu verringern. Die Feldplatten 12 und 13 ermöglichen wieder, eine nichtlineare Potenzialverteilung zu erhalten, die an die Potenzialverteilung in dem Driftgebiet 11 angepasst ist, analog zu dem in 1 gezeigten Beispiel.
  • Es wird deutlich sein, dass die Erfindung nicht auf die obigen Beispiele beschränkt ist und dass für den Fachkundigen im Rahmen der Erfindung viele Varianten möglich sind. In dem in 4 gezeigten Beispiel können mehr als zwei Feldplatten vorgesehen werden, um die ideale Potenzialverteilung besser anzunähern und damit die Eigenschaften des Transistors zu verbessern. Statt einer mit Silicium angereicherten Siliciumnitridschicht 8 können andere Schichten mit geringer Leitung, wie z.B. mit Sauerstoff dotiertes polykristallines Silicium verwendet werden. Die Erfindung kann auch in anderen Schaltungselementen als den hier beschriebenen vorteilhaft verwendet werden, wie z.B. Hochspannungsdioden oder Transistoren vom IGBT-Typ (Insulated Gated Bipolar Transistor).

Claims (9)

  1. Halbleiteranordnung mit einem Halbleiterkörper (1), umfassend ein Hochspannungsschaltungselement mit einem zu einer Oberfläche (2) des Halbleiterkörpers (1) benachbarten Oberflächengebiet (3), welches Oberflächengebiet (3) benachbart zu der genannten Oberfläche (2) des genannten Halbleiterkörpers (1) von einem einzelnen Leitungstyp ist und mit einer elektrisch isolierenden Schicht (7) bedeckt ist und in welchem Oberflächengebiet (3) zwei Zonen (4, 5) auf Abstand voneinander gebildet sind, zwischen denen beim Betrieb eine hohe Spannung angelegt werden kann, und ein Teil der isolierenden Schicht (7), gelegen über einem Teil (11) des Oberflächengebietes (3) vom einzelnen Leitungstyp, der zwischen den zwei Zonen (4, 5) liegt, mit einer halbisolierenden Schicht (8) versehen ist, die mit zwei Anschlüssen (9, 10) versehen ist, mit deren Hilfe auch an der halbisolierenden Schicht (8) eine hohe Spannung angelegt werden kann, dadurch gekennzeichnet, dass elektrisch leitfähige Gebiete (12, 13) zwischen den zwei Anschlüssen (9, 10) der halbisolierenden Schicht (8) vorgesehen sind, wobei die Verteilung der elektrisch leitfähigen Gebiete (12, 13) so ist, dass in der halbisolierenden Schicht (8) eine nichtlineare Potenzialverteilung erhalten wird, wenn eine Spannung zwischen den beiden Anschlüssen (9, 10) angelegt ist.
  2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Zonen (4, 5) mit Kontakten (9, 10) versehen sind, die zusammen mit den elektrisch leitfähigen Gebieten (12, 13) aus einer gemeinsamen leitfähigen Metallschicht gebildet worden sind.
  3. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, dass die halbisolierende Schicht (8) von einer mit Silicium angereicherten Passivierungsschicht gebildet wird, die auf der elektrisch isolierenden Schicht (6, 7) und den elektrisch leitfähigen Gebieten (12, 13) angebracht ist.
  4. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Passivierungsschicht (8) eine mit Silicium angereicherte Siliciumnitridschicht umfasst.
  5. Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, dass die mit Silicium angereicherte Siliciumnitridschicht (8) mit einer zweiten Siliciumnitridschicht versehen ist, die nicht mit Silicium angereichert ist.
  6. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die genannten Zonen eine Sourcezone (4) und, davon durch ein dazwischen liegendes Kanalgebiet getrennt, eine Drainzone (5) eines Feldeffekttransistors bilden, wobei die Anschlüsse (9, 10) der halbisolierenden Schicht (8) mit der Sourcezone (4) und der Drainzone (5) verbunden sind.
  7. Halbleiteranordnung nach Anspruch 6, dadurch gekennzeichnet, dass der Transistor ein DMOST- oder JFET-Transistor ist, wobei die halbisolierende Schicht (8) über einem Driftgebiet (11) des Transistors liegt, das sich zwischen der Drainzone (4) und dem Kanalgebiet (23) des Transistors befindet.
  8. Halbleiteranordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Verteilung der elektrisch leitfähigen Gebiete (12, 13) so ist, dass der Potenzialabfall in der halbisolierenden Schicht (8) auf der Seite der Sourcezone (4) größer ist als auf der Seite der Drainzone (5).
  9. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Schaltungselement vom RESURF-Typ ist.
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