DE4333905A1

DE4333905A1 - Integrierte CMOS-Schaltung mit redundanter Leitungsführung

Info

Publication number: DE4333905A1
Application number: DE4333905A
Authority: DE
Inventors: Martin Dipl Phys Dr Poppe; Leonidas Baduvas; Ingo Dipl Phys Dr Kreuzer
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1993-10-05
Filing date: 1993-10-05
Publication date: 1995-04-06

Description

Stand der Technik

Die Erfindung geht aus von einer integrierten CMOS-Schaltung nach der Gattung des Hauptanspruchs. Es ist schon eine integrierte CMOS-Schaltung von S. Köppe, "OPTIMAL LAYOUT TO AVOID CMOS STUCK-OPEN FAULTS", CAM/IEEE Design Automation Conference, Seite 829 ff, 1987, bekannt, bei der die Leitungsführung auf die Material lage beschränkt ist, in der die Gates der Transistoren liegen (i.a. Polysilizium). Dabei werden die Verbindungen von auf gleichem Poten tial liegenden Source- und Draingebieten in der Diffusionslage rea lisiert. Letzteres führt zu erhöhtem Flächenverbrauch und niedri gerer Schaltgeschwindigkeit.

Vorteile der Erfindung

Die erfindungsgemäße integrierte CMOS-Schaltung mit den Merkmalen des Hauptanspruchs hat demgegenüber den Vorteil, daß die erste und die zweite elektrisch leitende Bahn in verschiedenen Materiallagen angeordnet sind.

Da diese in aufeinanderfolgenden, also unabhängigen Prozeßschritten erzeugt werden, sind die durch Verunreinigungen der Produktionsan lagen entstandenen Unterbrechungsdefekte unkorreliert. Bei entspre chend dem Anspruch 1 entworfenen Zellen sind jedoch mindestens zwei Unterbrechungsdefekte nötig, um einen "stuck-open" Fehler zu bewirken. Die Wahrscheinlichkeit, daß zwei Unterbrechungsdefekte gerade die beiden redundaten Leiterbahnen der gleichen elektrischen Verbindung treffen, ist deshalb vernachlässigbar.

Die Chipfläche wird trotz redundanter Leitungsführung nur unwesent lich erhöht, wenn die redundant ausgeführten elektrisch leitenden Bahnen in verschiedenen, übereinanderliegenden Materiallagen ange ordnet sind. Die elektrisch leitenden Bahnen können dabei direkt übereinander oder versetzt übereinander angeordnet sein.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vor teilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen integrierten Schaltungen möglich.

Eine vorteilhafte redundante Leitungsverbindung wird erreicht, indem die leitenden Bahnen und die leitenden Bereiche jeweils in verschiedenen Leitungsebenen, d. h. Materiallagen angeordnet sind. Weiterhin werden die Auswirkungen von Unterbrechnungsdefekten mini miert, wenn jeweils mindestens zwei Kontaktlöcher fuhr einen leiten den Bereich 3, 4 angeordnet sind.

Von besonderem Vorteil ist es, den Schaltungsentwurf an das Resultat einer Fehlersimulation zu koppeln. Mittels eines Fehlersimulators werden genau die Zellen bestimmt, deren stuck-open Fehler von einem gegebenen Testprogramm nicht gefunden werden können. Auf die Beschreibung von stuck-open Fehlern und deren Nachweisverfahren soll hier nicht näher eingegangen werden. Eine genauere Beschreibung von stuck-open Fehlern findet sich z. B. bei R.L. Wadsack, "Fault Modeling and Logic Simulation of CMOS and MOS Integrated Circuits", The Bell System Technical Journal, Vol. 57, No. 5, May-June 1978, Seiten 1449 ff. Die Zellen, deren stuck-open-Fehler nicht nachweisbar ist, erhalten eine redundante Leitungsführung, während die verbleibenden Zellen konventionell, also flächenoptimiert, entworfen werden. Bezogen auf die gesamte Schaltung wird so der zur Unterdrückung der stuck-open-Fehler notwendige Flächenaufwand um einen weiteren Faktor, welcher typsicher im Bereich 2 bis 4 liegt, reduziert.

Zeichnung

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt

Fig. 1 eine redundante Leitungsführung, wobei eine leitende Bahn in der Ebene der leitenden Bereiche angeordnet ist und

Fig. 2 eine redundante Leitungsführung, wobei die leitenden Bereiche und die leitenden Bahnen in verschiedenen Ebenen angeordnet sind.

Beschreibung des Ausführungsbeispiels

Fig. 1 zeigt einen Teil einer nach dem CMOS-Verfahren hergestellten integrierten Schaltung im Querschnitt. Der die Erfindung betreffende Teil befindet sich oberhalb einer flächendeckend aufgebrachten elektrisch isolierenden Schicht 10 aus Siliziumdioxid. Unter der isolierenden Schicht 10 befinden sich gegebenenfalls weitere Schaltungsteile und ein Substrat 6, das beispielsweise aus Silizium besteht. Über der isolierenden Schicht 10 liegen zwei elektrisch leitende Bereiche 3, 4 der Verdrahtungsebene aus Polysilizium, die es mit einer redundanten Verdrahtung elektrisch miteinander zu verbinden gilt. Die leitenden Bereiche 3, 4 sind beispielsweise die Anschlüsse von MOS-Transistoren oder die Anschlüsse logischer Zellen, aus denen komplexe integrierte Schaltungen aufgebaut sind. Die erste elektrisch leitende Verbindung zwischen den leitenden Bereichen 3, 4 bildet eine leitende Bahn 1 derselben Verdrah tungsebene. Die leitende Bahn 1 ist z. B. aus Polysilizium aufgebaut. Eine zweite elektrisch isolierende Schicht 5 bedeckt diese Leitungsebene. Über den elektrisch leitenden Bereichen 3, 4 befinden sich Kontaktlöcher 8 in der isolierenden Schicht 5. Die zweite elektrisch leitende Bahn 2 ist durch eine zweite Verdrahtungsebene 2 aus Aluminium realisiert. Die zweite Verdrahtungsebene liegt auf der isolierenden Schicht 5. Die zweite Bahn 2 überlappt die leitenden Bereiche 3, 4 im Bereich der Kontaktlöcher 8. Die Kontaktlöcher 8 sind ebenfalls mit elektrisch leitendem Material gefüllt und bilden die elektrisch leitende Verbindung zwischen der zweiten Bahn 2 und den leitenden Bereichen 3, 4. Über der zweiten Bahn 2 können weitere isolierende Schichten und Schaltungsteile liegen.

Die leitenden Bereiche 3, 4, die erste und zweite Bahn 1, 2 und die zweite isolierende Schicht 5 werden in verschiedenen Prozeßschritten bei der Herstellung der integrierten Schaltung aufgetragen. Anstelle der Materialien Polysilizium und Aluminium fuhr die elektrisch lei tenden Bereiche 3, 4 und die erste und zweite Bahn 1, 2 können auch andere elektrisch leitende Materialien verwendet werden. Insbeson dere kann die redundante Verdrahtung auch mit anderen Leitungs ebenen, wie z. B. mit zwei Metallagen ausgeführt werden. Anstelle der isolierenden Schichten aus Siliziumoxidschicht können auch andere elektrisch isolierende Materialien verwendet werden, wie z. B. elektrisch isolierende Gläser oder Kunststoffe.

Fig. 2 zeigt eine besondere Ausgestaltung einer redundanten Lei tungsverbindung zwischen dem ersten leitenden Bereich 3 und dem zweiten leitenden Bereich 4. Bei dieser Anordnung werden die lei tenden Bereiche 3, 4 durch zwei verschiedene Leitungsebenen redundant leitend verbunden. Die Leitungsebenen und die leitenden Bereiche sind in jeweils verschiedenen Leitungsebenen bzw. Materiallagen angeordnet.

Die leitenden Bereiche 3, 4 werden in Form von zwei leitenden, dotierten Gebieten im Substrat 6 gebildet. In einer integrierten Schaltung können diese Bereiche beispielsweise die Source- oder Drain-Gebiete von MOS-Transistoren sein. Die elektrisch isolierende Schicht 5 aus Siliziumoxid deckt das Substrat 6 ab und weist über jeden der leitenden Bereiche 3, 4 jeweils mindestens zwei Kontaktlöcher 8 auf. Auf der isolierenden Schicht 5 liegt die erste leitende Bahn 1 aus Aluminium, die über die mit leitendem Material gefüllten Kontaktlöcher 8 mit den Bereichen 3, 4 leitend verbunden ist. Die erste leitende Bahn 1 ist mit einer weiteren isolierenden Schicht 7 aus Siliziumoxid abgedeckt, die über jedem der leitenden Bereiche 3, 4 mindestens ein Kontaktloch 9 aufweist. Über der zweiten isolierenden Schicht 5 ist eine zweite leitende Bahn 2, einer zweiten Verdrahtungsebene aus Aluminium, aufgebracht. Über die mit leitenden Material gefüllten Kontaktlöcher 9 ist die leitende Bahn 2 mit der leitenden Bahn 1 elektrisch leitend verbunden.

In dieser speziellen Ausgestaltung sind die leitenden Bahnen 1, 2 in verschiedenen Ebenen genau übereinander angeordnet. In der prakti schen Ausführung können die leitenden Bahnen 1, 2 auch seitlich ver setzt in den verschiedenen Ebenen übereinander geführt sein, sofern sie sich im Bereich der leitenden Bereiche 3, 4 und den Kontaktlo chern 8, 9 überdecken.

Der Vorteil dieser Anordnung besteht darin, daß die leitenden Bahnen 1, 2 in verschiedenen prozeßschritten erzeugt werden. Sollte eine der elektrisch leitenden Bahnen 1, 2 durch einen Prozeßfehler unterbrochen werden, so ist trotzdem die andere leitende Bahn 1, 2, da diese in einem anderen Prozeß hergestellt wurde, nicht automatisch ebenfalls defekt. Die Wahrscheinlichkeit, daß zufällig in zwei unabhängigen Prozeßschritten genau die redundant ausgeführten elektrisch leitenden Bahnen 1, 2 defekt sind, ist vernachlässigbar klein.

In diesen Ausführungsbeispielen wurden als Beispiel zwei leitende Bereiche 3, 4 gewählt, die mittels redundanter Leitungsführung ver bunden sind. Es ist jedoch selbstverständlich, daß beliebig viele leitende Bereiche redundant auf die angegebene Weise miteinander verbindbar sind.

Auf diese Weise werden die elektrischen Folgen der Unterbrechungs fehler bei elektrisch leitenden Verbindungen in digitalen CMOS-Schaltungen minimiert. Die logischen Zellen werden so entwor fen, daß genau die Strompfade, welche entweder schwer testbar sind, oder von einem gegebenen Test nicht gefunden werden, redundant, d. h. doppelt, ausgeführt sind.

Die angegebene Art der elektrischen Verbindung ermöglicht es, jede in klassischer CMOS-Technik entworfene Zelle herzustellen. Damit werden hohe Qualitätsansprüche auch in kostengünstigen Komplex gatterentwürfen erreicht. Ein wesentlicher Vorteil resultiert aus der großen Vielfalt der elektrischen Verbindungsmöglichkeiten. Diese erlauben eine kompakte Konstruktion der Zellen. Trotzdem ist nur ein geringer zusätzlicher Flächenaufwand notwendig.

Claims

1. Integrierte CMOS-Schaltung, mit einem Substrat (6), in das vorzugsweise mittels Diffusion oder Ionenimplantation elektrisch leitende Bereiche (3, 4) eingebracht sind und das Substrat (6) vorzugsweise aus Silizium gebildet ist, wobei mindestens zwei elektrisch leitende Bereiche (3, 4) über eine erste elektrisch leitende Bahn (1) miteinander elektrisch leitend verbunden sind und das Substrat (6) mit einer isolierenden Schicht (5), insbesondere Siliziumoxid, bedeckt ist, dadurch gekennzeichnet, daß neben der ersten elektrisch leitenden Bahn (1) mindestens eine zweite elektrisch leitende Bahn (2) zwischen den zwei elektrisch leitenden Bereichen (3, 4) angeordnet ist, und daß die erste und die zweite elektrisch leitende Bahn (1, 2) in verschiedenen Materiallagen angeordnet sind.

2. Integrierte CMOS-Schaltung nach Anspruch 1, dadurch gekennzeich net, daß die erste elektrisch leitende Bahn (1) auf der isolierenden Schicht (5) aufgebracht ist und über Kontaktlöcher (8) mit den leitenden Bereichen (3, 4) elektrisch leitend verbunden ist, daß eine weitere Isolierschicht (7) auf der ersten leitenden Bahn (1) und auf der isolierenden Schicht (5) aufgebracht ist, und daß auf der weiteren Isolierschicht (7) die zweite elektrisch leitende Bahn (2) aufgebracht ist und über weitere Kontaktlöcher (9) mit der er sten leitenden Bahn elektrisch leitend verbunden ist.

3. Integrierte CMOS-Schaltung nach einem der Anspruche 1 und 2, dadurch gekennzeichnet, daß jeweils mindestens zwei Kontaktlöcher (8) für einen leitenden Bereich (3, 4) angeordnet sind.

4. Integrierte CMOS-Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß nur die leitenden Bahnen doppelt ausgeführt sind, die mittels eines Fehlertestprogramms nicht auf stuck-open Fehler überprüfbar sind.