DE4312086C2 - Halbleiterspeichereinrichtung und Betriebsverfahren dafür - Google Patents

Description

Die Erfindung betrifft Halbleiterspeichereinrichtungen nach den Ansprüchen 1 bzw. 4 und ein Verfahren nach Anspruch 13.

Fig. 24 zeigt das Blockschaltbild eines Beispiels für einen dynamischen Direktzugriffsspeicher (im weiteren als "DRAM" bezeichnet). Fig. 25 zeigt die Struktur des Hauptabschnitts des DRAM von Fig. 24 genauer.

Auf einem Halbleiterchip CH sind vier Speicherblöcke gebildet. Fig. 24 zeigt jedoch nur einen Speicherblock B1 von diesen.

Ein Speicherfeld 1 weist eine Mehrzahl von Bitleitungspaaren, eine Mehrzahl von Wortleitungen, die die Bitleitungspaare kreuzen, und eine Mehrzahl von Speicherzellen, die an den Kreuzungen der Bitleitungspaare mit den Wortleitungen angeordnet sind, auf. In Fig. 25 sind Bitleitungspaare BL1-BL8, eine Mehrzahl von Wortleitungen WL, die die Bitleitungspaare BL1-BL8 kreuzen, und eine Mehrzahl von Speicherzellen MC, die an den Kreuzungen der Bitleitungspaare BL1-­ BL8 mit den Wortleitungen WL angeordnet sind, dargestellt. Die Bitleitungspaare sind in eine Mehrzahl von Bitleitungsgruppen BG1 und BG2 aufgeteilt, die jeweils vier Bitleitungspaare umfassen. In Fig. 25 bilden die Bitleitungspaare BL1-BL4 die Bitleitungsgruppe BG1 und die Bitleitungspaare BL5-BL8 die Bitleitungsgruppe BG2.

Die Wortleitungen WL sind mit einem Zeilendekoder 2 verbunden, der in Fig. 24 dargestellt ist. Der Zeilendekoder 2 wählt eine der Wortleitungen WL aus, um die ausgewählte Wortleitung WL zu aktivieren. Der Zeilendekoder 2 setzt das Potential der ausgewählten Wortleitung auf einen hohen Pegel und das Potential der nicht­ ausgewählten Wortleitungen auf einen niedrigen Pegel.

Eine in Fig. 24 gezeigte Leseverstärkergruppe 3 weist eine Mehrzahl von Leseverstärkern SA (Fig. 25) auf, die jeweils mit den Bitleitungspaaren verbunden sind. Jeder Leseverstärker SA erfaßt und verstärkt die Potentialdifferenz auf dem entsprechenden Bitleitungspaar.

Die in Fig. 24 gezeigte Spaltenauswahl-Schaltungsgruppe 4 weist eine Mehrzahl von Spaltenauswahlschaltungen auf, die jeweils entsprechend den Bitleitungsgruppen gebildet sind. In Fig. 25 sind eine Spaltenauswahlschaltung SL1, die entsprechenden der Bitleitungsgruppe BG1 gebildet ist, und eine Spaltenauswahlschaltung SL2, die entsprechenden der Bitleitungsgruppe BG2 gebildet ist, gezeigt.

Jede Spaltenauswahlschaltung weist vier Sätze von Transfergattern TG auf, die den vier Bitleitungspaaren in der jeweiligen Bitleitungsgruppe entsprechen. Die vier Bitleitungspaare in der jeweiligen Bitleitungsgruppe sind über vier Sätze von Transfergattern TG mit vier Eingabe/Ausgabeleitungspaaren IO1-IO4 verbunden.

Ein Spaltendekoder 5 wählt eine der Bitleitungsgruppen aus und macht vier Sätze der Transfergatter TG in der entsprechenden Spaltenauswahlschaltung gleichzeitig leitend. Wie in Fig. 25 dargestellt ist, erzeugt der Spaltendekoder 5 ein Spaltenauswahlsignal CSL1, das an vier Sätze der Transfergatter TG in der Spaltenauswahlschaltung SL1 angelegt wird, und ein Spaltenauswahlsignal CSL2, das an vier Sätze der Transfergatter TG in der Spaltenauswahlschaltung SL2 angelegt wird.

Wie in Fig. 24 gezeigt ist, weist der Speicherblock B1 ferner einen Eingabepuffer 6, eine 4-Bit Seriell/Parallel-Konverterschaltung 7, einen Schreibpuffer 8, einen Vorverstärker 9, eine 4-Bit Parallel/Seriell-Konverterschaltung 10 und einen Ausgabepuffer 11 auf. Der Eingabepuffer 6, die Seriell/Parallel-Konverterschaltung 7 und der Schreibpuffer 8 arbeiten bei einem Datenschreibvorgang. Der Vorverstärker 9, die Parallel/Seriell-Konverterschaltung 10 und der Ausgabepuffer 11 werden bei einem Datenlesevorgang betrieben.

Auf dem Halbleiterchip CH sind ferner ein Zeilenadreßpuffer 12, ein Spaltenadreßpuffer 13, ein Steuersignalpuffer 14, ein CLK-Puffer 15, ein Adreßzähler 16 und ein Taktsignalgenerator 17 gebildet.

Der Zeilenadreßpuffer 12 legt ein extern zugeführtes Adreßsignal ADD an den Zeilendekoder 2 als Zeilenadreßsignal zu einem vorbestimmten Zeitpunkt an. Der Spaltenadreßpuffer 13 legt ein extern zugeführtes Adreßsignal ADD an den Adreßzähler 16 als Spaltenadreßsignal zu einem vorbestimmten Zeitpunkt an.

Der Steuersignalpuffer 14 empfängt ein externes Zeilenadreß- Abtastsignal /RAS, ein externes Spaltenadreß-Abtastsignal /CAS, ein externes Schreibaktivierungssignal /WE und ein externes Ausgabeaktivierungssignal /OE und legt diese Signale an den Taktsignalgenerator 17 an. Der CLK-Puffer 15 empfängt ein extern angelegtes Taktsignal CLK und führt es den jeweiligen Schaltungen auf dem Chip zu.

Der Adreßzähler 16 empfängt das Spaltenadreßsignal vom Spaltenadreßpuffer 13 als Startadresse und ändert nacheinander die Startadresse in Abhängigkeit vom Taktsignal CLK. Der Adreßzähler 16 erzeugt das Spaltenadreßsignal, das zwei Bits A0 und A1 aufweist, die der Seriell/Parallel-Konverterschaltung 7 und der Parallel/Seriell-Konverterschaltung zugeführt werden. Die anderen Bits A2-An in diesem Spaltenadreßsignal werden an den Spaltendekoder 5 angelegt. Der Taktsignalgenerator 17 erzeugt verschiedene Steuersignale zum Steuern der jeweiligen Schaltungen auf dem Chip.

Nun wird der Betrieb des in Fig. 24 und 25 gezeigten DRAM in einem Direktzugriffsmodus beschrieben.

Der Zeilendekoder 2 wählt eine der Wortleitungen WL im Speicherfeld 1 in Abhängigkeit vom Zeilenadreßsignal aus und hebt ihr Potential auf einen hohen Pegel an. Dadurch werden Daten aus den Speicherzellen MC, die mit der ausgewählten Wortleitung WL verbunden sind, auf die entsprechenden Bitleitungen ausgelesen. Die gelesenen Daten werden von den Leseverstärkern SA in der Leseverstärkergruppe 3 erfaßt und verstärkt und darin gehalten.

Anschließend wählt der Spaltendekoder 5 eine der Bitleitungsgruppen aus, um die entsprechende Spaltenauswahlschaltung in Abhängigkeit von den Bits A2-An im Spaltenadreßsignal zu aktivieren, die über den Adreßzähler 16 angelegt werden. Dadurch werden die vier Bitleitungspaare in der ausgewählten Bitleitungsgruppe über die Spaltenauswahlschaltung mit den vier Eingabe/Ausgabeleitungspaaren IO1-IO4 verbunden.

Im Datenlesebetrieb werden die vier Datenbits auf den vier Bitleitungspaaren in der ausgewählten Bitleitungsgruppe über die vier Eingabe/Ausgabeleitungspaare IO1-IO4 dem Vorverstärker 9 zur Verstärkung zugeführt. Die vom Vorverstärker 9 verstärkten vier Datenbits werden an die Lesedatenbusse RDB1-RDB4 angelegt. Die Parallel/Seriell-Konverterschaltung 10 ist von den zwei Bits A0 und A1 im Spaltenadreßsignal abhängig, um eines der vier Datenbits auf den Lesedatenbussen RDB1-RDB4 an den Ausgabepuffer 11 anzulegen. Folglich wird der Wert vom Ausgabepuffer 11 dem Eingabe/Ausgabeanschluß I/O zugeführt.

Im Datenschreibbetrieb empfängt der Eingabe/Ausgabeanschluß I/O sequentiell externe Daten. Die Daten werden über den Eingabepuffer 6 sequentiell an die Seriell/Parallel-Konverterschaltung 7 angelegt. Die Seriell/Parallel-Konverterschaltung 7 wandelt die Daten in parallele Daten um und führt sie dem Schreibpuffer 8 zu. Dadurch werden die Daten an das jeweilige der vier Eingabe/Ausgabeleitungspaare IO1-IO4 angelegt. Die vier Werte auf den Eingabe/Ausgabeleitungspaaren IO1-IO4 werden über die aktivierte Spaltenauswahlschaltung an die vier Bitleitungspaare in der ausgewählten Bitleitungsgruppe angelegt, und werden in die vier Speicherzelle MC geschrieben.

Nach der Aktivierung einer Wortleitung WL können die von den Leseverstärkern SA in der Leseverstärkergruppe 3 gehaltenen Daten dagegen durch sequentielles Aktivieren der Spaltenauswahlschaltungen kontinuierlich auf die Eingabe/Ausgabeleitungspaare IO1-IO4 ausgelesen werden.

Ein Modus, in dem die Spaltenauswahlschaltungen entsprechend den extern zugeführten Adreßsignalen wahlfrei aktiviert werden, wird als Page-Mode bezeichnet. Einen Modus, bei dem nur das Adreßsignal, das die Startadresse festlegt, im Adreßzähler 16 eingestellt wird, und bei dem anschließend die Spaltenauswahlschaltungen durch die vom Adreßzähler 16 erzeugten Adreßsignale sequentiell aktiviert werden, bezeichnet man als seriellen Modus (Serial-Mode). Weil die Leseverstärkergruppe 3 im allgemeinen die Werte von Tausenden von Bits hält, ermöglichen der Page-Mode und der Serial-Mode einen Zugriff mit hoher Geschwindigkeit.

Genauer gesagt kann im Serial-Mode eine Mehrzahl von Werten, die durch die Aktivierung einer Spaltenauswahlschaltung erhalten werden, der Parallel/Seriell-Umwandlung unterworfen werden, oder ein zeitlich überlappender Betrieb (Pipeline-Betrieb) kann ausgeführt werden, wodurch die Geschwindigkeit des seriellen Zugriffs weiter erhöht wird.

Fig. 26 zeigt einen Hauptabschnitt des DRAM von Fig. 24 und 25. Wie in Fig. 25 dargestellt ist, weist die Bitleitungsgruppe BG1 die Bitleitungspaare BL1-BL4 und die Bitleitungsgruppe BG2 die Bitleitungspaare BL5-BL8 auf. Eine Bitleitungsgruppe BG3 weist die Bitleitungspaare BL9-BL12 und eine Bitleitungsgruppe BG4 die Bitleitungspaare BL13-BL16 auf.

Die den Bitleitungspaaren BL1-BL16 zugeordneten Spaltenadressen werden mit Y1, Y2, . . . bzw. Y16 bezeichnet.

Die Bitleitungspaare BL1-BL4 in der Bitleitungsgruppe BG1 sind über die Spaltenauswahlschaltung SL1 mit den Eingabe/Ausgabeleitungspaaren IO1-IO4 verbunden. Die Bitleitungspaare BL5-BL8 in der Bitleitungsgruppe BG2 sind über die Spaltenauswahlschaltung SL2 mit den Eingabe/Ausgabeleitungspaaren IO1-IO4 verbunden. Die Bitleitungspaare BL9-BL12 in der Bitleitungsgruppe BG3 sind über die Spaltenauswahlschaltung SL3 mit den Eingabe/Ausgabeleitungspaaren IO1-IO4 verbunden, und die Bitleitungspaare BL13-BL16 in der Bitleitungsgruppe BG4 sind über die Spaltenauswahlschaltung SL4 mit den Eingabe/Ausgabeleitungspaaren IO1-IO4 verbunden.

Wie oben beschrieben worden ist, sind die Eingabe/Ausgabeleitungspaare IO1-IO4 gemeinsam für alle Bitleitungsgruppen gebildet. Daher ist eine gleichzeitige Aktivierung der mehrfachen Spaltenauswahlschaltungen unmöglich.

Im Serial-Mode wird die Startadresse im Adreßzähler 16 eingestellt, und eine Spaltenauswahlschaltung entsprechend der Startadresse wird aktiviert.

Wie in Fig. 27 gezeigt ist, wird zunächst die Spaltenauswahlschaltung SL1 aktiviert, wenn die Startadresse auf einen der Werte Y1-Y4 eingestellt ist. Wenn die Startadresse auf Y1 eingestellt ist, wird mit der Aktivierung der Spaltenauswahlschaltung SL1 sequentiell auf die Spaltenadressen Y1, Y2, Y3 und Y4 zugegriffen. Wenn die Startadresse auf Y2 eingestellt ist, wird mit der Aktivierung der Spaltenauswahlschaltung SL1 sequentiell auf die Spaltenadressen Y2, Y3 und Y4 zugegriffen. Wenn die Startadresse auf Y3 eingestellt ist, wird mit der Aktivierung der Spaltenauswahlschaltung SL1 sequentiell auf die Spaltenadressen Y3 und Y4 zugegriffen. Wenn die Startadresse auf Y4 eingestellt ist, wird mit der Aktivierung der Spaltenauswahlschaltung SL1 nur auf die Spaltenadresse Y4 zugegriffen.

Wie oben beschrieben worden ist, hängt der Datenumfang, der angesprochen werden kann, ohne daß die Aktivierung einer anderen Spaltenauswahlschaltung erforderlich ist, von der Startadresse ab. Wenn die Startadresse z. B. auf Y4 eingestellt wird, ist es genauer gesagt notwendig, eine andere Spaltenauswahlschaltung zu aktivieren, um die nächste Spaltenadresse anzusprechen. Dieses Ergebnis führt zu dem Problem, daß die Zeitspanne von der Aktivierung der Spaltenauswahlschaltung bis zum Betrieb des Leseverstärkers die Bitrate bestimmt.

Dieses Problem wird nun unter Bezugnahme auf die Signaldiagramm der Fig. 28 und 29 beschrieben.

Fig. 28 ist ein Signaldiagramm, das einen Betrieb im Serial-Mode darstellt, wenn die Startadresse auf Y1 eingestellt wird. Fig. 29 ist ein Signaldiagramm, das einen Betrieb im Serial-Mode darstellt, wenn die Startadresse auf Y4 eingestellt wird.

In den Fig. 28 und 29 bezeichnen D1-D12 Werte, die auf die Bitleitungspaare BL1-BL12 (siehe Fig. 25 und 26) ausgelesen werden.

Wenn das externe Zeilenadreß-Abtastsignal /RAS auf eine niedrigen Pegel abfällt, wird an den Zeilendekoder 2 ein externes Adreßsignal ADD als Zeilenadreßsignal AX angelegt. Dadurch wird eine der Wortleitungen WL aktiviert. Wenn anschließend das externe Spaltenadreß-Abtastsignal /CAS auf eine niedrigen Pegel abfällt, wird an den Adreßzähler 16 ein externes Adreßsignal ADD als Spaltenadreßsignal AY angelegt. Der Adreßzähler 16 legt die zwei Bits A0 und A1 im Spaltenadreßsignal AY an die Parallel/Seriell- Konverterschaltung 10 an und führt die anderen Bits A2-An dem Spaltendekoder 5 zu.

Wie in Fig. 28 gezeigt ist, wird die Startadresse auf Y1 eingestellt, wenn das Spaltenadreßsignal AY die erste Spaltenadresse Y1 bestimmt. Zuerst hebt der Spaltendekoder 5 das Spaltenauswahlsignal CSL1 auf einen hohen Pegel an und aktiviert die Spaltenauswahlschaltung SL1. Dadurch werden die Daten D1-D4 auf den Bitleitungspaaren BL1-BL4 auf die Eingabe/Ausgabeleitungspaare IO1-IO4 ausgelesen.

Die Daten D1-D4 werden über den Vorverstärker 9 an die Lesedatenbusse RDB1-RDB4 angelegt. Der Adreßzähler 16 zählt die Spaltenadresse AY in Abhängigkeit vom Taktsignal CLK vom CLK-Puffer 15 sequentiell hoch. Die Parallel/Seriell-Konverterschaltung 10 wählt die Daten D1-D4 sequentiell aus und führt sie dem Ausgabepuffer 11 in Abhängigkeit von den zwei Bits A0 und A1 im Spaltenadreßsignal AY zu. Auf diese Weise werden die Daten D1-D4 vom Eingabe/Ausgabeanschluß I/O als Ausgabedaten Dout seriell abgegeben.

Wenn der Spaltendekoder 5 das Spaltenauswahlsignal CSL2 auf einen hohen Pegel anhebt, werden in ähnlicher Weise die Daten D5-D8 auf die Eingabe/Ausgabeleitungspaare IO1-IO4 ausgelesen. Die Daten D5-D8 werden über den Vorverstärker 9 an die Lesedatenbusse RDB1-RDB4 angelegt. Der Adreßzähler 16 zählt die Spaltenadresse AY in Abhängigkeit vom Taktsignal CLK vom CLK-Puffer 15 sequentiell hoch.

Die Parallel/Seriell-Konverterschaltung 10 wählt die Daten D5-D8 sequentiell aus und führt sie dem Ausgabepuffer 11 in Abhängigkeit von den zwei Bits A0 und A1 im Spaltenadreßsignal AY zu. Dadurch werden die Daten D5-D8 vom Eingabe/Ausgabeanschluß I/O als Ausgabedaten Dout seriell abgegeben.

Auf diese Weise werden Lesedaten seriell vom Eingabe/Ausgabeanschluß I/O abgegeben.

Wie in Fig. 29 gezeigt ist, wird die Startadresse auf Y4 eingestellt, wenn das Spaltenadreßsignal AY die Spaltenadresse Y4 bestimmt. Auch in diesem Fall hebt der Spaltendekoder 5 zuerst das Spaltenauswahlsignal CSL1 auf einen hohen Pegel an und aktiviert die Spaltenauswahlschaltung SL1. Dadurch werden die Daten D1-D4 auf den Bitleitungspaaren BL1-BL4 auf die Eingabe/Ausgabeleitungspaare IO1-IO4 ausgelesen.

Die Daten D1-D4 werden in Abhängigkeit von den zwei Bits A0 und A1 im Spaltenadreßsignal über den Vorverstärker 9 an die Lesedatenbusse RDB1-RDB4 angelegt. Die Parallel/Seriell-Konverterschaltung 10 wählt den Wert D4 aus und führt ihn dem Ausgabepuffer 11 in Abhängigkeit von den zwei Bits A0 und A1 im Spaltenadreßsignal AY zu. Dadurch wird der Wert D4 vom Eingabe/Ausgabeanschluß I/O als Ausgabewert Dout abgegeben.

Wenn der Spaltendekoder 5 das Spaltenauswahlsignal CSL2 auf einen hohen Pegel anhebt, werden in ähnlicher Weise die Daten D5-D8 auf die Eingabe/Ausgabeleitungspaare IO1-IO4 ausgelesen. Die Daten D5-D8 werden über den Vorverstärker 9 an die Lesedatenbusse RDB1-RDB4 angelegt. Der Adreßzähler 16 zählt die Spaltenadresse AY in Abhängigkeit vom Taktsignal CLK vom CLK-Puffer 15 sequentiell hoch. Die Parallel/Seriell-Konverterschaltung 10 wählt die Daten D5-D8 sequentiell aus, um sie dem Ausgabepuffer 11 in Abhängigkeit von den zwei Bits A0 und A1 im Spaltenadreßsignal AY zuzuführen. Dadurch werden die Daten D5-D8 vom Eingabe/Ausgabeanschluß I/O als Ausgabedaten Dout seriell abgegeben.

In diesem Fall kann das Spaltenauswahlsignal CSL2 nur dann auf einen hohen Pegel angehoben werden, nachdem das Spaltenauswahlsignal CSL1 auf einen niedrigen Pegel gefallen ist. Um eine gleichzeitige Änderung der zwei Spaltenauswahlsignale in den Aktiv-Zustand zu verhindern, ist ein zeitlicher Abstand zwischen dem Abfallen des Spaltenauswahlsignals CSL1 und dem Anstieg des Spaltenauswahlsignals CSL2 notwendig.

Wie in Fig. 28 gezeigt ist, gibt es keine Lücke zwischen den Ausgabedaten, wenn das Spaltenadreßsignal AY die Spaltenadresse Y1 festlegt, und damit sinkt die Bitrate nicht ab. Wie in Fig. 29 dargestellt ist, wird jedoch eine Lücke zwischen den vom Eingabe/Ausgabeanschluß I/O abgegebenen Werten D4 und D5 erzeugt, wenn das Spaltenadreßsignal AY die Spaltenadresse Y4 festlegt. Damit gibt es eine Datenlücke, wenn ein Bitleitungspaar in einer bestimmten Bitleitungsgruppe und ein Bitleitungspaar in einer anderen Bitleitungsgruppe nacheinander ausgewählt werden. Das verursacht eine Verminderung der Zugriffsgeschwindigkeit und der Bitrate.

Aus dem US-Patent 4,800,530 ist eine Halbleiterspeicherein­ richtung mit einer Mehrzahl von Speicherzellen, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind, und jeweils einen Wert speichern, und einer Mehrzahl von Bitleitungen, die entsprechend der Mehrzahl von Spalten gebildet und jeweils mit den Speicherzellen in der entspre­ chenden Spalte verbunden sind, zu entnehmen. Die Mehrzahl von Bitleitungen ist in eine Mehrzahl von Bitleitungsgruppen un­ terteilt, die jeweils eine vorbestimmte Anzahl von Bitleitun­ gen aufweisen, und die Mehrzahl von Bitleitungsgruppen ist in n Hauptgruppen klassifiziert. n Eingabe/Ausgabeleitungsgrup­ pen sind entsprechend den n Hauptgruppen gebildet und weisen jeweils eine vorbestimmte Anzahl von Eingabe/Ausgabeleitungen auf. Eine Mehrzahl von Verbindungsmitteln ist entsprechend der Mehrzahl von Bitleitungsgruppen gebildet und jeweils zwi­ schen die entsprechende Bitleitungsgruppe und die entspre­ chende Eingabe/Ausgabeleitungsgruppe geschaltet. Ein Spalten­ auswahlmittel erzeugt selektiv eine Mehrzahl von Auswahl­ signalen, die der Mehrzahl von Verbindungsmittel entsprechen, zum Auswählen von einer der Mehrzahl von Bitleitungsgruppen. Jedes der Mehrzahl von Verbindungsmitteln wird in Abhängig­ keit von dem entsprechenden Auswahlsignal aktiviert, und die jeweilige Bitleitung in der entsprechenden Bitleitungsgruppe wird mit der jeweiligen Eingabe/Ausgabeleitung in der ent­ sprechenden Eingabe/Ausgabeleitungsgruppe verbunden. Aus der GB 2 135 485 A ist eine Halbleiterspeichereinrichtung zu ent­ nehmen, bei der das Speicherzellenfeld in zwei Felder aufge­ teilt ist und jedes dieser Felder über eine Datenleitungs­ gruppe getrennt ausgelesen wird.

Es ist Aufgabe der Erfindung, eine Halbleiterspeichereinrich­ tung und ein Betriebsverfahren für eine Halbleiterspeichereinrichtung zu schaffen, wobei ein Hochgeschwindigkeitszu­ griff, ein serieller Zugriff mit hoher Geschwindigkeit und eine hohe Bitrate und ein Hochgeschwindigkeits-Serial-Mode ohne Beschränkung der Startadresse ermöglicht sind.

Diese Aufgabe wird gelöst durch eine Halbleiterspeicherein­ richtung mit den Merkmalen des Anspruches 1 oder des Anspru­ ches 4, sie wird ebenfalls gelöst durch ein Betriebsverfahren mit den Merkmalen des Anspruches 13.

Bevorzugte Ausgestaltungen der Erfindung sind aus den jewei­ ligen Unteransprüchen zu entnehmen.

Bei der oben beschriebenen Halbleiterspeichereinrichtung wird eine Mehrzahl von Verbindungsschaltungen gleichzeitig oder mit einem vorbestimmten Zeitabstand aktiviert, die mit Eingabe/Ausgabeleitungsgruppen in verschiedenen Speicherfeldern verbunden sind, wodurch eine Mehrzahl von Bitleitungsgruppen mit den entsprechenden Eingabe/Ausgabeleitungsgruppen gleichzeitig bzw. mit einem vorbestimmten Zeitabstand verbunden werden kann.

Daher können beim Betrieb zum kontinuierlichen Auswählen einer Bitleitung in einer ersten Bitleitungsgruppe und einer Bitleitung in einer zweiten Bitleitungsgruppe Daten auf der Eingabe/Ausgabeleitung der zweiten Eingabe/Ausgabeleitungsgruppe vorbereitet werden, während die Eingabe/Ausgabeleitung in der ersten Eingabe/Ausgabeleitungsgruppe angesprochen wird. Entsprechend wird die Zugriffsgeschwindigkeit erhöht, und es wird keine Lücke zwischen den angesprochenen Daten erzeugt.

Wie oben beschrieben worden ist, ermöglicht die erfindungsgemäße Halbleiterspeichereinrichtung einen Hochgeschwindigkeitszugriff. Ferner erlaubt die Halbleiterspeichereinrichtung verschiedene Zugriffsmodi, wie z. B. einen Page-Mode, einen Lapping-Modus und einen Serial-Mode mit hoher Geschwindigkeit und großer Bitrate. Außerdem kann die Halbleiterspeichereinrichtung einen Hochgeschwindigkeits-Serial-Mode ohne Beschränkung der Startadresse erzielen.

Weitere Einzelheiten und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild der Gesamtstruktur eines DRAM nach einer ersten Ausführungsform;

Fig. 2 eine spezielle Struktur des Hauptabschnitts des DRAM von Fig. 1;

Fig. 3 einen Hauptabschnitt der in Fig. 2 gezeigten Struktur;

Fig. 4 eine Tabelle des Bereichs, der in einem Serial-Mode angesprochen werden kann, ohne daß die Aktivierung einer anderen Spaltenauswahlschaltung erforderlich ist;

Fig. 5 eine Tabelle des Bereichs, der in einem Adreß-Lapping- Modus angesprochen werden kann, ohne daß die Aktivierung einer anderen Spaltenauswahlschaltung erforderlich ist;

Fig. 6 ein Signaldiagramm zur Erläuterung des Betriebs des DRAM von Fig. 1 und 2 in einem Serial-Mode;

Fig. 7 ein Signaldiagramm zur Erläuterung des Betriebs des DRAM von Fig. 1 und 2 in einem Adreß-Lapping-Modus;

Fig. 8 ein Beispiel für die Struktur eines Adreßzählers;

Fig. 9 eine Wahrheitstafel für dem Adreßzähler von Fig. 8;

Fig. 10 die Teilstruktur eines Spaltendekoders;

Fig. 11 eine Wahrheitstafel für einen Vordekoder des niederwertigen Adreßanteils nach der Erfindung und eine Wahrheitstafel für einen gewöhnlichen Vordekoder des niederwertigen Adreßanteils;

Fig. 12 die Struktur eines Eingabe/Ausgabeleitungs-Umschalters;

Fig. 13 eine Wahrheitstafel für eine Adreßumwandlungs- Logikschaltung, die im Eingabe/Ausgabeleitungs-Umschalter enthalten ist;

Fig. 14 ein Schaltbild der Änderungsschaltung für den Eingabe/Ausgabeleitungs-Umschalter;

Fig. 15 ein Blockschaltbild der Gesamtstruktur eines DRAM nach einer zweiten Ausführungsform;

Fig. 16 eine spezielle Struktur des Hauptabschnitts des DRAM von Fig. 15;

Fig. 17 einen Hauptabschnitt der in Fig. 16 gezeigten Struktur;

Fig. 18 eine Tabelle der in einem Serial-Mode aktivierten Spaltenauswahlschaltungen und der angesprochene Bereich;

Fig. 19 eine Tabelle der in einem Adreß-Lapping-Modus aktivierten Spaltenauswahlschaltungen und der angesprochene Bereich;

Fig. 20 ein Signaldiagramm des Betriebs des DRAM von Fig. 15 in einem Serial-Mode;

Fig. 21 ein Signaldiagramm des Betriebs des DRAM von Fig. 15 in einem Page-Mode;

Fig. 22 das Blockschaltbild eines Beispiels für die Struktur eines Spaltendekoders, der im DRAM der Fig. 15 enthalten ist;

Fig. 23 eine Struktur des Hauptabschnitts eines DRAM nach einer dritten Ausführungsform;

Fig. 24 ein Blockschaltbild der Gesamtstruktur eines DRAM;

Fig. 25 eine spezielle Struktur des Hauptabschnitts des DRAM von Fig. 24;

Fig. 26 einen Hauptabschnitt der in Fig. 25 gezeigten Struktur;

Fig. 27 eine Tabelle des Bereichs, der im DRAM von Fig. 24 und 25 angesprochen werden kann, ohne daß die Aktivierung einer anderen Spaltenauswahlschaltung erforderlich ist;

Fig. 28 ein Signaldiagramm zur Erläuterung des Betriebs des DRAM von Fig. 24 und 25 in einem Serial-Mode; und

Fig. 29 ein Signaldiagramm zur Erläuterung der Nachteile, die beim Betrieb des DRAM von Fig. 24 und 25 in einem Serial-Mode auftreten.

(1) Erste Ausführungsform

Fig. 1 ist ein Blockschaltbild der Gesamtstruktur eines DRAM nach einer ersten Ausführungsform. Das in Fig. 1 gezeigte DRAM unterscheidet sich von dem in Fig. 24 dargestellten DRAM in den folgenden Punkten.

Es sind eine erste Eingabe/Ausgabeleitungsgruppe IOG1 und eine zweite Eingabe/Ausgabeleitungsgruppe IOG2 gebildet. Die erste Eingabe/Ausgabeleitungsgruppe IOG1 weist Eingabe/Ausgabeleitungspaare IO1-IO4 auf. Die zweite Eingabe/Ausgabeleitungsgruppe IOG2 weist Eingabe/Ausgabeleitungspaare IO5-IO8 auf.

Der Spaltendekoder 5, der Adreßzähler 16 und der Taktsignalgenerator 17, die in Fig. 24 dargestellt sind, sind durch einen Spaltendekoder 5a, einen Adreßzähler 16a und einen Taktsignalgenerator 17a ersetzt worden. Struktur und Betrieb des Spaltendekoders 5a, des Adreßzählers 16a und des Taktsignalgenerators 17a unterscheiden sich von den des Spaltendekoders 5, Adreßzählers 16 und Taktsignalgenerators 17, wie später beschrieben wird.

Ferner ist ein Eingabe/Ausgabeleitungs-Umschalter 18, der drei Bits A0, A1 und A2 des Spaltenadreßsignals vom Adreßzähler 16a empfängt und selektiv die Eingabe/Ausgabeleitungspaare IO1-IO4 in der ersten Eingabe/Ausgabeleitungsgruppe IOG1 oder die Eingabe/Ausgabeleitungspaare IO5-IO8 in der zweiten Eingabe/Ausgabeleitungsgruppe IOG2 mit den globalen Eingabe/Ausgabeleitungen GIO1-GIO4 in einer globalen Eingabe/Ausgabeleitungsgruppe GIOG verbindet, gebildet. Die anderen Strukturen sind ähnlich denen, die in Fig. 24 gezeigt sind.

Fig. 2 zeigt eine spezielle Struktur des Hauptabschnitts des DRAM von Fig. 1.

Das Speicherfeld 1, die Leseverstärkergruppe 3 und die Spaltenauswahl-Schaltungsgruppe 4 haben dieselbe Struktur wie die in Fig. 25 dargestellten. Die ungeraden Bitleitungsgruppen, d. h. die Bitleitungsgruppen BG1 und BG3 werden als "erste Bitleitungsgruppen" bezeichnet und die geraden Bitleitungsgruppen, d. h. die Bitleitungsgruppen BG2 und BG4 als "zweite Bitleitungsgruppen". Die Mehrzahl der ersten Bitleitungsgruppen bildet eine erste Hauptgruppe und die Mehrzahl der zweiten Bitleitungsgruppen eine zweite Hauptgruppe.

Die vier Bitleitungspaare in jeder ersten Bitleitungsgruppe sind über die entsprechende Spaltenauswahlschaltung jeweils mit den vier Eingabe/Ausgabeleitungspaaren IO1-IO4 in der ersten Eingabe/Ausgabeleitungsgruppe IOG1 verbunden. Die vier Bitleitungspaare in jeder zweiten Bitleitungsgruppe sind über die entsprechende Spaltenauswahlschaltung jeweils mit den vier Eingabe/Ausgabeleitungspaaren IO5-IO8 in der zweiten Eingabe/Ausgabeleitungsgruppe IOG2 verbunden. Jede Spaltenauswahlschaltung bildet eine Verbindungsschaltung.

Das DRAM dieser Ausführungsform weist die üblichen Betriebsmodi, d. h. einen wahlfreien Modus, einen Page-Mode und einen Serial-Mode, und einen Adreß-Lapping-Modus auf. Nun werden der Serial-Mode und der Adreß-Lapping-Modus im DRAM dieser Ausführungsform beschrieben.

Fig. 3 zeigt nur den Hauptabschnitt der Struktur von Fig. 2. Wie in Fig. 3 dargestellt ist, sind die ersten Bitleitungsgruppen BG1 und BG3 über die Spaltenauswahlschaltungen SL1 bzw. SL3 mit der ersten Eingabe/Ausgabeleitungsgruppe IOG1 verbunden. Die zweiten Bitleitungsgruppen BG2 und BG4 sind über die Spaltenauswahlschaltungen SL2 bzw. SL4 mit der zweiten Eingabe/Ausgabeleitungsgruppe IOG2 verbunden.

Daher können die Spaltenauswahlschaltung entsprechend einer der ersten Bitleitungsgruppen und die Spaltenauswahlschaltung entsprechend einer der zweiten Bitleitungsgruppen gleichzeitig aktiviert werden. Beispielsweise können die Spaltenauswahlschaltungen SL1 und SL2 gleichzeitig aktiviert werden.

Ferner können die Spaltenauswahlschaltungen SL2 und SL3 gleichzeitig aktiviert werden.

Wie bereits mit Bezugnahme auf Fig. 29 erläutert worden ist, kann eine Lücke zwischen den Ausgabedaten für den Fall erzeugt werden, daß die ausgewählte Startadresse die höchste Spaltenadresse (z. B. Y4 oder Y8) in der jeweiligen Bitleitungsgruppe ist. Mit anderen Worten wird die Datenlücke erzeugt, wenn ein Bitleitungspaar in einer bestimmten Bitleitungsgruppe und ein Bitleitungspaar in einer nachfolgenden Bitleitungsgruppe nacheinander ausgewählt werden. In diesem Fall sollte daher die Aktivierung der Spaltenauswahlschaltung entsprechend der Startadresse und der Spaltenauswahlschaltung entsprechend der nachfolgenden Spaltenadresse gleichzeitig oder nacheinander innerhalb eines Zeitraums, der keine Datenlücke erzeugt, ausgeführt werden.

In anderen Fällen ist es nicht notwendig, die beiden Spaltenauswahlschaltungen gleichzeitig zu aktivieren, und sie können nacheinander aktiviert werden, ohne die Datenlücke zu verursachen.

In einer tatsächlichen Vorrichtung wird die Aktivierungszeitspanne der jeweiligen Spaltenauswahlschaltung im Hinblick auf die Zugriffsgeschwindigkeit und die Leistungsaufnahme festgelegt.

Fig. 4 zeigt eine Tabelle, die die Bereiche angibt, die im Serial- Mode angesprochen werden können, ohne daß die Aktivierung einer anderen Spaltenauswahlschaltung notwendig ist.

Wenn die Startadresse auf einen der Werte Y1 bis Y4 gesetzt ist, werden ursprünglich die Spaltenauswahlschaltungen SL1 und SL2 aktiviert. Wenn die Startadresse auf einen der Werte Y5 bis Y8 gesetzt ist, werden ursprünglich die Spaltenauswahlschaltungen SL2 und SL3 aktiviert. Wenn die Startadresse auf einen der Werte Y9 bis Y12 gesetzt ist, werden ursprünglich die Spaltenauswahlschaltungen SL3 und SL4 aktiviert.

Wenn z. B. die Startadresse auf Y1 eingestellt ist, können die Spaltenadressen Y1, Y2, Y3, Y4, Y5, Y6, Y7 und Y8 nacheinander angesprochen werden, ohne eine weitere Spaltenauswahlschaltung zu aktivieren. Wenn die Startadresse auf Y2 eingestellt ist, können die Spaltenadressen Y2, Y3, Y4, Y5, Y6, Y7 und Y8 nacheinander angesprochen werden, ohne eine weitere Spaltenauswahlschaltung zu aktivieren. Wenn die Startadresse auf Y3 eingestellt ist, können die Spaltenadressen Y3, Y4, Y5, Y6, Y7 und Y8 nacheinander angesprochen werden, ohne eine weitere Spaltenauswahlschaltung zu aktivieren. Wenn die Startadresse auf Y4 eingestellt ist, können die Spaltenadressen Y4, Y5, Y6, Y7 und Y8 nacheinander angesprochen werden, ohne eine weitere Spaltenauswahlschaltung zu aktivieren.

Wie oben beschrieben worden ist, können unabhängig davon, welche Spaltenadresse als Startadresse ausgewählt ist, mindestens fünf Bits nacheinander angesprochen werden, ohne eine weitere Spaltenauswahlschaltung zu aktivieren. Daher können in der Zeitspanne dieses Zugriffs die Vorgänge von der Aktivierung der nachfolgenden Spaltenauswahlschaltung bis zur Übertragung von Daten an die Parallel/Seriell-Konverterschaltung 10 ausgeführt werden.

Fig. 5 zeigt eine Tabelle, die den Bereich angibt, der im Adreß- Lapping-Modus angesprochen werden können, ohne daß die Aktivierung einer anderen Spaltenauswahlschaltung notwendig ist.

Wenn die Startadresse auf einen der Werte Y1 bis Y8 eingestellt ist, werden zunächst die Spaltenauswahlschaltungen SL1 und SL2 aktiviert.

Wenn z. B. die Startadresse auf Y1 eingestellt ist, können die Spaltenadressen Y1, Y2, Y3, Y4, Y5, Y6, Y7 und Y8 nacheinander angesprochen werden, ohne eine weitere Spaltenauswahlschaltung zu aktivieren. Wenn die Startadresse auf Y2 eingestellt ist, können die Spaltenadressen Y2, Y3, Y4, Y5, Y6, Y7, Y8 und Y1 nacheinander angesprochen werden, ohne eine weitere Spaltenauswahlschaltung zu aktivieren. Wenn die Startadresse auf Y3 eingestellt ist, können die Spaltenadressen Y3, Y4, Y5, Y6, Y7, Y8, Y1 und Y2 nacheinander angesprochen werden, ohne eine weitere Spaltenauswahlschaltung zu aktivieren.

Wie oben beschrieben worden ist, können unabhängig davon, welche Spaltenadresse als Startadresse ausgewählt ist, mindestens acht Bits nacheinander angesprochen werden, ohne eine weitere Spaltenauswahlschaltung zu aktivieren.

Unter Bezugnahme auf die Fig. 6 und 7 wird nun der Betrieb im Serial-Mode und Adreß-Lapping-Modus des DRAM dieser Ausführungsform beschrieben. Fig. 6 zeigt ein Signaldiagramm des Betriebs im Serial- Mode, wenn die Startadresse auf Y4 eingestellt ist. Fig. 7 ist ein Signaldiagramm für den Betrieb im Adreß-Lapping-Modus, wenn die erste Startadresse auf Y4 und die zweite Startadresse auf Y10 eingestellt ist.

In den Fig. 6 und 7 bezeichnen D1-D16 Daten, die auf die Bitleitungspaare BL1-BL15 ausgelesen werden.

Wie in Fig. 6 dargestellt ist, wird im Serial-Mode ein extern angelegtes Adreßsignal ADD als Zeilenadreßsignal AX an den Zeilendekoder 2 angelegt, wenn das externe Zeilenadreß-Abtastsignal /RAS auf einen niedrigen Pegel abfällt. Dadurch wird eine der Wortleitungen WL aktiviert.

Wenn anschließend das externe Spaltenadreß-Abtastsignal /CAS auf einen niedrigen Pegel abfällt, wird ein extern angelegtes Adreßsignal ADD als Spaltenadreßsignal AY an den Adreßzähler 16a angelegt. Der Adreßzähler 16a führt die zwei Bits A0 und A1 im Spaltenadreßsignal AY der Parallel/Seriell-Konverterschaltung 10 zu und legt die anderen Bits A2-An an den Spaltendekoder 5a an. Ferner legt der Adreßzähler 16a die drei Bits A0, A1 und A2 im Spaltenadreßsignal AY an den Eingabe/Ausgabeleitungs-Umschalter 18 an, um die Eingabe/Ausgabeleitungspaare IO1-IO8 selektiv mit den globalen Eingabe/Ausgabeleitungspaaren GIO1-GIO4 zu verbinden.

Wenn die Spaltenadresse AY die Spaltenadresse Y4 bezeichnet, wird die Startadresse auf Y4 eingestellt. Der Spaltendekoder 5a hebt zuerst die Spaltenauswahlsignale CSL1 und CSL2 entsprechend einer später beschriebenen Logik auf einen hohen Pegel an, und aktiviert die Spaltenauswahlschaltungen SL1 und SL2 gleichzeitig in Abhängigkeit vom Spaltenadreßsignal AY. Dadurch werden die Daten D1-D4 auf den Bitleitungspaaren BL1-BL4 auf die Eingabe/Ausgabeleitungspaare IO1-IO4 und die Daten auf den Bitleitungspaaren BL5-BL8 auf die Eingabe/Ausgabeleitungspaare IO5-IO8 ausgelesen.

Der Eingabe/Ausgabeleitungs-Umschalter 18 verbindet in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY zuerst das Eingabe/Ausgabeleitungspaar IO4 mit dem globalen Eingabe/Ausgabeleitungspaar GIO1. Dadurch wird der Wert D4 über den Vorverstärker 9 an den Lesedatenbus RDB4 angelegt. Anschließend fällt das Spaltenauswahlsignal CSL1 auf einen niedrigen Pegel ab. Die Parallel/Seriell-Konverterschaltung 10 wählt den Wert D4 in Abhängigkeit von den zwei Bits A0 und A1 im Spaltenadreßsignal AY aus und legt ihn an den Ausgabepuffer 11 an.

Der Eingabe/Ausgabeleitungs-Umschalter 18 verbindet in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY, das fortlaufend hochgezählt wird, nacheinander die Eingabe/Ausgabeleitungspaare IO5, IO6, IO7 und IO8 mit den globalen Eingabe/Ausgabeleitungspaaren GIO1, GIO2, GIO3 bzw. GIO4. Dadurch werden die Daten D5-D8 über den Vorverstärker 9 an die Lesedatenbusse RDB1-RDB4 angelegt. Anschließend fällt das Spaltenauswahlsignal CSL2 auf einen niedrigen Pegel ab. Die Parallel/Seriell-Konverterschaltung 10 wählt in Abhängigkeit von den zwei Bits A0 und A1 im Spaltenadreßsignal AY, das fortlaufend hochgezählt wird, nacheinander die Daten D5-D8 aus und legt sie an den Ausgabepuffer 11 an.

Nach dem Abfall des Spaltenauswahlsignals CSL1 hebt der Spaltendekoder 5a dann das Spaltenauswahlsignal CSL3 entsprechend einer später beschriebenen Logik in Abhängigkeit vom Spaltenadreßsignal AY auf einen hohen Pegel an, wodurch die Daten D9-D12 auf die Eingabe/Ausgabeleitungspaare IO1-IO4 ausgelesen werden.

Der Eingabe/Ausgabeleitungs-Umschalter 18 verbindet in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY, das fortlaufend hochgezählt wird, die Eingabe/Ausgabeleitungspaare IO1, IO2, IO3 und IO4 mit den globalen Eingabe/Ausgabeleitungspaaren GIO1, GIO2, GIO3 bzw. GIO4. Dadurch werden die Daten D9-D12 über den Vorverstärker 9 sequentiell an die Lesedatenbusse RDB1-RDB4 angelegt. Die Parallel/Seriell-Konverterschaltung 10 wählt die Daten D9-D12 in Abhängigkeit von den zwei Bits A0 und A1 im Spaltenadreßsignal AY, das fortlaufend hochgezählt wird, sequentiell aus und legt sie an den Ausgabepuffer 11 an.

Nach dem Abfall des Spaltenauswahlsignals CSL2 hebt der Spaltendekoder 5a das Spaltenauswahlsignal CSL4 entsprechend einer später beschriebenen Logik in Abhängigkeit vom Spaltenadreßsignal AY auf einen hohen Pegel an. Dadurch werden die Daten D13-D16 auf die Eingabe/Ausgabeleitungspaare IO1-IO4 ausgelesen.

Der Eingabe/Ausgabeleitungs-Umschalter 18 verbindet in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY, das fortlaufend hochgezählt wird, die Eingabe/Ausgabeleitungspaare IO5, IO6, IO7 und IO8 mit den globalen Eingabe/Ausgabeleitungspaaren GIO1, GIO2, GIO3 bzw. GIO4. Dadurch werden die Daten D13-D16 über den Vorverstärker 9 sequentiell an die Lesedatenbusse RDB1-RDB4 angelegt. Die Parallel/Seriell-Konverterschaltung 10 wählt die Daten D13-D16 in Abhängigkeit von den zwei Bits A0 und A1 im Spaltenadreßsignal AY, das fortlaufend hochgezählt wird, sequentiell aus und legt sie an den Ausgabepuffer 11 an.

Auf diese Weise werden Daten seriell vom Eingabe/Ausgabeanschluß I/O abgegeben.

Wie in Fig. 7 gezeigt ist, wird auch im Adreß-Lapping-Modus ein extern angelegtes Adreßsignal ADD als Zeilenadreßsignal AX an den Zeilendekoder 2 angelegt, wenn das externe Zeilenadreß-Abtastsignal /RAS auf einen niedrigen Pegel abfällt.

Wenn anschließend das externe Spaltenadreß-Abtastsignal /CAS auf einen niedrigen Pegel abfällt, wird ein extern angelegtes Adreßsignal ADD als Spaltenadreßsignal AY1 an den Adreßzähler 16a angelegt.

Wenn die Spaltenadresse AY1 die Spaltenadresse Y4 bezeichnet, wird die erste Startadresse auf Y4 eingestellt. Der Spaltendekoder 5a hebt die Spaltenauswahlsignale CSL1 und CSL2 entsprechend einer später beschriebenen Logik auf einen hohen Pegel an, und aktiviert die Spaltenauswahlschaltungen SL1 und SL2 gleichzeitig in Abhängigkeit vom Spaltenadreßsignal AY1. Dadurch werden die Daten D1-D4 auf den Bitleitungspaaren BL1-BL4 auf die Eingabe/Ausgabeleitungspaare IO1-IO4 und die Daten auf den Bitleitungspaaren BL5-BL8 auf die Eingabe/Ausgabeleitungspaare IO5- IO8 ausgelesen.

Der Eingabe/Ausgabeleitungs-Umschalter 18 verbindet in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY1 das Eingabe/Ausgabeleitungspaar IO4 mit dem globalen Eingabe/Ausgabeleitungspaar GIO1. Dadurch wird der Wert D4 über den Vorverstärker 9 an den Lesedatenbus RDB4 angelegt. Die Parallel/Seriell-Konverterschaltung 10 wählt den Wert D4 in Abhängigkeit von den zwei Bits A0 und A1 im Spaltenadreßsignal AY aus und legt ihn an den Ausgabepuffer 11 an.

Der Eingabe/Ausgabeleitungs-Umschalter 18 verbindet in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY1, das fortlaufend hochgezählt wird, nacheinander die Eingabe/Ausgabeleitungspaare IO5, IO6, IO7 und IO8 mit den globalen Eingabe/Ausgabeleitungspaaren GIO1, GIO2, GIO3 bzw. GIO4. Dadurch werden die Daten D5-D8 über den Vorverstärker 9 an die Lesedatenbusse RDB1-RDB4 angelegt. Die Parallel/Seriell- Konverterschaltung 10 wählt in Abhängigkeit von den zwei Bits A0 und A1 im Spaltenadreßsignal AY1 nacheinander die Daten D5-D8 aus und legt sie an den Ausgabepuffer 11 an.

Ferner verbindet der Eingabe/Ausgabeleitungs-Umschalter 18 in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY1, das fortlaufend hochgezählt wird, nacheinander die Eingabe/Ausgabeleitungspaare IO1, IO2 und IO3 mit den globalen Eingabe/Ausgabeleitungspaaren GIO1, GIO2 bzw. GIO3. Dadurch werden die Daten D1-D3 über den Vorverstärker 9 an die Lesedatenbusse RDB1-RDB3 angelegt. Die Parallel/Seriell-Konverterschaltung 10 wählt in Abhängigkeit von den zwei Bits A0 und A1 im Spaltenadreßsignal AY1, das fortlaufend hochgezählt wird, nacheinander die Daten D1-D3 aus und legt sie an den Ausgabepuffer 11 an.

Nachdem eine vorbestimmte Zeitspanne verstrichen ist, fallen die Spaltenauswahlsignale CSL1 und CSL2 auf einen niedrigen Pegel ab.

Auf diese Weise werden die Daten D4, D5, D6, D7, D8, D1, D2 und D3 seriell vom Eingabe/Ausgabeanschluß I/O abgegeben.

Wenn das Spaltenadreß-Abtastsignal /CAS erneut auf einen niedrigen Pegel abfällt, wird ein extern angelegtes Adreßsignal ADD als Spaltenadreßsignal AY2 an den Adreßzähler 16a angelegt.

Für den Fall, daß das Spaltenadreßsignal AY2 die Spaltenadresse Y10 festlegt, wird die zweite Startadresse auf Y10 eingestellt. In diesem Fall hebt der Spaltendekoder 5a die Spaltenauswahlsignale CSL3 und CSL4 entsprechend einer später beschriebenen Logik auf einen hohen Pegel an, und aktiviert die Spaltenauswahlschaltungen SL3 und SL4 gleichzeitig in Abhängigkeit vom Spaltenadreßsignal AY2. Dadurch werden die Daten D9-D12 auf den Bitleitungspaaren BL9-BL12 auf die Eingabe/Ausgabeleitungspaare IO1-IO4 und die Daten auf den Bitleitungspaaren BL13-BL16 auf die Eingabe/Ausgabeleitungspaare IO5-IO8 ausgelesen.

In diesem Fall arbeitet der Eingabe/Ausgabeleitungs-Umschalter 18 folgendermaßen in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY2, das fortlaufend hochgezählt wird. Zuerst verbindet der Eingabe/Ausgabeleitungs-Umschalter 18 nacheinander die Eingabe/Ausgabeleitungspaare IO2, IO3 und IO4 mit den globalen Eingabe/Ausgabeleitungspaaren GIO2, GIO3 bzw. GIO4, dann die Eingabe/Ausgabeleitungspaare IO5, IO6, IO7 und IO8 mit den globalen Eingabe/Ausgabeleitungspaaren GIO1, GIO2, GIO3 bzw. GIO4, und anschließend das Eingabe/Ausgabeleitungspaar IO1 mit dem globalen Eingabe/Ausgabeleitungspaar GIO1.

Auf diese Weise werden die Ausgabedaten D10, D11, D12, D13, D14, D15, D16 und D9 vom Eingabe/Ausgabeanschluß I/O abgegeben.

Nun werden genaue Strukturen des DRAM nach dieser Ausführungsform beschrieben.

Fig. 8 zeigt ein Beispiel für die Struktur des Adreßzählers 16a und Fig. 9 ein Beispiel für das Fortschreiten der Adresse im Adreßzähler 16a im Serial-Mode und im Adreß-Lapping-Modus.

Der Adreßzähler 16a weist einen binären Zähler 160 und ein UND- Gatter 161 auf. Im binären Zähler 160 wird das Spaltenadreßsignal als Startadresse eingestellt. Der binäre Zähler 160 zählt die Startadresse herauf oder herunter und gibt sie in Abhängigkeit vom Taktsignal CLK aus. Das UND-Gatter 161 ist zwischen einen Übertragimpuls-Ausgangsanschluß für das dritte Bit und einen Übertragimpuls-Eingangsanschluß für das vierte Bit im binären Zähler 160 geschaltet.

Ein Eingangsanschluß des UND-Gatters 161 empfängt ein Modussteuersignal MD und der andere Eingangsanschluß einen Übertragimpuls CR vom Übertragimpuls-Ausgangsanschluß für das dritte Bit. Das UND-Gatter 161 legt das Ausgangssignal an den Übertragimpuls-Eingangsanschluß für das vierte Bit im binären Zähler 160 an.

Im Serial-Mode wird das Modussteuersignal MD auf einen hohen Pegel eingestellt. Dadurch schreitet die vom Adreßzähler 16a zugeführte Adresse wie in Fig. 9(a) dargestellt fort.

Im Adreß-Lapping-Modus wird das Modussteuersignal MD auf einen niedrigen Pegel eingestellt. Dadurch schreitet die vom Adreßzähler 16a erzeugte Adresse wie in Fig. 9(b) dargestellt fort.

Im Serial-Mode wird das Spaltenadreßsignal ausgehend von der Startadresse in Abhängigkeit vom Taktsignal CLK fortlaufend um eins erhöht. Im Lapping-Modus werden die drei Bits A0, A1 und A2 im Spaltenadreßsignal ausgehend von der Startadresse in Abhängigkeit vom Taktsignal CLK fortlaufend um eins bis auf "111" erhöht, und dann kehren sie auf "000" zurück. Anschließend wird das Spaltenadreßsignal in Abhängigkeit vom Taktsignal CLK fortlaufend um eins erhöht.

Fig. 9 zeigt nur fünf Bits A4, A3, A2, A1 und A0 im Adreßsignal. Im Serial-Mode ändern sich die Bits An-A5 im Spaltenadreßsignal. Im Lapping-Modus ändern sich die Bits An-A5 im Spaltenadreßsignal gegenüber den Zuständen beim Einstellen der Startadresse jedoch nicht.

Fig. 10 zeigt einen Teil des Hauptdekoders 50 und eines niederwertigen Vordekoders 51, die im Spaltendekoder 5a gebildet sind. Fig. 11 stellt eine Wahrheitstafel des niederwertigen Vordekoders und zum Vergleich eine Wahrheitstafel für einen bekannten niederwertigen Vordekoder dar.

Der niederwertige Vordekoder 51 empfängt sowohl die zwei Bits A2 und A3 im Spaltenadreßsignal als auch das Modussteuersignal MD. Der niederwertige Vordekoder 51 legt die Ausgangssignale P1-P4 an den Hauptdekoder 50 an. Der Hauptdekoder 50 hebt in Abhängigkeit von den Ausgangssignalen P1-P4 vom niederwertigen Vordekoder 51 und den nicht gezeigten Ausgangssignalen vom Vordekoder ein oder zwei Spaltenauswahlsignal(e) auf einen hohen Pegel an.

Beim gewöhnlichen Vordekoder wird eines der Ausgangssignale P1-P4 in Abhängigkeit von den zwei Bits A2 und A3 im Spaltenauswahlsignal auf "1" angehoben, wie in Fig. 11(a) gezeigt ist.

Demgegenüber steigen im niederwertigen Vordekoder 51, der in Fig. 10 dargestellt ist, im Serial-Mode zwei der Ausgangssignale P1-P4 in Abhängigkeit von den zwei Bits A2 und A3 im Spaltenauswahlsignal auf "1" an, wie in Fig. 11(b) gezeigt ist. Im Adreß-Lapping-Modus steigen zwei der Ausgangssignale P1-P4 in Abhängigkeit von den zwei Bits A2 und A3 im Spaltenauswahlsignal auf "1" an, wie in Fig. 11(c) gezeigt ist.

In einer wirklichen Schaltung wird die Aktivzeit eines jeden Spaltenauswahlsignals jedoch entsprechend dem Betriebsmodus durch eine logische Operation mit den in Fig. 10 gezeigten jeweiligen Spaltenadreßsignalen und anderen Logikgattersignalen eingestellt.

Fig. 12 zeigt eine Struktur für den Eingabe/Ausgabeleitungs- Umschalter 18. Der Eingabe/Ausgabeleitungs-Umschalter 18 weist eine Adreßkonversions-Logikschaltung 180 und einen Umschalter 181 auf. Die Adreßkonversions-Logikschaltung 180 empfängt drei Bits A0, A1 und A2 im Spaltenadreßsignal und erzeugt Schaltsignale S1-S8. In Fig. 13 ist eine Wahrheitstafel der Adreßkonversions-Logikschaltung 180 gezeigt. Die Adreßkonversions-Logikschaltung 180 steuert den Umschalter 181 entsprechend der in Fig. 13 dargestellten Wahrheitstafel.

Der Umschalter 181 verbindet eines der Eingabe/Ausgabeleitungspaare IO1 und IO5, eines der Eingabe/Ausgabeleitungspaare IO2 und IO6, eines der Eingabe/Ausgabeleitungspaare IO3 und IO7 und eines der Eingabe/Ausgabeleitungspaare IO4 und IO8 mit den globalen Eingabe/Ausgabeleitungspaaren GIO1, GIO2, GIO3 bzw. GIO4 in Abhängigkeit von den Schaltsignalen S1-S8.

Fig. 14 zeigt das Schaltbild einer genauen Struktur für den Umschalter 181. Der Umschalter 181 weist P-Kanal Transistoren P1-P8 und N-Kanal Transistoren N1-N8 auf.

Wenn das Umschaltsignal S1 gleich "1" ist, wird das Eingabe/Ausgabeleitungspaar IO1 mit dem globalen Eingabe/Ausgabeleitungspaar GIO1 verbunden. Wenn das Umschaltsignal S5 gleich "1" ist, wird das Eingabe/Ausgabeleitungspaar IO5 mit dem globalen Eingabe/Ausgabeleitungspaar GIO1 verbunden. Wenn das Umschaltsignal S2 gleich "1" ist, wird das Eingabe/Ausgabeleitungspaar IO2 mit dem globalen Eingabe/Ausgabeleitungspaar GIO2 verbunden. Wenn das Umschaltsignal S6 gleich "1" ist, wird das Eingabe/Ausgabeleitungspaar IO6 mit dem globalen Eingabe/Ausgabeleitungspaar GIO2 verbunden. Wenn das Umschaltsignal S3 gleich "1" ist, wird das Eingabe/Ausgabeleitungspaar IO3 mit dem globalen Eingabe/Ausgabeleitungspaar GIO3 verbunden. Wenn das Umschaltsignal S7 gleich "1" ist, wird das Eingabe/Ausgabeleitungspaar IO7 mit dem globalen Eingabe/Ausgabeleitungspaar GIO3 verbunden. Wenn das Umschaltsignal S4 gleich "1" ist, wird das Eingabe/Ausgabeleitungspaar IO4 mit dem globalen Eingabe/Ausgabeleitungspaar GIO4 verbunden. Wenn das Umschaltsignal S8 gleich "1" ist, wird das Eingabe/Ausgabeleitungspaar IO8 mit dem globalen Eingabe/Ausgabeleitungspaar GIO4 verbunden.

(2) Zweite Ausführungsform

Fig. 15 ist ein Blockschaltbild der Gesamtstruktur eines DRAM nach einer zweiten Ausführungsform. Das DRAM nach einer zweiten Ausführungsform unterscheidet sich von dem der ersten Ausführungsform in den folgenden Punkten.

Die Spaltenauswahl-Schaltungsgruppe 4b weist Strukturen auf, die sich von denen der Spaltenauswahl-Schaltungsgruppe 4 unterscheiden, wie später beschrieben wird. Der Eingabe/Ausgabeleitungs-Umschalter 18 von Fig. 1 ist nicht mehr vorhanden, und der Vorverstärker 9 ist über die Lesedatenbusse RDB1-RDB8 mit der Parallel/Seriell- Konverterschaltung 10 verbunden. Die Seriell/Parallel- Konverterschaltung 7 und die Parallel/Seriell-Konverterschaltung 10 weisen im Unterschied zur ersten Ausführungsform eine 8-Bit-Struktur auf.

Fig. 16 zeigt eine genaue Struktur für den Hauptabschnitt des DRAM von Fig. 15. Wie in Fig. 16 gezeigt ist, weisen das Speicherfeld 1 und die Leseverstärkergruppe 3 ähnliche Strukturen wie die in Fig. 2 gezeigten auf. Die Spaltenauswahl-Schaltungsgruppe 4b weist eine Mehrzahl von ersten Spaltenauswahlschaltungen, die entsprechend der Mehrzahl von Bitleitungsgruppen gebildet sind, und eine Mehrzahl von zweiten Spaltenauswahlschaltungen, die entsprechend der Mehrzahl von Bitleitungsgruppen gebildet sind, auf. In Fig. 16 sind erste Spaltenauswahlschaltungen SL1a-SL4a, die den Bitleitungsgruppen BG1-BG4 entsprechen, und zweite Spaltenauswahlschaltungen SL1b-SL4b, die den Bitleitungsgruppen BG1-BG4 entsprechen, gebildet.

Die Mehrzahl von ersten Spaltenauswahlschaltungen bildet eine erste Verbindungsschaltungsgruppe und die Mehrzahl von zweiten Spaltenauswahlschaltungen eine zweite Verbindungsschaltungsgruppe.

Vier Bitleitungspaare in jeder Bitleitungsgruppe sind über die entsprechende erste Spaltenauswahlschaltung mit den vier Eingabe/Ausgabeleitungspaaren IO1-IO4 in der ersten Eingabe/Ausgabeleitungsgruppe IOG1 und ferner über die entsprechende zweite Spaltenauswahlschaltung mit den vier Eingabe/Ausgabeleitungspaaren IO5-IO8 in der zweiten Eingabe/Ausgabeleitungsgruppe IOG2 verbunden.

Beispielsweise sind die Bitleitungspaare BL1-BL4 in der Bitleitungsgruppe BG1 über die erste Spaltenauswahlschaltung SL1a mit den vier Eingabe/Ausgabeleitungspaaren IO1-IO4 in der ersten Eingabe/Ausgabeleitungsgruppe IOG1 und über die zweite Spaltenauswahlschaltung SL1b mit den vier Eingabe/Ausgabeleitungspaaren IO5-IO8 in der zweiten Eingabe/Ausgabeleitungsgruppe IOG2 verbunden. Die vier Bitleitungspaare in jeder der anderen Bitleitungsgruppen sind in ähnlicher Weise verbunden.

Der Spaltendekoder 5b erzeugt eine Mehrzahl von ersten Spaltenauswahlsignalen zum Auswählen einer Mehrzahl von ersten Spaltenauswahlschaltungen in der Spaltenauswahl-Schaltungsgruppe 4b und eine Mehrzahl von zweiten Spaltenauswahlsignalen zum Auswählen einer Mehrzahl von zweiten Spaltenauswahlschaltungen in der Spaltenauswahl-Schaltungsgruppe 4b. Wie in Fig. 16 gezeigt ist, legt der Spaltendekoder 5b die ersten Spaltenauswahlsignale CSL1a-CSL4a an die ersten Spaltenauswahlschaltungen SL1a-SL4a und die zweiten Spaltenauswahlsignale CSL1b-CSL4b an die zweiten Spaltenauswahlschaltungen SL1b-SL4b an.

Fig. 17 zeigt schematisch einen Hauptabschnitt der in Fig. 16 dargestellten Struktur. Wie in Fig. 17 gezeigt ist, ist die Bitleitungsgruppe BG1 über die erste und zweite Spaltenauswahlschaltungen SL1a und SL1b mit der ersten bzw. zweiten Eingabe/Ausgabeleitungsgruppe IOG1 bzw. IOG2 verbunden. Die Bitleitungsgruppe BG2 ist über die erste und zweite Spaltenauswahlschaltungen SL2a und SL2b mit der ersten bzw. zweiten Eingabe/Ausgabeleitungsgruppe IOG1 bzw. IOG2 verbunden. Die Bitleitungsgruppe BG3 ist über die erste und zweite Spaltenauswahlschaltungen SL3a und SL3b mit der ersten bzw. zweiten Eingabe/Ausgabeleitungsgruppe IOG1 bzw. IOG2 verbunden. Die Bitleitungsgruppe BG4 ist über die erste und zweite Spaltenauswahlschaltungen SL4a und SL4b mit der ersten bzw. zweiten Eingabe/Ausgabeleitungsgruppe IOG1 bzw. IOG2 verbunden.

Aufgrund der oben beschriebenen Struktur können eine der ersten Spaltenauswahlschaltungen und eine der zweiten Spaltenauswahlschaltungen gleichzeitig aktiviert werden. Beispielsweise können die erste Spaltenauswahlschaltung SL1a und die zweite Spaltenauswahlschaltung SL2b gleichzeitig aktiviert werden. Es können die zweite Spaltenauswahlschaltung SL2b und die erste Spaltenauswahlschaltung SL3a gleichzeitig aktiviert werden.

Es ist unmöglich, die erste und die zweite Spaltenauswahlschaltung, die mit derselben Bitleitungsgruppe verbunden sind, gleichzeitig zu aktivieren.

Fig. 18 ist eine Tabelle, die Spaltenauswahlschaltungen zeigt, die im Serial-Mode aktiviert werden, und den ansprechbaren Bereich. Fig. 18 zeigt den Fall, daß acht Bits gelesen werden. Fig. 19 ist eine Tabelle, die Spaltenauswahlschaltungen zeigt, die im Adreß-Lapping- Modus aktiviert werden, und den ansprechbaren Bereich.

Wie bereits unter Bezugnahme auf Fig. 29 beschrieben worden ist, wird eine Lücke zwischen den Ausgabedaten erzeugt, wenn die höchste Spaltenadresse wie z. B. Y4 oder Y8 in der jeweiligen Bitleitungsgruppe als Startadresse ausgewählt ist. In diesem Fall ist es daher notwendig, die erste Spaltenauswahlschaltung entsprechend der Startadresse und die zweite Spaltenauswahlschaltung entsprechend der nachfolgenden Spaltenadresse gleichzeitig oder nacheinander zu aktivieren, oder die zweite Spaltenauswahlschaltung entsprechend der Startadresse und die erste Spaltenauswahlschaltung entsprechend der nachfolgenden Spaltenadresse gleichzeitig oder nacheinander zu aktivieren.

In anderen Fällen kann die erste oder zweite Spaltenauswahlschaltung entsprechend der ausgewählten Spaltenadresse beliebig und sequentiell aktiviert werden, weil wie in Fig. 29 dargestellt keine Lücke erzeugt wird. Welche der ersten und zweiten Spaltenauswahlschaltung aktiviert wird, hängt von der Struktur des Spaltendekoders 5b ab.

Beim Beispiel, das in den Fig. 18 und 19 gezeigt ist, wird stets die erste Spaltenauswahlschaltung als erstes aktiviert. Wenn die Anzahl der angesprochenen Bits oder die Anzahl der gelesenen Datenbits, während die erste Spaltenauswahlschaltung aktiviert ist, gerade ist, dann werden anschließend die ersten Spaltenauswahlschaltungen sequentiell aktiviert. Wenn eine ungerade Anzahl von angesprochen wird, d. h. wenn eine ungerade Anzahl von Datenbits gelesen wird, während die erste Spaltenauswahlschaltung aktiv ist, dann werden anschließend die zweiten Spaltenauswahlschaltungen sequentiell aktiviert.

Für den Fall, daß acht Bits gelesen werden, wie in Fig. 18 dargestellt ist, werden die erste Spaltenauswahlschaltung SL1a und die erste Spaltenauswahlschaltung SL2a sequentiell entsprechend einer vorbestimmten Logik aktiviert, wenn die Startadresse auf Y1 eingestellt ist. In diesem Fall werden die Spaltenadressen Y1, Y2, Y3 und Y4 angesprochen, und anschließend werden die Spaltenadressen Y5, Y6, Y7 und Y8 angesprochen.

Damit werden die Daten auf den Bitleitungspaaren BL1, BL2, BL3 und BL4 über die erste Spaltenauswahlschaltung SL1a den Eingabe/Ausgabeleitungspaaren IO1, IO2, IO3 und IO4 und die Daten auf den Bitleitungspaaren BL5, BL6, BL7 und BL8 über die erste Spaltenauswahlschaltung SL2a den Eingabe/Ausgabeleitungspaaren IO1, IO2, IO3 und IO4 zugeführt.

Wenn die Startadresse auf Y2 eingestellt ist, werden die erste Spaltenauswahlschaltung SL1a, die zweite Spaltenauswahlschaltung SL2b und die zweite Spaltenauswahlschaltung SL3b sequentiell entsprechend einer vorbestimmten Logik aktiviert. In diesem Fall werden die Spaltenadressen Y2, Y3 und Y4, die Spaltenadressen Y5, Y6, Y7 und Y8 und ferner die Spaltenadresse Y9 angesprochen.

Damit werden die Daten auf den Bitleitungspaaren BL2, BL3 und BL4 über die erste Spaltenauswahlschaltung SL1a den Eingabe/Ausgabeleitungspaaren IO2, IO3 und IO4 zugeführt. Die Daten auf den Bitleitungspaaren BL5, BL6, BL7 und BL8 werden über die zweite Spaltenauswahlschaltung SL2b den Eingabe/Ausgabeleitungspaaren IO5, IO6, IO7 und IO8 zugeführt. Ferner wird der Wert auf dem Bitleitungspaar BL9 über die zweite Spaltenauswahlschaltung SL3b dem Eingabe/Ausgabeleitungspaar IO5 zugeführt.

Wenn die Startadresse auf Y3 eingestellt ist, werden die erste Spaltenauswahlschaltung SL1a, die erste Spaltenauswahlschaltung SL2a und die erste Spaltenauswahlschaltung SL3a sequentiell entsprechend einer vorbestimmten Logik aktiviert. In diesem Fall werden die Spaltenadressen Y3 und Y4, die Spaltenadressen Y5, Y6, Y7 und Y8 und ferner die Spaltenadressen Y9 und Y10 angesprochen.

Damit werden die Daten auf den Bitleitungspaaren BL3 und BL4 über die erste Spaltenauswahlschaltung SL1a den Eingabe/Ausgabeleitungspaaren IO3 und IO4 zugeführt. Die Daten auf den Bitleitungspaaren BL5, BL6, BL7 und BL8 werden über die erste Spaltenauswahlschaltung SL2a den Eingabe/Ausgabeleitungspaaren IO1, IO2, IO3 und IO4 zugeführt. Ferner werden die Daten auf den Bitleitungspaaren BL9 und BL10 über die erste Spaltenauswahlschaltung SL3a den Eingabe/Ausgabeleitungspaaren IO1 und IO2 zugeführt.

Wenn die Startadresse auf Y4 eingestellt ist, werden die erste Spaltenauswahlschaltung SL1a und die zweite Spaltenauswahlschaltung SL2b gleichzeitig oder nacheinander und ferner die zweite Spaltenauswahlschaltung SL3b entsprechend einer vorbestimmten Logik aktiviert. In diesem Fall werden die Spaltenadresse Y4, die Spaltenadressen Y5, Y6, Y7 und Y8 und ferner die Spaltenadressen Y9, Y10 und Y11 angesprochen.

Damit werden die Daten auf dem Bitleitungspaar BL4 über die erste Spaltenauswahlschaltung SL1a dem Eingabe/Ausgabeleitungspaar IO1 zugeführt. Die Daten auf den Bitleitungspaaren BL5, BL6, BL7 und BL8 werden über die erste Spaltenauswahlschaltung SL2a den Eingabe/Ausgabeleitungspaaren IO5, IO6, IO7 und IO8 zugeführt. Ferner werden die Daten auf den Bitleitungspaaren BL9, BL10 und BL11 über die zweite Spaltenauswahlschaltung SL3b den Eingabe/Ausgabeleitungspaaren IO5, IO6 und IO7 zugeführt.

Wie oben beschrieben worden ist, werden die erste Spaltenauswahlschaltung SL1a und die zweite Spaltenauswahlschaltung SL2b gleichzeitig oder nacheinander aktiviert, wenn die Startadresse auf Y4 eingestellt ist.

Daher ist ein kontinuierlicher serieller Zugriff unabhängig davon möglich, welche Spaltenadresse als Startadresse ausgewählt ist.

Wenn die Startadresse z. B. auf Y1 eingestellt ist, werden wie in Fig. 19 dargestellt die erste Spaltenauswahlschaltung SL1a und die erste Spaltenauswahlschaltung SL2a nacheinander entsprechend einer vorbestimmten Logik aktiviert. In diesem Fall werden die Spaltenadressen Y1, Y2, Y3 und Y4 und ferner die Spaltenadressen Y5, Y6, Y7 und Y8 angesprochen.

Damit werden die Daten auf den Bitleitungspaaren BL1, BL2, BL3 und BL4 über die erste Spaltenauswahlschaltung SL1a den Eingabe/Ausgabeleitungspaaren IO1, IO2, IO3 und IO4 zugeführt. Ferner werden die Daten auf den Bitleitungspaaren BL5, BL6, BL7 und BL8 über die erste Spaltenauswahlschaltung SL2a den Eingabe/Ausgabeleitungspaaren IO1, IO2, IO3 und IO4 zugeführt.

Wenn die Startadresse auf Y2 eingestellt ist, werden die erste Spaltenauswahlschaltung SL1a, die zweite Spaltenauswahlschaltung SL2b und die zweite Spaltenauswahlschaltung SL1b nacheinander entsprechend einer vorbestimmten Logik aktiviert. In diesem Fall werden die Spaltenadressen Y2, Y3 und Y4, die Spaltenadressen Y5, Y6, Y7 und Y8 und ferner die Spaltenadresse Y1 angesprochen.

Damit werden die Daten auf den Bitleitungspaaren BL2, BL3 und BL4 über die erste Spaltenauswahlschaltung SL1a den Eingabe/Ausgabeleitungspaaren IO2, IO3 und IO4 zugeführt. Die Daten auf den Bitleitungspaaren BL5, BL6, BL7 und BL8 werden über die zweite Spaltenauswahlschaltung SL2b den Eingabe/Ausgabeleitungspaaren IO5, IO6, IO7 und IO8 zugeführt. Ferner wird der Wert auf dem Bitleitungspaar BL1 über die zweite Spaltenauswahlschaltung SL1b dem Eingabe/Ausgabeleitungspaar IO5 zugeführt.

Wenn die Startadresse auf Y3 eingestellt ist, werden die erste Spaltenauswahlschaltung SL1a, die erste Spaltenauswahlschaltung SL2a und die erste Spaltenauswahlschaltung SL1a nacheinander entsprechend einer vorbestimmten Logik aktiviert. In diesem Fall werden die Spaltenadressen Y3 und Y4, die Spaltenadressen Y5, Y6, Y7 und Y8 und ferner die Spaltenadressen Y1 und Y2 angesprochen.

Damit werden die Daten auf den Bitleitungspaaren BL3 und BL4 über die erste Spaltenauswahlschaltung SL1a den Eingabe/Ausgabeleitungspaaren IO3 und IO4 zugeführt. Die Daten auf den Bitleitungspaaren BL5, BL6, BL7 und BL8 werden über die erste Spaltenauswahlschaltung SL2a den Eingabe/Ausgabeleitungspaaren IO1, IO2, IO3 und IO4 zugeführt. Ferner werden die Daten auf den Bitleitungspaaren BL1 und BL2 über die erste Spaltenauswahlschaltung SL1a den Eingabe/Ausgabeleitungspaaren IO1 und IO2 zugeführt.

Wenn die Startadresse auf Y4 eingestellt ist, werden die erste Spaltenauswahlschaltung SL1a, die zweite Spaltenauswahlschaltung SL2b gleichzeitig oder nacheinander aktiviert, und es wird ferner die zweite Spaltenauswahlschaltung SL1b entsprechend einer vorbestimmten Logik aktiviert. In diesem Fall werden die Spaltenadresse Y4, die Spaltenadressen Y5, Y6, Y7 und Y8 und ferner die Spaltenadressen Y1, Y2 und Y3 angesprochen.

Damit werden die Daten auf dem Bitleitungspaar BL4 über die erste Spaltenauswahlschaltung SL1a dem Eingabe/Ausgabeleitungspaar IO4 zugeführt. Die Daten auf den Bitleitungspaaren BL5, BL6, BL7 und BL8 werden über die zweite Spaltenauswahlschaltung SL2b den Eingabe/Ausgabeleitungspaaren IO5, IO6, IO7 und IO8 zugeführt. Ferner werden die Daten auf den Bitleitungspaaren BL1, BL2 und BL3 über die zweite Spaltenauswahlschaltung SL1b den Eingabe/Ausgabeleitungspaaren IO5, IO6 und IO7 zugeführt.

Wie oben beschrieben worden ist, werden die erste Spaltenauswahlschaltung SL1a und die zweite Spaltenauswahlschaltung SL2b gleichzeitig oder nacheinander aktiviert, wenn die Startadresse auf Y4 eingestellt ist.

Daher ist ein kontinuierlicher Adreß-Lapping-Zugriff unabhängig davon möglich, welche Spaltenadresse als Startadresse ausgewählt ist.

Unter Bezugnahme auf die Fig. 20 und 21 wird nun der Betrieb des DRAM nach dieser Ausführungsform im Serial-Mode und Page-Mode beschrieben. Fig. 20 zeigt ein Signaldiagramm des Betriebs im Serial-Mode, wenn die Startadresse auf Y4 eingestellt ist. Fig. 21 zeigt ein Signaldiagramm des Betriebs, wenn im Page-Mode die Spalte wahlfrei ausgewählt wird.

Wenn, wie in Fig. 20 gezeigt, im Serial-Mode das externe Zeilenadreß- Abtastsignal /RAS auf einen niedrigen Pegel abfällt, wird ein extern zugeführtes Adreßsignal ADD als Zeilenadreßsignal AX an den Zeilendekoder 2 angelegt. Wenn anschließend das externe Spaltenadreß-Abtastsignal /CAS auf einen niedrigen Pegel abfällt, wird ein extern angelegtes Adreßsignal ADD als Spaltenadreßsignal AY an den Adreßzähler 16a angelegt. Wenn die Spaltenadresse AY die Spaltenadresse Y4 bezeichnet, wird die Startadresse auf Y4 eingestellt. Der Spaltendekoder 5b aktiviert nacheinander das ersten Spaltenauswahlsignal CSL1a und das zweite Spaltenauswahlsignal CSL2b entsprechend einer vorbestimmten Logik in Abhängigkeit vom Spaltenadreßsignal AY. Dadurch werden die Daten D1-D4 auf den Bitleitungspaaren BL1-BL4 auf die Eingabe/Ausgabeleitungspaare IO1-IO4 und die Daten auf den Bitleitungspaaren BL5-BL8 auf die Eingabe/Ausgabeleitungspaare IO5-IO8 ausgelesen.

Die Daten D1-D4 auf den Eingabe/Ausgabeleitungspaaren IO1-IO4 und die Daten auf den Eingabe/Ausgabeleitungspaaren IO5-IO8 werden vom Vorverstärker 9 verstärkt und den Lesedatenbussen RDB1-RDB8 zugeführt. Die Parallel/Seriell-Konverterschaltung 10 wählt in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY, das fortlaufend hochgezählt wird, nacheinander die Daten D4-D8 aus und legt sie an den Ausgabepuffer 11 an.

Nach dem Abfall des Spaltenauswahlsignals CSL2b hebt der Spaltendekoder 5b das zweite Spaltenauswahlsignal CSL3b entsprechend einer vorbestimmten Logik in Abhängigkeit vom Spaltenadreßsignal AY auf einen hohen Pegel an. Dadurch werden die Daten D9-D12 auf die Eingabe/Ausgabeleitungspaare IO5-IO8 ausgelesen. Die Daten D9-D12 auf den Eingabe/Ausgabeleitungspaaren IO5-IO8 werden vom Vorverstärker 9 verstärkt und den Lesedatenbussen RDB5-RDB8 zugeführt. Die Parallel/Seriell-Konverterschaltung 10 wählt in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY, das fortlaufend hochgezählt wird, nacheinander die Daten D9-D12 aus und legt sie an den Ausgabepuffer 11 an.

Nach dem Abfall des Spaltenauswahlsignals CSL3b hebt der Spaltendekoder 5b das zweite Spaltenauswahlsignal CSL4b entsprechend einer vorbestimmten Logik in Abhängigkeit vom Spaltenadreßsignal AY auf einen hohen Pegel an. Dadurch werden die Daten D13-D16 auf die Eingabe/Ausgabeleitungspaare IO5-IO8 ausgelesen.

Auf diese Weise werden Daten seriell vom Eingabe/Ausgabeanschluß I/O abgegeben.

Auch im Page-Mode wird, wie in Fig. 21 gezeigt ist, ein extern zugeführtes Adreßsignal ADD als Zeilenadreßsignal AX an den Zeilendekoder 2 angelegt, wenn das externe Zeilenadreß-Abtastsignal /RAS auf einen niedrigen Pegel abfällt. Wenn anschließend das externe Spaltenadreß-Abtastsignal /CAS auf einen niedrigen Pegel abfällt, werden extern und wahlfrei angelegte Adreßsignale ADD als Spaltenadreßsignal AY1, AY2, AY3, . . . an den Adreßzähler 16a angelegt.

Beim in Fig. 21 gezeigten Beispiel legen die Spaltenadreßsignale AY1-AY10 die Spaltenadressen Y3, Y6, Y11, Y4, Y8, Y7, Y2, Y9, Y5 bzw. Y10 fest.

Der Spaltendekoder 5b hebt das erste Spaltenauswahlsignal CSL1a auf einen hohen Pegel an und aktiviert die erste Spaltenauswahlschaltung SL1a entsprechend einer vorbestimmten Logik in Abhängigkeit vom Spaltenadreßsignal AY1. Dadurch werden die Daten D1-D4 auf den Bitleitungspaaren BL1-BL4 auf die Eingabe/Ausgabeleitungspaare IO1- IO4 ausgelesen. Die Daten D1-D4 auf den Eingabe/Ausgabeleitungspaaren IO1-IO4 werden vom Vorverstärker 9 verstärkt und den Lesedatenbussen RDB1-RDB4 zugeführt. Die Parallel/Seriell-Konverterschaltung 10 wählt in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY1 den Wert D3 aus und legt ihn an den Ausgabepuffer 11 an.

Der Spaltendekoder 5b hebt das zweite Spaltenauswahlsignal CSL2b auf einen hohen Pegel an und aktiviert die zweite Spaltenauswahlschaltung SL2b entsprechend einer vorbestimmten Logik in Abhängigkeit vom Spaltenadreßsignal AY2. Dadurch werden die Daten D5-D8 auf den Bitleitungspaaren BL5-BL8 auf die Eingabe/Ausgabeleitungspaare IO5-IO8 ausgelesen. Die Daten D5-D8 auf den Eingabe/Ausgabeleitungspaaren IO5-IO8 werden vom Vorverstärker 9 verstärkt und den Lesedatenbussen RDB5-RDB8 zugeführt. Die Parallel/Seriell-Konverterschaltung 10 wählt in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY2 den Wert D6 aus und legt ihn an den Ausgabepuffer 11 an.

Nach dem Abfall des ersten Spaltenauswahlsignals CSL1a hebt der Spaltendekoder 5b das erste Spaltenauswahlsignal CSL3a auf einen hohen Pegel an und aktiviert die erste Spaltenauswahlschaltung SL3a entsprechend einer vorbestimmten Logik in Abhängigkeit vom Spaltenadreßsignal AY3. Dadurch werden die Daten D9-D12 auf den Bitleitungspaaren BL9-BL12 auf die Eingabe/Ausgabeleitungspaare IO1-IO4 ausgelesen. Die Daten auf den Eingabe/Ausgabeleitungspaaren IO1-IO4 werden vom Vorverstärker 9 verstärkt und den Lesedatenbussen RDB1-RDB4 zugeführt. Die Parallel/Seriell-Konverterschaltung 10 wählt in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY3 den Wert D11 aus und legt ihn an den Ausgabepuffer 11 an.

Nach dem Abfall des zweiten Spaltenauswahlsignals CSL2b hebt der Spaltendekoder 5b das zweite Spaltenauswahlsignal CSL1b auf einen hohen Pegel an und aktiviert die zweite Spaltenauswahlschaltung SL1b entsprechend einer vorbestimmten Logik in Abhängigkeit vom Spaltenadreßsignal AY4. Dadurch werden die Daten D1-D4 auf den Bitleitungspaaren BL1-BL4 auf die Eingabe/Ausgabeleitungspaare IO5-IO8 ausgelesen. Die Daten D1-D4 auf den Eingabe/Ausgabeleitungspaaren IO5-IO8 werden vom Vorverstärker 9 verstärkt und den Lesedatenbussen RDB5-RDB8 zugeführt. Die Parallel/Seriell-Konverterschaltung 10 wählt in Abhängigkeit von den drei Bits A0, A1 und A2 im Spaltenadreßsignal AY4 den Wert D4 aus und legt ihn an den Ausgabepuffer 11 an.

Der Spaltendekoder 5b hebt das erste Spaltenauswahlsignal CSL2a auf einen hohen Pegel an, nachdem das erste Spaltenauswahlsignal CSL3a abgefallen ist, und hebt das zweite Spaltenauswahlsignal CSL3b auf einen hohen Pegel an, nachdem das zweite Spaltenauswahlsignal CSL1b abgefallen ist, um nacheinander die erste Spaltenauswahlschaltung SL2a und die zweite Spaltenauswahlschaltung SL3b zu aktivieren. Dadurch werden die Daten D5-D8 auf den Bitleitungspaaren BL5-BL8 auf die Eingabe/Ausgabeleitungspaare IO1-IO4 ausgelesen, und die Daten D9-D12 auf den Bitleitungspaaren BL9-BL12 werden auf die Eingabe/Ausgabeleitungspaare IO5-IO8 ausgelesen.

Auf diese Weise gibt der Eingabe/Ausgabeanschluß I/O die Daten D3, D6, D11, D4, D8, D7, D2, D9, D5 und D10 seriell ab.

Im Page-Mode werden zum Ausführen einer wahlfreien Auswahl der Spalten die erste Spaltenauswahlschaltung und die zweite Spaltenauswahlschaltung abwechselnd aktiviert.

Daher können zwei Bitleitungsgruppen gleichzeitig oder nacheinander mit der ersten bzw. zweiten Eingabe/Ausgabeleitungsgruppe IOG1 bzw. IOG2 verbunden werden. Daher kann die Spaltenauswahl gleichzeitig für die nachfolgende Spaltenadresse ausgeführt werden, während eine bestimmte Spaltenadresse angesprochen wird. Das ermöglicht einen kontinuierlichen Hochgeschwindigkeitszugriff auch im Page-Mode.

Fig. 22 zeigt eine Struktur des Hauptabschnitts des Spaltendekoders 5b.

Der Spaltendekoder 5b weist Spaltenhauptdekoder 50a und 50b Spaltenvordekoder 51a und 51b, Adreß-Latches 52a und 52b, einen Adreßkomparator 53 und UND-Gatter 54a und 54b auf.

Wenn das externe Spaltenadreß-Abtastsignal /CAS auf einem niedrigen Pegel liegt, wird das vom Spaltenadreßpuffer 13 angelegte Spaltenadreßsignal im Adreßzähler 16a eingestellt.

Der Adreßzähler 16a führt einen Hochzählvorgang aus, wenn das externe Spaltenadreß-Abtastsignal /CAS auf einem hohen Pegel liegt

Sowohl die Adreß-Latches 52a und 52b als auch der Adreßkomparator 53 empfangen die Bits A2-An im Spaltenadreßsignal, das vom Adreßzähler 16a angelegt wird. Der Adreßkomparator 53 vergleicht das vom Adreßzähler 16a angelegte Adreßsignal mit dem von jedem der Adreß- Latches 52a und 52b verriegelten Spaltenadreßsignal und erzeugt ein Ausgangssignal MM, das das Vergleichsergebnis angibt.

Ein Eingangsanschluß des UND-Gatters 54a empfängt ein ungeradzahliges Taktsignal CLKo und der andere Eingangsanschluß ein geradzahliges Taktsignal CLKe. Das ungeradzahlige Taktsignal CLKo erreicht einen hohen Pegel in Abhängigkeit von einem Impuls zu einem Zeitpunkt ungerader Ordnung des Taktsignals CLK nach dem ersten Zuführen des Spaltenadreßsignals. Das geradzahlige Taktsignal CLKe erreicht einen hohen Pegel in Abhängigkeit von einem Impuls zu einem Zeitpunkt gerader Ordnung des Taktsignals CLK nach dem ersten Zuführen des Spaltenadreßsignals. Das Ausgangssignal mm des Adreßkomparators 53 nimmt einen niedrigen Pegel an, wenn das Vergleichsergebnis eine Übereinstimmung anzeigt, und es erreicht einen hohen Pegel, wenn das Vergleichsergebnis keine Übereinstimmung anzeigt.

Wenn das Ausgangssignal des UND-Gatters 54a einen hohen Pegel annimmt, verriegelt das Adreß-Latch 52a das vom Adreßzähler 16a zugeführte Spaltenadreßsignal und legt es an den Spaltenvordekoder 51a an. Der Spaltenvordekoder 51a dekodiert das Spaltenadreßsignal vom Adreß-Latch 52a vor und legt das vordekodierte Signal an den Spaltenhauptdekoder 50a an. Der Spaltenhauptdekoder 50a dekodiert das Ausgangssignal des Spaltenvordekoders 51a und aktiviert eines der Spaltenauswahlsignale CSL1a-CSLma.

Wenn das Ausgangssignal des UND-Gatters 54b einen hohen Pegel annimmt, verriegelt das Adreß-Latch 52b das vom Adreßzähler 16a zugeführte Spaltenadreßsignal und legt es an den Spaltenvordekoder 51b an. Der Spaltenvordekoder 51b dekodiert das Spaltenadreßsignal vom Adreß-Latch 52b vor und legt das vordekodierte Signal an den Spaltenhauptdekoder 50b an. Der Spaltenhauptdekoder 50b dekodiert das Ausgangssignal des Spaltenvordekoders 51b und aktiviert eines der zweiten Spaltenauswahlsignale CSL1b-CSLmb.

Entsprechend dem in Fig. 22 dargestellten Spaltendekoder 5b, wird eines der ersten Spaltenauswahlsignale aktiviert, wenn ein neues Spaltenadreßsignal gleichzeitig mit der Erzeugung des Impulses zu einem Zeitpunkt ungerader Ordnung des Taktsignals CLK nach dem Empfang des ersten Spaltenadreßsignals daran angelegt wird. Wenn ein neues Spaltenadreßsignal gleichzeitig mit der Erzeugung des Impulses zu einem Zeitpunkt gerader Ordnung des Taktsignals CLK nach dem Empfang des ersten Spaltenadreßsignals daran angelegt wird, wird eines der zweiten Spaltenauswahlsignale aktiviert.

(3) Dritte Ausführungsform

Fig. 23 zeigt eine genaue Struktur für den Hauptabschnitt eines DRAM nach einer dritten Ausführungsform. Die Gesamtstruktur des DRAM nach der dritten Ausführungsform ist mit Ausnahme des Layout ähnlich der in Fig. 1 gezeigten, wie aus den Fig. 23 und 2 ersichtlich ist.

Das Speicherfeld 1 (siehe Fig. 1) ist in ein erstes und ein zweites Speicherfeld 11 bzw. 12 unterteilt, wie in Fig. 23 dargestellt ist. Das erste Speicherfeld 11 weist eine Mehrzahl von ersten Bitleitungsgruppen und das zweite Speicherfeld 12 eine Mehrzahl von zweiten Bitleitungsgruppen auf. Wie in Fig. 23 gezeigt ist, weist das erste Speicherfeld 11 die ersten Bitleitungsgruppen BG1 und BG3 und das zweite Speicherfeld 12 die zweiten Bitleitungsgruppen BG2 und BG4 auf.

Die Leseverstärkergruppe 3 ist in eine erste und eine zweite Leseverstärkergruppe 31 bzw. 32 unterteilt. Die Spaltenauswahl- Schaltungsgruppe 4 ist in eine erste und eine zweite Spaltenauswahl- Schaltungsgruppe 41 bzw. 42 unterteilt. Wie in Fig. 23 gezeigt ist, weist die erste Spaltenauswahl-Schaltungsgruppe 41 die Spaltenauswahlschaltungen SL1 und SL3 und die zweite Spaltenauswahl- Schaltungsgruppe 42 die Spaltenauswahlschaltungen SL2 und SL4 auf.

Der erste Eingabe/Ausgabeleitungs-Umschalter IOG1 ist benachbart zu einem Ende der jeweiligen ersten Bitleitungsgruppen BG1 und BG3 des Speicherfeldes 11 angeordnet und erstreckt sich senkrecht zum jeweiligen Bitleitungspaar. Der zweite Eingabe/Ausgabeleitungs- Umschalter IOG2 ist benachbart zu einem Ende der jeweiligen zweiten Bitleitungsgruppen BG2 und BG4 des Speicherfeldes 12 angeordnet und erstreckt sich senkrecht zum jeweiligen Bitleitungspaar.

Der Eingabe/Ausgabeleitungs-Umschalter 18 ist zwischen der ersten Eingabe/Ausgabeleitungsgruppe IOG1 und der zweiten Eingabe/Ausgabeleitungsgruppe IOG2 angeordnet.

Der Spaltendekoder 5a ist in einen ersten und einen zweiten Spaltendekoder 5c bzw. 5d unterteilt. Der erste Spaltendekoder 5c erzeugt eine Mehrzahl von Spaltenauswahlsignalen zum Auswählen einer Mehrzahl von Bitleitungsgruppen im ersten Speicherfeld 11. Der zweite Spaltendekoder 5d erzeugt eine Mehrzahl von Spaltenauswahlsignalen zum Auswählen einer Mehrzahl von Bitleitungsgruppen im zweiten Speicherfeld 12.

Der Betrieb dieser Ausführungsform ist ähnlich dem des DRAM nach der ersten Ausführungsform. Nur die Signalpfade sind aufgrund der Unterschiede im Layout verschieden.

Claims (15)

1. Halbleiterspeichereinrichtung, mit
einem Speicherfeld (1) mit einer Mehrzahl von Speicher­ zellen (MC), die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind und jeweils einen Wert speichern, und einer Mehrzahl von Bitleitungen (BL1-BL16), die entsprechend der Mehrzahl von Spalten gebildet und jeweils mit den Speicherzellen (MC) in der entspre­ chenden Spalte verbunden sind,
wobei die Mehrzahl von Bitleitungen (BL1-BL16) in eine Mehrzahl von Bitleitungsgruppen (BG1-BG4) unterteilt ist, die jeweils eine vorbestimmte Anzahl von Bitleitungen aufweisen, und die Mehrzahl von Bitleitungsgruppen (BG1-BG4) in n Hauptgruppen klassifiziert ist,
n Eingabe/Ausgabeleitungsgruppen (IOG1, IOG2), die ent­ sprechend den n Hauptgruppen gebildet sind und jeweils eine vorbestimmte Anzahl von Eingabe/Ausgabeleitungen (IO1-IO4; IO5-IO8) aufweisen,
einer Mehrzahl von Verbindungsmitteln (SL1-SL4), die entsprechend der Mehrzahl von Bitleitungsgruppen (BG1-BG4) gebildet und jeweils zwischen die entsprechende Bitleitungsgruppe (BG1-BG4) und die entsprechende Ein­ gabe/Ausgabeleitungsgruppe (IOG1, IOG2) geschaltet sind,
einem Spaltenauswahlmittel (5a; 5c, 5d) zum selektiven Erzeugen einer Mehrzahl von Auswahlsignalen (CSL1-CSL4), die der Mehrzahl von Verbindungsmitteln (SL1-SL4) ent­ sprechen, zum Auswählen von einer der Mehrzahl von Bit­ leitungsgruppen (BG1-BG4), und
einem Adreßzählermittel (16a) mit einem ersten Modus zum Erzeugen eines Adreßsignals, das eine Adresse angibt, die sich ausgehend von einer Anfangsadresse sequentiell än­ dert, und einem zweiten Modus zum Erzeugen eines Adreß­ signals, das eine Adresse angibt, die in einem vorbe­ stimmten Bereich zyklisch ist,
wobei jedes der Mehrzahl von Verbindungsmitteln (SL1-SL4) in Abhängigkeit von dem entsprechenden Auswahlsignal (CSL1-CSL4) aktiviert wird und die jeweiligen Bitleitun­ gen in der entsprechenden Bitleitungsgruppe (BG1-BG4) mit den jeweiligen Eingabe/Ausgabeleitungen (IO1-IO8) in der entsprechenden Eingabe/Ausgabeleitungsgruppe (IOG1, IOG2) verbindet, und
das Spaltenauswahlmittel (5a; 5c, 5d) von einem Abschnitt des Adreßsignals (A2-An) abhängig ist, das vom Adreßzähl­ mittel (16a) erzeugt wird, und ein Mittel zum Auswählen und Aktivieren einer Mehrzahl von Verbindungsmitteln (SL1-SL4) gleichzeitig oder mit einem vorbestimmten Zeit­ abstand, die mit verschiedenen Eingabe/Ausgabeleitungs­ gruppen (IOG1, IOG2) im Speicherfeld (1) verbunden sind, aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, mit:
einer globalen Eingabe/Ausgabeleitungsgruppe (GIOG), die gemeinsam für die n Eingabe/Ausgabeleitungsgruppen (IOG1, IOG2) gebildet ist und eine vorbestimmte Anzahl von Einga­ be/Ausgabeleitungen (GIO1-GIO4) aufweist,
einem Schaltmittel (18) zum selektiven Verbinden der jewei­ ligen Eingabe/Ausgabeleitung (IO1-IO4; IO5-IO8) in den n Eingabe/Ausgabeleitungsgruppen (IOG1, IOG2) mit der entspre­ chenden Eingabe/Ausgabeleitung (GIO1-GIO4) in der globalen Eingabe/Ausgabeleitungsgruppe (GIOG) und
einem Eingabe/Ausgabeleitungs-Auswahlmittel (7, 10) zum sequentiellen Auswählen der jeweiligen Eingabe/Ausgabeleitun­ gen (GIO1-GIO4) in der globalen Eingabe/Ausgabeleitungsgruppe (GIOG).

3. Halbleiterspeichereinrichtung nach Anspruch 2, bei der das Spaltenauswahlmittel (5a; 5c, 5d) eines der Mehrzahl von Verbindungsmitteln (SL1-SL4) gleichzeitig oder mit einem vorbestimmten Zeitabstand auswählt und aktiviert, und das Eingabe/Ausgabeleitungs-Auswahlmittel (7, 10) vom rest­ lichen Teil des Adreßsignals abhängig ist, das vom Adreßzäh­ lermittel (16a) erzeugt wird, um Daten entsprechend den Ein­ gabe/Ausgabeleitungen (GIO1-GIO4) in der globalen Eingabe/­ Ausgabeleitungsgruppe (GIOG) sequentiell auszuwählen.

4. Halbleiterspeichereinrichtung mit:
einem Speicherfeld (1) mit einer Mehrzahl von Speicher­ zellen (MC), die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind und jeweils einen Wert speichern, und einer Mehrzahl von Bitleitungen (BL1-BL16), die entsprechend der Mehrzahl von Spalten gebildet und jeweils mit den Speicherzellen (MC) in der entspre­ chenden Spalte verbunden sind,
wobei die Mehrzahl von Bitleitungen (BL1-BL16) in eine Mehrzahl von Bitleitungsgruppen (BG1-BG4) unterteilt ist, die jeweils eine vorbestimmte Anzahl von Bitleitungen aufweisen;
n Eingabe/Ausgabeleitungsgruppen (IOG1, IOG2), die je­ weils eine vorbestimmte Anzahl von Eingabe/Ausgabeleitun­ gen (IO1-IO4; IO5-IO8) aufweisen;
n Verbindungsmittelgruppen, die entsprechend den n Ein­ gabe/Ausgabeleitungsgruppen (IOG1, IOG2) gebildet sind, wobei jede der n Verbindungsmittelgruppen eine Mehrzahl von Verbindungsmitteln (SL1a-SL4a; SL1b-SL4b) aufweist, die entsprechend der Mehrzahl von Bitleitungsgruppen (BG1-BG4) gebildet und jeweils zwischen die entsprechende Bitleitungsgruppe und die entsprechende Eingabe/Ausgabe­ leitungsgruppe geschaltet sind;
einem Spaltenauswahlmittel (5b) zum selektiven Erzeugen einer Mehrzahl von Auswahlsignalen (CSL1a-CSL4a; CSL1b-CSL4b), die der Mehrzahl von Verbindungsmitteln (SL1a-SL4a; SL1b-SL4b) in der jeweiligen Verbindungsmittel­ gruppe entsprechen, zum Auswählen von einer der Mehrzahl von Bitleitungsgruppen (BG1-BG4); und
einem Adreßzählermittel (16a) mit einem ersten Modus zum Erzeugen eines Adreßsignals, das eine Adresse angibt, die sich ausgehend von einer Anfangsadresse sequentiell än­ dert, und einem zweiten Modus zum Erzeugen eines Adreß­ signals, das eine Adresse angibt, die in einem vorbe­ stimmten Bereich zyklisch ist,
wobei jedes der Mehrzahl von Verbindungsmitteln (SL1a-SL4a; SL1b-SL4b) in der jeweiligen Verbindungsmittel­ gruppe in Abhängigkeit vom entsprechenden Auswahlsignal (CSL1a-CSL4a; CSL1b-CSL4b) aktiviert wird und die jewei­ lige Bitleitung in der entsprechenden Bitleitungsgruppe (BG1-BG4) mit der jeweiligen Eingabe/Ausgabeleitung (IO1-IO4; IO5-IO8) in der entsprechenden Eingabe/Ausgabelei­ tungsgruppe (IOG1, IOG2) verbindet, und das Spaltenaus­ wahlmittel (5b) von einem Abschnitt des Adreßsignals (A2-An) abhängig ist, das vom Adreßzählermittel (16a) erzeugt wird, und ein Mittel zum Auswählen und Aktivieren einer Mehrzahl von Verbindungsmitteln (SL1a-SL4a; SL1b-SL4b) gleichzeitig oder mit einem vorbestimmten Zeitabstand, die mit verschiedenen Eingabe/Ausgabeleitungsgruppen (IOG1, IOG2) im Speicherfeld (1) verbunden sind, auf­ weist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, mit:
einem Eingabe/Ausgabeleitungs-Auswahlmittel (7, 10) zum sequentiellen Auswählen der jeweiligen Eingabe/Ausgabe­ leitungen (IO1-IO4; IO5-IO8) in den n globalen Eingabe/­ Ausgabeleitungsgruppen (IOG1, IOG2).

6. Halbleiterspeichereinrichtung nach Anspruch 5, bei dem das Spaltenauswahlmittel (5b) eines der Mehrzahl von Verbin­ dungsmitteln (SL1a-SL4a; SL1b-SL4b) gleichzeitig oder mit einem vorbestimmten Zeitabstand auswählt und aktiviert, und das Eingabe/Ausgabeleitungs-Auswahlmittel (7, 10) von einem Anteil des Adreßsignals abhängig ist, das vom Adreßzählmittel (16a) erzeugt wird, um Daten entsprechend den Eingabe/Ausga­ beleitungen (GIO1-GIO8) in den n globalen Eingabe/Ausgabelei­ tungsgruppen (IOG1, IOG2) sequentiell auszuwählen.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 6, bei der
jede der Bitleitungen (BL1-BL16) ein Bitleitungspaar auf­ weist,
jede der Eingabe/Ausgabeleitungen (IO1-IO4; IO5-IO8) in den n Eingabe/Ausgabeleitungsgruppen (IOG1, IOG2) ein Eingabe/Aus­ gabeleitungspaar aufweist und
jede der Eingabe/Ausgabeleitungen (GIO1-GIO4) in der globalen Eingabe/Ausgabeleitungsgruppe (GIOG) ein Eingabe/Ausgabelei­ tungspaar aufweist.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, mit:
einer Mehrzahl von Wortleitungen (WL), die entsprechend der Mehrzahl von Zeilen gebildet und jeweils mit Speicherzellen (MC) in der entsprechenden Zeile verbunden sind,
einem Zeilenauswahlmittel (2) zum Auswählen und Aktivieren von einer der Mehrzahl von Wortleitungen (WL) und
einem Steuermittel (17a) zum Aktivieren des Adreßzählermit­ tels (16a), während ein Zustand beibehalten wird, in dem eine der Wortleitungen (WL) durch das Zeilenauswahlmittel (2) aktiviert ist.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, bei der die Bitleitungsgruppen in den n Hauptgruppen abwechselnd an­ geordnet sind.

10. Halbleiterspeichereinrichtung nach Anspruch 1 oder 4, mit:
n Speicherfeldern, die benachbart zueinander angeordnet sind, wobei jedes der n Speicherfelder eine Mehrzahl von Speicher­ zellen (MC), die in einer Mehrzahl von Zeilen und einer Mehr­ zahl von Spalten angeordnet sind und jeweils einen Wert spei­ chern, und eine Mehrzahl von Bitleitungen (BL1-BL4, BL9-BL12; BL5-BL8, BL13-BL16), die entsprechend der Mehrzahl von Spal­ ten gebildet und jeweils mit Speicherzellen der entsprechen­ den Spalte verbunden ist, aufweist;
n Eingabe/Ausgabeleitungsgruppen (IOG1, IOG2), die entspre­ chend den n Speicherfeldern gebildet sind und jeweils eine vorbestimmte Anzahl von Eingabe/Ausgabeleitungen (IO1-IO4; IO5-IO8) aufweisen, jeweils in der Nähe eines Endes der Mehr­ zahl von Bitleitungsgruppen (BG1, BG3; BG2, BG4) im entspre­ chenden Speicherfeld angeordnet sind und sich senkrecht zur jeweiligen Bitleitung erstrecken;
einer globalen Eingabe/Ausgabeleitungsgruppe (GIOG), die ge­ meinsam für die n Eingabe/Ausgabeleitungsgruppen (IOG1, IOG2) gebildet ist und eine vorbestimmte Anzahl von Eingabe/Ausga­ beleitungen (GIO1-GIO4) aufweist,
einem Änderungsmittel (18) zum selektiven Verbinden der je­ weiligen Eingabe/Ausgabeleitung in den n Eingabe/Ausgabelei­ tungsgruppen (IOG1, IOG2) mit der entsprechenden Eingabe/Aus­ gabeleitung in der globalen Eingabe/Ausgabeleitungsgruppe (GIOG), und
einem Eingabe/Ausgabeleitungs-Auswahlmittel (7, 10) zum se­ quentiellen Auswählen der jeweiligen Eingabe/Ausgabeleitungen in der globalen Eingabe/Ausgabeleitungsgruppe (GIOG).

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, bei der
die Mehrzahl von Bitleitungen (BL1-L16) in eine Mehrzahl von ersten Bitleitungsgruppen (BG1, BG3), die jeweils eine vorbe­ stimmte Anzahl von Bitleitungen aufweisen, und eine Mehrzahl von zweiten Bitleitungsgruppen (BG2, BG4), die jeweils eine vorbestimmte Anzahl von Bitleitungen aufweisen, unterteilt ist;
eine erste Eingabe/Ausgabeleitungsgruppe (IOG1), die eine vorbestimmte Anzahl von Eingabe/Ausgabeleitungen (IO1-IO4) aufweist, und
eine zweite Eingabe/Ausgabeleitungsgruppe (IOG2), die eine vorbestimmte Anzahl von Eingabe/Ausgabeleitungen (IO5-IO8) aufweist, vorgesehen sind;
eine Mehrzahl von ersten Verbindungsmitteln (SL1, SL3) ent­ sprechend der Mehrzahl von ersten Bitleitungsgruppen (BG1, BG3) gebildet und jeweils zwischen die entsprechende erste Bitleitungsgruppe und die erste Eingabe/Ausgabeleitungsgruppe (IOG1) geschaltet sind;
eine Mehrzahl von zweiten Verbindungsmitteln (SL2, SL4) ent­ sprechend der Mehrzahl von zweiten Bitleitungsgruppen (BG2, BG4) gebildet und jeweils zwischen die entsprechende zweite Bitleitungsgruppe und die zweite Eingabe/Ausgabeleitungsgrup­ pe (IOG2) geschaltet sind;
das Spaltenauswahlmittel (5a; 5c, 5d) selektiv eine Mehrzahl von Auswahlsignalen (CSL1-CSL4), die der Mehrzahl von ersten und zweiten Verbindungsmitteln (SL1-SL4) entsprechen, zum Auswählen von einer der Mehrzahl von ersten und zweiten Bit­ leitungsgruppen (BG1-BG4), erzeugt; wobei
jedes der Mehrzahl von ersten Verbindungsmitteln (SL1, SL3) in Abhängigkeit vom entsprechenden Auswahlsignal aktiviert wird und die jeweilige Bitleitung in der entsprechenden ersten Bitleitungsgruppe mit der jeweiligen Eingabe/Ausgabe­ leitung in der ersten Eingabe/Ausgabeleitungsgruppe (IOG1) verbindet; und
jedes der Mehrzahl von zweiten Verbindungsmitteln (SL2, SL4) in Abhängigkeit vom entsprechenden Auswahlsignal aktiviert wird und die jeweilige Bitleitung in der entsprechenden zwei­ ten Bitleitungsgruppe mit der jeweiligen Eingabe/Ausgabelei­ tung in der zweiten Eingabe/Ausgabeleitungsgruppe (IOG2) ver­ bindet.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 4 bis 8, mit
einer ersten Eingabe/Ausgabeleitungsgruppe (IOG1), die eine vorbestimmte Anzahl von Eingabe/Ausgabeleitungen (IO1-IO4) aufweist;
einer zweiten Eingabe/Ausgabeleitungsgruppe (IOG2), die eine vorbestimmte Anzahl von Eingabe/Ausgabeleitungen (IO5-IO8) aufweist;
einer Mehrzahl von ersten Verbindungsmitteln (SL1a-SL4a), die entsprechend der Mehrzahl von Bitleitungsgruppen (BG1-BG4) gebildet und jeweils zwischen die entsprechende Bitleitungs­ gruppe und die erste Eingabe/Ausgabeleitungsgruppe (IOG1) geschaltet sind;
einer Mehrzahl von zweiten Verbindungsmitteln (SL1b-SL4b), die entsprechend der Mehrzahl von Bitleitungsgruppen (BG1-BG4) gebildet und jeweils zwischen die entsprechende Bitlei­ tungsgruppe und die zweite Eingabe/Ausgabeleitungsgruppe (IOG2) geschaltet sind;
wobei das Spaltenauswahlmittel (5b) selektiv eine Mehrzahl von Auswahlsignalen (CSL1a-CSL4a, CSL1b-CSL4b), die der Mehr­ zahl von ersten und zweiten Verbindungsmitteln (SL1a-SL4a, SL1b-SL4b) entsprechen, zum Auswählen von einer der Mehrzahl von ersten und zweiten Verbindungsmitteln (SL1a-SL4a, SL1b-SL4b), erzeugt;
jedes der Mehrzahl von ersten Verbindungsmitteln (SL1a-SL4a) in Abhängigkeit vom entsprechenden Auswahlsignal aktiviert wird und die jeweilige Bitleitung in der entsprechenden Bit­ leitungsgruppe mit der jeweiligen Eingabe/Ausgabeleitung in der ersten Eingabe/Ausgabeleitungsgruppe (IOG1) verbindet; und
jedes der Mehrzahl von zweiten Verbindungsmitteln (SL1b-SL4b) in Abhängigkeit vom entsprechenden Auswahlsignal aktiviert wird und die jeweilige Bitleitung in der entsprechenden Bit­ leitungsgruppe mit der jeweiligen Eingabe/Ausgabeleitung in der zweiten Eingabe/Ausgabeleitungsgruppe (IOG2) verbindet.

13. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit einem Speicherfeld (1) mit einer Mehrzahl von Speicher­ zellen (MC), die in einer Mehrzahl von Zeilen und einer Mehr­ zahl von Spalten angeordnet sind und jeweils einen Wert spei­ chern, und einer Mehrzahl von Bitleitungen (BL1-BL16), die entsprechend der Mehrzahl von Spalten gebildet und jeweils mit den Speicherzellen in der entsprechenden Spalte verbunden sind,
wobei die Mehrzahl von Bitleitungen (BL1-BL16) in eine Mehr­ zahl von ersten Bitleitungsgruppen (BG1, BG3), die jeweils eine vorbestimmte Anzahl von Bitleitungen aufweisen, und eine Mehrzahl von zweiten Bitleitungsgruppen (BG2, BG4), die jeweils eine vorbestimmte Anzahl von Bitleitungen aufweisen, unterteilt ist,
einer ersten Eingabe/Ausgabeleitungsgruppe (IOG1), die eine vorbestimmte Anzahl von Eingabe/Ausgabeleitungen (IO1-IO4) aufweist, und
einer zweiten Eingabe/Ausgabeleitungsgruppe (IOG2), die eine vorbestimmte Anzahl von Eingabe/Ausgabeleitungen (IO5-IO8) aufweist, mit den Schritten:
Erzeugen eines Adreßsignals in einem ersten Modus, das eine Adresse angibt, die sich ausgehend von einer Anfangsadresse sequentiell ändert, und Erzeugen eines Adreßsignales in einem zweiten Modus, das eine Adresse angibt, die in einem vorbe­ stimmten Bereich zyklisch ist; und
Verbinden von einer der Mehrzahl von ersten Bitleitungsgrup­ pen (BG1, BG3) und einer der Mehrzahl von zweiten Bitlei­ tungsgruppen (BG2, BG4) mit der ersten bzw. zweiten Einga­ be/Ausgabeleitungsgruppe (IOG1, IOG2) gleichzeitig oder in einem vorbestimmten zeitlichen Abstand in Abhängigkeit von einem Abschnitt des Adreßsignales (A2-An).

14. Verfahren nach Anspruch 13, wobei die Halbleiterspeicher­ einrichtung eine globale Eingabe/Ausgabeleitungsgruppe (GIOG) mit einer vorbestimmten Anzahl von Eingabe/Ausgabeleitungen (GIO1-GIO4) aufweist, mit den Schritten:
selektives Verbinden der jeweiligen Eingabe/Ausgabeleitung in den ersten und zweiten Eingabe/Ausgabeleitungsgruppen (IOG1, IOG2) mit der entsprechenden Eingabe/Ausgabeleitung in der globalen Eingabe/Ausgabeleitungsgruppe (GIOG), und
sequentielles Auswählen der jeweiligen Eingabe/Ausgabeleitun­ gen in der globalen Eingabe/Ausgabeleitungsgruppe (GIOG).

15. Verfahren nach Anspruch 13 oder 14, wobei die Halblei­ terspeichereinrichtung eine Mehrzahl von ersten Verbindungs­ mitteln (SL1a-SL4a), die entsprechend der Mehrzahl von Bit­ leitungsgruppen (BG1-BG4) gebildet sind und jeweils die ent­ sprechende Bitleitungsgruppe und die erste Eingabe/Ausgabe­ leitungsgruppe (IOG1) verbinden, aufweist und
eine Mehrzahl von zweiten Verbindungsmitteln (SL1b-SL4b), die entsprechend der Mehrzahl von Bitleitungsgruppen (BG1-BG4) gebildet sind und jeweils die entsprechende Bitleitungsgruppe und die zweite Eingabe/Ausgabeleitungsgruppe (IOG2) verbin­ den, aufweist, mit dem Schritt:
Aktivieren von einer der Mehrzahl von ersten Verbindungsmit­ teln (SL1a-SL4a) und einer der Mehrzahl von zweiten Verbin­ dungsmitteln (SL1b-SL4b) gleichzeitig oder in einem vorbe­ stimmten zeitlichen Abstand.