DE4244059A1 - - Google Patents
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Description
Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei
chervorrichtung, genauer auf Halbleiterspeichervorrichtungen mit
Adreßübergang-Erkennungsschaltungen und ein Verfahren zum Betrieb
derselben.
Fig. 7 ist ein Blockschaltbild, welches ein Beispiel eines her
kömmlichen dynamischen wahlfreien Zugriffspeichers (im folgenden
als DRAM bezeichnet) zeigt. In Fig. 7 umfaßt ein Speicherfeld 1
eine Mehrzahl von, in einer Matrix angeordneten, Speicherzellen
dynamischen Typs und einen Dekoder, der irgendeine aus der Mehr
zahl der Speicherzellen dynamischen Typs auswählt. Ein Adreßpuffer
2 empfängt extern angelegte Adressensignale A0-An zur Erzeugung
interner Adressensignale a0-an. Der Dekoder im Speicherfeld 1 de
codiert die internen Adressensignale a0-an zur Auswahl einer Spei
cherzelle, deren Adresse durch die internen Adressensignale a0-an
bestimmt wird.
Ein RAS-Puffer 3 empfängt ein externes Reihenadressentaktsignal
/RAS zur Erzeugung eines internen Reihenadressentaktsignales R/RAS
Ein CAS-Puffer 4 erhält ein externes Spaltenadressentaktsignal
/CAS zur Erzeugung eines internen Spaltenadressentaktsignales R/CAS.
Das interne Reihenadressentaktsignal R/RAS ist ein internes Signal
zur Aktivierung des gesamten Systems und wechselt in Synchronisa
tion mit dem externen Reihenadressentaktsignal /RAS. Das interne
Spaltenadressentaktsignal R/CAS ist ein internes Signal zur Aktivie
rung eines Spaltensystems und wechselt in Synchronisation mit dem
externen Spaltenadressentaktsignal /CAS.
Eine Schreibsteuerschaltung 5 erzeugt Schreibsteuersignale RWR,
RWDE, und RWT als Antwort auf ein externes Schreibfreigabesignal
/WE, das interne Reihenadressentaktsignal R/RAS und das interne
Spaltenadressentaktsignal R/CAS. Eine Eingabepufferschaltung 6 lie
fert Daten D, die an ein Eingabe/Ausgabe-Terminal IOT angelegt
sind, an eine Datenbusleitung DB als Antwort auf das Schreibsteu
ersignal RWR. Eine Schreibpufferschaltung 7 liefert die Daten auf
der Datenbusleitung DB an eine Eingabe/Ausgabe-Busleitung IOB als
Antwort auf das Schreibsteuersignal RWDE.
Eine ATD-Erzeugungsschaltung 8 antwortet auf das interne Reihen
adressentaktsignal R/RAS, das Schreibsteuersignal RWT und ein Steuer
signal Ra mit der Erkennung von Übergängen bzw. Änderung der inter
nen Adressensignale a0-an zur Erzeugung eines ATD (address transi
tion detection = Adressübergangserkennung)-Signales RATD. Eine Aus
gabesteuerschaltung erzeugt Ausgabesteuersignale RPA und RDOT als
Antwort auf das ATD-Signal RATD.
Eine Vorverstärkerschaltung 10 antwortet auf das Ausgabesteuersi
gnal RPA mit der Verstärkung der Daten auf der Eingabe/Ausgabe-Bus
leitung IOB und liefert die verstärkten Daten an die Datenbuslei
tung DB. Eine Hauptverstärkerschaltung 11 antwortet auf das Aus
gabesteuersignal RDOT mit der Verstärkung und dem Halten der Daten
auf der Datenbusleitung DB und legt die gehaltenen Daten an das
Eingabe/Ausgabe-Terminal IOT als Antwort auf ein externes Ausgabe
freigabesignal OE.
Der Lese- und Schreibbetrieb des DRAM wird nun beschrieben.
In einem Lesezyklus, wenn die internen Adressensignale a0-an wech
seln, erzeugt die ATD-Erzeugungsschaltung 8 das ATD-Signal RATD wäh
rend im Speicherfeld 1 die Daten von einer durch die internen
Adressensignale a0-an bestimmten Adresse in eine Eingabe/Ausgabe-
Busleitung IOB gelesen werden. Die Ausgabesteuerschaltung 9 er
zeugt zuerst das Ausgabesteuersignal RPA als Antwort auf das ATD-
Signal RATD Die Vorverstärkerschaltung 10 antwortet auf das Ausga
besteuersignal RPA mit der Verstärkung der in die Eingabe/Ausgabe-
Busleitung IOB gelesenen Daten und legt die verstärkten Daten auf
die Datenbusleitung DB.
Die Ausgabesteuerschaltung 9 erzeugt dann das Ausgabesteuersignal
RDOT. Die Hauptverstärkerschaltung 11 antwortet auf das Ausgabesteu
ersignal RDOT mit der Verstärkung und dem Halten der Daten auf der
Datenbusleitung DB. Zusätzlich antwortet die Hauptverstärkerschal
tung 11 auf das externe Ausgabefreigabesignal OE mit der Ausgabe
der gehaltenen Daten zum Eingabe/Ausgabe-Terminal IOT.
In einem Schreibzyklus erzeugt die Schreibsteuerschaltung 5 zuerst
das Schreibsteuersignal RWR. Die Eingabepufferschaltung 6 antwortet
auf das Schreibsteuersignal RWR mit dem Einlesen und der Verstär
kung der Daten D, die extern an das Eingabe/Ausgabe-Terminal IOT
angelegt sind, und legt die verstärkten Daten auf die Datenbuslei
tung DB.
Die Schreibsteuerschaltung 5 erzeugt dann das Schreibsteuersignal
RWDE. Die Schreibpufferschaltung 7 antwortet auf das Schreibsteuer
signal RWDE mit dem Einlesen und der Verstärkung der Daten auf der
Datenbusleitung DB und legt die verstärkten Daten auf die Einga
be/Ausgabe-Busleitung IOB. Die Daten auf der Eingabe/Ausgabe-Bus
leitung IOB werden in eine durch die internen Adressensignale a0-an
bestimmte Adresse im Speicherfeld 1 geschrieben.
Am Ende des Schreibbetriebs erzeugt die Schreibsteuerschaltung 5
das Schreibsteuersignal RWT. Die ATD-Erzeugungsschaltung 8 wird als
Antwort auf das Schreibsteuersignal RWT zur Erzeugung des ATD-Si
gnales RATD aktiviert, so daß in derselben Art und Weise wie beim
Lesezyklus die in das Speicherfeld 1 geschriebenen Daten durch die
Eingabe/Ausgabe-Busleitung IOB und die Vorverstärkerschaltung 10
an die Datenbusleitung DB geliefert werden und durch die Hauptver
stärkerschaltung 11 weiter verstärkt und gehalten werden.
Fig. 8 zeigt ein Signalwellenformdiagramm eines Schreibzyklus. Wie
aus Fig. 8 ersichtlich, steigt zuerst das Schreibsteuersignal RWR
und dann das Schreibsteuersignal RWDE an. Infolgedessen werden die
extern an das Eingabe/Ausgabe-Terminal IOT angelegten Daten durch
die Eingabepufferschaltung 6 und die Schreibpufferschaltung 7 in
das Speicherfeld 1 geschrieben.
Am Ende des Schreibbetriebs steigt das Schreibsteuersignal RWT an.
Als Antwort auf den Anstieg des Schreibsteuersignals RWT steigt das
ATD-Signal RATD an. Das Ausgabesteuersignal RPA und das Ausgabesteu
ersignal RDOT steigen dann als Folge dessen an. Infolgedessen werden
die in das Speicherfeld 1 geschriebenen Daten durch die Vorver
stärkerschaltung 10 an die Hauptverstärkerschaltung 11 geliefert
und darin gehalten.
Der Grund für das Lesen der in das Speicherfeld 1 geschriebenen
Daten in die Hauptverstärkerschaltung 11 am Ende des Schreibbe
triebes wird im folgenden beschrieben.
Wie oben ausgeführt wird der Lesebetrieb als Antwort auf das ATD-
Signal RATD ausgeführt. Jedoch wird im Fall des Schreibens von Daten
in eine bestimmte Adresse im Speicherzellenfeld 1 und des Lesens
der Daten von derselben Adresse darin das ATD-Signal RATD nicht er
zeugt, da die internen Adressensignale a0-an sich nicht ändern.
Darum arbeiten die Vorverstärkerschaltung 10 und die Hauptverstär
kerschaltung 11 nicht und die aus dem Speicherfeld 1 gelesenen
Daten können nicht ausgegeben werden.
Um dies zu verhindern wird am Ende des Schreibbetriebes die ATD-
Erzeugungsschaltung 8 durch das Schreibsteuersignal RWT aktiviert,
so daß die in das Speicherfeld 1 geschriebenen Daten in der Haupt
verstärkerschaltung 11 gehalten werden können.
Fig. 9 ist eine schematische Darstellung, die detailliert die
Struktur der Schreibsteuerschaltung 5 zeigt. Die Schreibsteuer
schaltung 5 umfaßt Signalerzeugungsschaltungen 51, 52, 53 und 54.
Die Signalerzeugungsschaltung 51 umfaßt ein NOR-Gatter G1, Inver
ter G2, G2, G3 und G4 und NAND-Gatter G5, G6 und G7. Die Signal
erzeugungsschaltung 52 umfaßt Inverter G8, G9, G10 und G12 und ein
NAND-Gatter G11. Die Signalerzeugungsschaltung 53 umfaßt Inverter
G13, G14, und G15 und ein NOR-Gatter G16. Die Signalerzeugungs
schaltung umfaßt Inverter G17, G18, und G19 und ein NOR-Gatter
G20.
Die Signalerzeugungsschaltung 51 erzeugt ein Steuersignal RW als
Antwort auf das externe Schreibfreigabesignal /WE, das interne
Reihenadressentaktsignal R/RAS und das interne Spaltenadressentakt
signal R/CAS. Die Signalerzeugungsschaltung 52 erzeugt das Schreib
steuersignal RWR als Antwort auf das Steuersignal RW. Die Signaler
zeugungsschaltung 53 erzeugt das Schreibsteuersignal RWDE als Ant
wort auf das Steuersignal RWR. Die Signalerzeugungsschaltung 54
erzeugt das Schreibsteuersignal RWT als Antwort auf das Steuersi
gnal RW.
Fig. 8 zeigt, daß, wenn das interne Spaltenadressentaktsignal R/CAS
auf "L" fällt, während das externe Schreibfreigabesignal /WE und
das interne Reihenadressentaktsignal R/RAS sich beide in einem "L"-
Status befinden, das Steuersignal RW "H" erreicht (Schreibstatus).
Wenn das interne Spaltenadressentaktsignal R/CAS auf "H" steigt,
fällt danach das Steuersignal RW auf "L".
Als Antwort auf den Anstieg des Steuersignals RW steigt das
Schreibsteuersignal RWR auf "H" und fällt nach einer vorgeschriebe
nen Zeit auf "L". Als Antwort auf das Fallen des Steuersignals RWR
steigt das Schreibsteuersignal RWDE auf "H" und fällt nach einer
vorgeschriebenen Zeit auf "L". Als Antwort auf den Abfall des
Steuersignals RW steigt das Schreibsteuersignal RWT auf "H" an und
fällt nach einer vorgeschriebenen Zeit auf "L".
Fig. 10 ist eine schematische Darstellung, die detailliert die
Struktur der Eingabepufferschaltung 6 zeigt. Die Eingabepuffer
schaltung 6 umfaßt ein NOR-Gatter G21, Inverter G22, G23, G24,
G25, G26 und G27, p-Kanal-MOS-Transistoren P1, P2, P3 und P4 und
n-Kanal-MOS-Transistoren N1, N2, N3 und N4. Die Transistoren P1,
P2, N1 und N2 bilden einen Inverter 61, und die Transistoren P3,
P4, N3 und N4 bilden einen Inverter 62. Die Inverter G24 und G25
bilden eine bistabile Kippstufe L1.
Wenn das interne Reihenadressentaktsignal R/RAS auf "L" ist, werden
die extern an das Eingabe/Ausgabe-Terminal IOT angelegten Daten D
über das NOR-Gatter G21 und den Inverter G22 an den Inverter 61
angelegt.
Wenn das Schreibsteuersignal RWR "H" wird, wird der Inverter 61
aktiviert, wobei die Daten in der bistabilen Kippstufe L1 eingele
sen und gehalten werden. Wenn das Steuersignal RW "H" ist, befindet
sich der Inverter 62 in einem aktivierten Status, wobei die in der
bistabilen Kippstufe L1 gehaltenen Daten über die Inverter G26, 62
an die Datenbusleitung DB angelegt werden.
Fig. 11 ist eine schematische Darstellung, die detailliert die
Struktur der Schreibpufferschaltung 7 darstellt. Die Schreibpuf
ferschaltung 7 umfaßt n-Kanal-MOS-Transistoren N5, N6, N7 und N8,
NOR-Gatter G30 und G31, und Inverter G28 und G29. Die Eingabe/Aus
gabe-Busleitung IOB umfaßt ein Paar von Eingabe/Ausgabe-Leitungen
IO1 und IO2.
Wenn das Schreibsteuersignal RWDE "H" erreicht, werden die Daten auf
der Datenbusleitung DB über den Inverter G28 und das NOR-Gatter
G30 an die Gates der Transistoren N5 und N8 und über das NOR-Gat
ter G31 an die Gates der Transistoren N6 und N7 angelegt, so daß
die Daten auf der Datenbusleitung DB an die Eingabe/Ausgabe-Lei
tung IO1 und die invertierten Daten der Daten auf der Datenbuslei
tung DB an die Eingabe/Ausgabe-Leitung IO2 angelegt werden. Das
heißt die Eingabe/Ausgabe-Leitungen IO1 und IO2 werden mit komple
mentären Daten versorgt.
Fig. 12 ist eine schematische Darstellung, die detailliert die
Struktur der ATD-Erzeugungsschaltung 8 zeigt. Die ATD-Erzeugungs
schaltung 8 umfaßt ein NOR-Gatter G32, einen Inverter G33, n-Ka
nal-MOS-Transistoren N9, N10 und N11, und Erkennungsschaltungen
81-8n.
Die jeweiligen Erkennungsschaltungen 81-8n erkennen Übergänge der
internen Adressensignale a0-an zur Erzeugung von Erkennungspulsen
Rc0-Rcn. Das NOR-Gatter G32 erzeugt ein Ausgabesignal "H", wenn das
interne Reihenadressentaktsignal R/RAS und das Steuersignal Ra "L"
erreichen.
Wie in Fig. 13 gezeigt, wird, wenn irgendeine der Erkennungs
schaltungen 81-8n die Erkennungspulse Rci (i = 0-n) erzeugt, einer
der Transistoren N9-N10 angeschaltet, wobei auf dem ATD-Signal RATD
ein von dem Inverter G33 gelieferter Puls erscheint. Wenn auf dem
Schreibsteuersignal RWT ein Puls erzeugt wird, wird der Transistor
N11 angeschaltet und auf dem ATD-Signal RATD erscheint ein Puls. Das
Steuersignal Ra ist ein Verzögerungssignal des internen Reihen
adressentaktsignales R/RAS.
Fig. 14 ist eine schematische Darstellung, die detailliert die
Struktur der Ausgabesteuerschaltung 9 zeigt. Die Ausgabesteuer
schaltung 9 umfaßt Signalerzeugungsschaltungen 91, 92. Die Signal
erzeugungsschaltung 91 umfaßt Inverter G34, G35 und G36 und ein
NOR-Gatter G37. Die Signalerzeugungsschaltung 92 umfaßt Inverter
G38, G39 und G40 und ein NOR-Gatter G41.
Die Signalerzeugungsschaltung 91 antwortet auf ATD-Signal RATD mit
der Erzeugung des Ausgabesteuersignals RPA Die Signalerzeugungs
schaltung 92 antwortet auf ATD-Signal RPA mit der Erzeugung des
Ausgabesteuersignals RDOT.
Wie aus Fig. 13 ersichtlich, steigt das Ausgabesteuersignal RPA als
Antwort auf den Abfall des ATD-Signales RATD auf "H" und nach einer
vorgeschriebenen Zeitperiode fällt es auf "L". Das Ausgabesteuer
signal RDOT steigt als Antwort auf den Abfall des ATD-Signales RPA
auf "H" und nach einer vorgeschriebenen Zeitperiode fällt es auf
"L".
Fig. 15 ist eine schematische Darstellung, die detailliert die
Struktur der Vorverstärkerschaltung 10 zeigt. Die Vorverstärker
schaltung 10 umfaßt p-Kanal-MOS-Transistoren P5-P9, n-Kanal-MOS-
Transistoren N12-N17, und Inverter G42-G45. Die Transistoren PS,
P6, N12, N13 und N14 bilden einen Verstärker 101. Die Transistoren
P7 und N15 bilden ein Transfergate 102. Die Inverter G43 und G44
bilden eine bistabile Kippstufe 103. Die Transistoren P8, P9, N16
und N17 bilden einen Inverter 104.
Wenn das Ausgabesteuersignal RPA "H" ist, ist der Verstärker 101
aktiviert, so daß die Daten auf den Eingabe/Ausgabe-Leitungen I01
und I02 durch den Verstärker 101 zum Anlegen an das Transfergate
102 verstärkt werden. Wenn das Ausgabesteuersignal RPA "H" ist,
wird das Transfergate 102 angeschaltet, so daß die durch den Ver
stärker 101 verstärkten Daten an die bistabile Kippstufe 103 an
gelegt und darin gehalten werden. Der Inverter 104 wird, wenn das
Steuersignal RW "L" ist, aktiviert, so daß die in der bistabilen
Kippstufe 103 gehaltenen Daten an die Datenbusleitung DB angelegt
werden.
Fig. 16 ist eine schematische Darstellung, die detailliert die
Struktur des Hauptbereiches der Hauptverstärkerschaltung 11 zeigt.
Die Hauptverstärkerschaltung 11 umfaßt einen getakteten Inverter
G46, Inverter G47, G48 und G49, NAND-Gatter G50 und G51, und n-
Kanal-MOS-Transistoren N18 und N19. Die Inverter G47 und G48 bil
den eine bistabile Kippstufe 111.
Wenn das Ausgabesteuersignal RDOT "H" ist, wird der getaktete Inver
ter G46 aktiviert, wobei die Daten auf der Datenbusleitung DB an
die bistabile Kippstufe 111 angelegt und darin gehalten werden.
Wenn das externe Ausgabefreigabesignal OE "H" ist, werden die in
der bistabilen Kippstufe 111 gehaltenen Daten und die invertierten
Daten davon über die NAND-Gatter G50 und G51 entsprechend an die
Gates der Transistoren N18 und N19 angelegt und daraus folgend
werden die Daten an das Eingabe/Ausgabe-Terminal IOT angelegt.
Wie oben beschrieben, muß ein herkömmlicher DRAM die ATD-Erzeu
gungsschaltung 8 und die Vorverstärkerschaltung 10 am Ende des
Schreibbetriebes aktivieren. Daraus entsteht das Problem des er
höhten Stromverbrauches.
Aufgabe der vorliegenden Erfindung ist es, den Stromverbrauch beim
Schreibbetrieb in einer Halbleiterspeichervorrichtung mit einer
ATD-Erzeugungsschaltung zu reduzieren, und zu ermöglichen, daß
eine Hauptverstärkerschaltung geschriebene Daten ohne Aktivierung
einer ATD-Erzeugungsschaltung und einer Vorverstärkerschaltung im
Schreibbetrieb in einen dynamischen wahlfreien Zugriffsspeicher
(DRAM) aufnimmt. Eine Halbleiterspeichervorrichtung entsprechend
der vorliegenden Erfindung umfaßt eine Speicherschaltung zur Spei
cherung von Daten, eine Adressensignaleingabeschaltung, einen Da
tenbus, eine Eingabepufferschaltung, eine Verstärkerschaltung,
eine Adressübergangerkennungsschaltung, eine erste Steuerschaltung
und eine zweite Steuerschaltung.
Die Adressensignaleingabeschaltung empfängt ein extern angelegtes
Adressensignal. Der Datenbus überträgt Daten, die in die durch das
Adressensignal festgelegte Adresse der Speicherschaltung geschrie
ben werden sollen, oder Daten, die von der durch das Adressensi
gnal bestimmten Adresse der Speicherschaltung gelesen werden. Die
Eingabepufferschaltung empfängt extern angelegte Daten und legt
dieselben auf den Datenbus. Die Verstärkerschaltung verstärkt und
hält die auf den Datenbus gelesenen Daten.
Die Adreßübergang-Erkennungsschaltung erkennt den Übergang des
Adressensignals von der Adressensignaleingabeschaltung zur Erzeu
gung eines Erkennungssignals. Die erste Steuerschaltung aktiviert
die Verstärkerschaltung als Antwort auf das Erkennungssignal von
der Adreßübergang-Erkennungsschaltung beim Lesebetrieb. Beim
Schreibbetrieb aktiviert die zweite Steuerschaltung die Eingabe
pufferschaltung und des weiteren die Verstärkerschaltung.
Im Schreibbetrieb erzeugt die zweite Steuerschaltung zuerst ein
erstes Schreibsteuersignal und danach ein zweites Schreibsteuersi
gnal. Die erste Steuerschaltung antwortet auf das Erkennungssignal
mit der Erzeugung eines Ausgabesteuersignals. Die Eingabepuffer
schaltung wird als Antwort auf das erste Schreibsteuersignal akti
viert. Die Verstärkerschaltung wird als Antwort auf das zweite
Schreibsteuersignal oder das Ausgabesteuersignal aktiviert.
Im Schreibbetrieb wird die Verstärkerschaltung als Antwort auf den
Übergang eines Adressensignals aktiviert, so daß Daten, die von
einer bestimmten Adresse der Speicherschaltung auf den Datenbus
gelesen werden, von der Verstärkerschaltung verstärkt und gehalten
werden.
Im Schreibbetrieb werden die Eingabepufferschaltung und des weite
ren die Verstärkerschaltung aktiviert, wobei externe Daten auf den
Datenbus gelegt sind. Die auf den Datenbus gelegten Daten werden
in eine bestimmte Adresse der Speicherschaltung gelesen. Gleich
zeitig werden die auf den Datenbus gelegten Daten durch die Ver
stärkerschaltung verstärkt und gehalten.
Wie oben beschrieben, können im Schreibbetrieb die an den Datenbus
angelegten geschriebenen Daten ohne Aktivierung der Adreßübergang-
Erkennungsschaltung direkt von der Verstärkerschaltung aufgenommen
werden. Infolgedessen kann der Leistungsverbrauch beim Schreibbe
trieb reduziert werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich
aus der Beschreibung eines Ausführungsbeispiels anhand der Figu
ren.
Von den Figuren zeigt
Fig. 1 ein Schaltbild, das die Struktur eines DRAM ent
sprechend einer Ausführungsform der vorliegenden
Erfindung zeigt;
Fig. 2 ein Wellenformdiagramm von Signalen, das den
Schreibbetrieb des DRAM aus Fig. 1 zeigt;
Fig. 3 eine schematische Darstellung, die detailliert die
Struktur der Schreibsteuerschaltung des DRAM aus
Fig. 1 zeigt;
Fig. 4 eine schematische Darstellung, die detailliert die
Struktur der ATD-Erzeugungsschaltung des DRAM aus
Fig. 1 zeigt;
Fig. 5 ein Wellenformdiagramm von Signalen, das den Be
trieb der ATD-Erzeugungsschaltung beschreibt;
Fig. 6 eine schematische Darstellung, die detailliert die
Struktur der Hauptverstärkerschaltung des DRAM aus
Fig. 1 zeigt;
Fig. 7 ein Schaltbild, das die Struktur eines herkömmli
chen DRAM zeigt;
Fig. 8 ein Wellenformdiagramm von Signalen, das den
Schreibbetrieb des DRAM aus Fig. 7 zeigt;
Fig. 9 eine schematische Darstellung, die detailliert die
Struktur der Schreibsteuerschaltung des DRAM aus
Fig. 7 zeigt;
Fig. 10 eine schematische Darstellung, die detailliert die
Struktur der Eingabepufferschaltung der DRAM′s aus
den Fig. 1 und 7 zeigt;
Fig. 11 eine schematische Darstellung, die detailliert die
Struktur der Schreibpufferschaltung der DRAM′s aus
den Fig. 1 und 7 zeigt;
Fig. 12 eine schematische Darstellung, die detailliert die
Struktur der ATD-Erzeugungsschaltung des DRAM aus
Fig. 7 zeigt;
Fig. 13 ein Wellenformdiagramm von Signalen, das den
Betrieb der ATD-Erzeugungsschaltung aus Fig. 12
zeigt;
Fig. 14 eine schematische Darstellung, die detailliert die
Struktur der Ausgabesteuerschaltung der DRAM′s aus
den Fig. 1 und 7 zeigt;
Fig. 15 eine schematische Darstellung, die detailliert die
Struktur der Vorverstärkerschaltung der DRAM′s aus
den Fig. 1 und 7 zeigt;
Fig. 16 eine schematische Darstellung, die detailliert die
Struktur der Hauptverstärkerschaltung des DRAM aus
Fig. 7 zeigt.
Fig. 1 ist ein Schaltbild, das die Struktur eines DRAM entspre
chend einer Ausführungsform der vorliegenden Erfindung zeigt. Der
DRAM unterscheidet sich von einem in Fig. 7 gezeigten herkömmli
chen DRAM dadurch, daß seine Struktur aus einer Schreibsteuer
schaltung 5a, einer ATD-Erzeugungsschaltung 8a und einer Hauptver
stärkerschaltung 11a unterschiedlich zu der in Fig. 7 gezeigten
(Struktur) der Schreibsteuerschaltung 5, der ATD-Erzeugungsschal
tung 8 und der Hauptverstärkerschaltung 11 ist, und dadurch, daß
das Schreibsteuersignal RWT von der Schreibsteuerschaltung 5a nicht
an die ATD-Erzeugungsschaltung 8a, und daß das Schreibsteuersignal
RWDE von der Schreibsteuerschaltung 5a nicht an die Hauptverstärker
schaltung 11a gelegt wird. Der andere Teil der Struktur ist der
selbe wie der in den Fig. 7, 10, 11, 14 und 15 gezeigte. Dieser
DRAM ist auf einem Chip ausgebildet.
Der Schreibbetrieb des DRAM aus Fig. 1 wird nun beschrieben.
In einem Schreibzyklus erzeugt die Schreibsteuerschaltung 5a zu
erst das Schreibsteuersignal RWR. Die Eingabepufferschaltung 6 wird
als Antwort auf das Schreibsteuersignal RWR aktiviert, wobei die
Daten D, welche extern an das Eingabe/Ausgabe-Terminal IOT ange
legt sind, durch die Eingabepufferschaltung 6 verstärkt, und die
verstärkten Daten an die Datenbusleitung DB angelegt werden.
Die Schreibsteuerschaltung 5a erzeugt dann das Schreibsteuersignal
RWDE. Als Antwort auf das Schreibsteuersignal RWDE werden die
Schreibpufferschaltung 7 und die Hauptverstärkerschaltung 11a ak
tiviert, so daß die Daten auf der Datenbusleitung DB durch die
Schreibpufferschaltung 7 verstärkt werden, und die verstärkten
Daten dann an die Eingabe/Ausgabe-Busleitung IOB angelegt werden.
Die Daten auf der Eingabe/Ausgabe-Busleitung IOB werden in eine
durch die internen Adressensignale a0-an bestimmte Adresse in dem
Speicherfeld 1 geschrieben. Gleichzeitig werden die Daten auf der
Datenbusleitung DB von der Hauptverstärkerschaltung 11a verstärkt
und gehalten.
Der Schreibbetrieb des DRAM aus Fig. 1 ist derselbe wie der des
DRAM aus Fig. 7.
Fig. 2 zeigt ein Wellenformdiagramm von Signalen beim Schreibbe
trieb des DRAM aus Fig. 1.
In einem Schreibzyklus steigt zuerst das Schreibsteuersignal RWR
und danach das Schreibsteuersignal RWDE an, wobei die extern an das
Eingabe/Ausgabe-Terminal IOT angelegten Daten D durch die Eingabe
pufferschaltung 6 und die Schreibpufferschaltung 7 in das Spei
cherfeld 1 geschrieben werden. Die geschriebenen Daten auf dem
Datenbus DB werden gleichzeitig von der Hauptverstärkerschaltung
11a gehalten.
Fig. 3 ist eine schematische Darstellung, die detailliert die
Struktur der Schreibsteuerschaltung 5a zeigt. Die Schreibsteuer
schaltung 5a umfaßt Signalerzeugungsschaltungen 51, 52 und 53. Die
Strukturen der Signalerzeugungsschaltungen 51, 52 und 53 sind die
selben wie die der entsprechenden, in Fig. 9 gezeigten, Signaler
zeugungsschaltungen 51, 52 und 53. In der Schreibsteuerschaltung
5a aus Fig. 3 ist die in Fig. 9 gezeigte Signalerzeugungsschaltung
54 nicht vorgesehen.
Wie in Fig. 2 zu sehen, steigt das Steuersignal RW, wenn das inter
ne Spaltenadressentaktsignal R/CAS auf "L" fällt, während sich das
externe Schreibfreigabesignal /WE und das interne Reihenadressen
taktsignal RRAS in einem "L"-Status befinden, auf "H" (Schreibsta
tus). Danach, wenn das interne Spaltenadressentaktsignal R/CAS auf
"H" steigt, fällt das Steuersignal RW auf "L".
Als Antwort auf den Anstieg des Steuersignals RW steigt das Schreib
steuersignal RWR auf "H" und fällt nach einer vorgeschriebenen Zeit
periode auf "L". Als Antwort auf den Abfall des Schreibsteuer
signals RWR steigt das Schreibsteuersignal RWDE auf "H" und fällt
nach einer vorgeschriebenen Zeitperiode auf "L".
Fig. 4 ist eine schematische Darstellung, die detailliert die
Struktur der ATD-Erzeugungsschaltung 8a zeigt. Die in Fig. 4 ge
zeigte ATD-Erzeugungsschaltung 8a unterscheidet sich von der in
Fig. 12 gezeigten ATD-Erzeugungsschaltung 8 dadurch, daß der das
Schreibsteuersignal RWT empfangende Transistor N11 nicht vorgesehen
ist. Der andere Teil der Struktur ist derselbe wie der in Fig. 12
gezeigte.
Wenn das Steuersignal Ra und das interne Reihenadressentaktsignal
R/RAS auf "L" sind, erreicht ein Ausgabesignal des NOR-Gatters G32
"H". Wenn irgendeine der Erkennungsschaltungen 81-8n einen Erken
nungspuls Rci (i = 0-n) erzeugt, wird einer der Transistoren N9-N10
angeschaltet, wobei, wie in Fig. 5 gezeigt, ein von Inverter G33
gelieferter Puls auf dem ATD-Signal RATD erscheint.
Fig. 6 ist eine schematische Darstellung, die detailliert die
Struktur der Hauptverstärkerschaltung 11a zeigt. Die in Fig. 6 ge
zeigte Hauptverstärkerschaltung 11a unterscheidet sich von der in
Fig. 16 gezeigten Hauptverstärkerschaltung 11 dadurch, daß ein In
verter G52 und ein n-Kanal-MOS-Transistor N20 für ein Transfergate
zwischen der Datenbusleitung DB und der bistabilen Kippstufe 111 in
Serie geschaltet sind. Das Gate des Transistors N20 wird mit dem
Schreibsteuersignal RWDE von der Schreibsteuerschaltung 5a versorgt
(siehe Fig. 1 und 3). Der andere Teil der Struktur ist derselbe wie
der in Fig. 16 gezeigte.
Wenn das Ausgabesteuersignal RDOT "H" erreicht, wird der getaktete
Inverter G46 aktiviert, so daß die Daten auf der Datenbusleitung DB
durch den getakteten Inverter G46 an die bistabile Kippstufe 111
angelegt und darin gehalten werden.
Wenn das Schreibsteuersignal RWDE im Schreibbetrieb "H" erreicht,
wird der Transistor N20 angeschaltet, wobei die Daten auf der Da
tenbusleitung DB durch den Inverter G52 und den Transistor N20 an
die bistabile Kippstufe 111 angelegt und in dieser gehalten werden.
Anstelle des Schreibsteuersignals RWDE kann ein, auf das Schreib
steuersignal RWDE antwortendes, anderes Signal an das Gate des Tran
sistors N20 gelegt werden.
Ein getakteter Inverter kann anstelle des Inverters G52 und des
Transistors N20 vorgesehen werden.
Bei der oben beschriebenen Ausführungsform können im Schreibbetrieb
an die Datenbusleitung DB angelegte geschriebene Daten ohne Akti
vierung der ATD-Erzeugungsschaltung 8a und der Vorverstärkerschal
tung 10 direkt in der Hauptverstärkerschaltung 11a gehalten werden.
Daher kann der Leistungsverbrauch beim Schreibbetrieb reduziert
werden.
Claims (10)
1. Halbleiterspeichervorrichtung, mit
einer Speichereinrichtung (1) zum Speichern von Daten;
einer Adressensignaleingabeeinrichtung (2) zum Empfangen von extern angelegten Adressensignalen;
einem Datenbus (DB) zur Übertragung von Daten, die in eine durch die Adressensignale bestimmte Adresse der Speichereinrichtung (1) geschrieben werden sollen, oder von Daten, die aus einer durch die Adressensignale bestimmten Adresse der Speichereinrichtung (1) ge lesen werden;
einer Eingabepuffereinrichtung (6) zum Empfangen extern angelegter Daten und zum Anlegen der Daten an den Datenbus (DB);
einer Verstärkereinrichtung (11a) zum Verstärken und Halten der auf den Datenbus (DB) gelesenen Daten;
einer Adreßübergang-Erkennungseinrichtung (8a) zum Erkennen eines Übergangs eines Adressensignals von der Adressensignaleingabeein richtung (2) zur Erzeugung eines Erkennungssignals;
einer auf das Erkennungssignal von der Adreßübergang-Erkennungsein richtung (8a) antwortenden ersten Kontrolleinrichtung (9) zur Akti vierung der Verstärkereinrichtung (11a) beim Lesebetrieb; und
einer zweiten Steuereinrichtung (5a) zur Aktivierung der Eingabe puffereinrichtung (6) und weiter zur Aktivierung der Verstärkerein richtung (11a).
einer Speichereinrichtung (1) zum Speichern von Daten;
einer Adressensignaleingabeeinrichtung (2) zum Empfangen von extern angelegten Adressensignalen;
einem Datenbus (DB) zur Übertragung von Daten, die in eine durch die Adressensignale bestimmte Adresse der Speichereinrichtung (1) geschrieben werden sollen, oder von Daten, die aus einer durch die Adressensignale bestimmten Adresse der Speichereinrichtung (1) ge lesen werden;
einer Eingabepuffereinrichtung (6) zum Empfangen extern angelegter Daten und zum Anlegen der Daten an den Datenbus (DB);
einer Verstärkereinrichtung (11a) zum Verstärken und Halten der auf den Datenbus (DB) gelesenen Daten;
einer Adreßübergang-Erkennungseinrichtung (8a) zum Erkennen eines Übergangs eines Adressensignals von der Adressensignaleingabeein richtung (2) zur Erzeugung eines Erkennungssignals;
einer auf das Erkennungssignal von der Adreßübergang-Erkennungsein richtung (8a) antwortenden ersten Kontrolleinrichtung (9) zur Akti vierung der Verstärkereinrichtung (11a) beim Lesebetrieb; und
einer zweiten Steuereinrichtung (5a) zur Aktivierung der Eingabe puffereinrichtung (6) und weiter zur Aktivierung der Verstärkerein richtung (11a).
2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekenn
zeichnet, daß
beim Schreibbetrieb die zweite Steuereinrichtung (5a) zuerst ein erstes Schreibsteuersignal (RWR) und dann ein zweites Schreibsteuer signal (RWDE) erzeugt,
die erste Steuereinrichtung (9) als Antwort auf das Erkennungssi gnal (RATD) ein Ausgabesteuersignal (RDOT) erzeugt,
die Eingabepuffereinrichtung (6) als Antwort auf das erste Schreib steuersignal (RWR) aktiviert wird, und
die Verstärkereinrichtung (11a) als Antwort auf das zweite Schreib steuersignal (RWDE) oder das Ausgabesteuersignal (RDOT) aktiviert wird.
beim Schreibbetrieb die zweite Steuereinrichtung (5a) zuerst ein erstes Schreibsteuersignal (RWR) und dann ein zweites Schreibsteuer signal (RWDE) erzeugt,
die erste Steuereinrichtung (9) als Antwort auf das Erkennungssi gnal (RATD) ein Ausgabesteuersignal (RDOT) erzeugt,
die Eingabepuffereinrichtung (6) als Antwort auf das erste Schreib steuersignal (RWR) aktiviert wird, und
die Verstärkereinrichtung (11a) als Antwort auf das zweite Schreib steuersignal (RWDE) oder das Ausgabesteuersignal (RDOT) aktiviert wird.
3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekenn
zeichnet, daß
die Verstärkereinrichtung (11a) Halteeinrichtungen (111) zum Ver stärken und Halten von Daten, und
auf das zweite Schreibsteuersignal (RWDE) oder das Ausgabesteuersi gnal (RDOT) antwortende Übertragungseinrichtungen (G46, G52, N20) zur Übertragung von Daten von dem Datenbus (DB) zu der Halteein richtung (111) aufweist.
die Verstärkereinrichtung (11a) Halteeinrichtungen (111) zum Ver stärken und Halten von Daten, und
auf das zweite Schreibsteuersignal (RWDE) oder das Ausgabesteuersi gnal (RDOT) antwortende Übertragungseinrichtungen (G46, G52, N20) zur Übertragung von Daten von dem Datenbus (DB) zu der Halteein richtung (111) aufweist.
4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekenn
zeichnet, daß
die Übertragungseinrichtung einen getakteten Inverter (G46) auf
weist.
5. Halbleiterspeichervorrichtung nach Anspruch 3 oder 4, dadurch
gekennzeichnet, daß
die Übertragungseinrichtung ein Transfergate (N20) aufweist.
6. Halbleiterspeichervorrichtung nach einem der Ansprüche 3-5,
mit
einer auf ein extern angelegtes Ausgabefreigabesignal (OE) antwor
tenden Ausgabeeinrichtung (G50, G51) zur Ausgabe von Daten, die in
der Halteeinrichtung (111) gehalten werden.
7. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis
6, mit
einem Eingabe/Ausgabebus (IOB) zur Übertragung von in die Speicher einrichtung (1) zu schreibenden Daten, oder von aus der Speicher einrichtung (1) gelesenen Daten,
einer Schreibpuffereinrichtung (7) zum Empfangen von Daten von dem Datenbus (DB) und zum Anlegen der Daten an den Eingabe/Ausgabebus (IOB), und
einer Vorverstärkereinrichtung (10) zum Verstärken von auf den Ein gabe/Ausgabebus (IOB) gelesenen Daten, und zum Anlegen der ver stärkten Daten an den Datenbus (DB), wobei im Lesebetrieb die erste Steuereinrichtung (9) auf das Erkennungs signal (RATD) antwortet, indem sie zuerst die Vorverstärkereinrich tung (10) und danach die Verstärkereinrichtung (11a) aktiviert, und im Schreibbetrieb die zweite Steuereinrichtung (5a) zuerst die Ein gabepuffereinrichtung (6) aktiviert und danach die Schreibpuffer einrichtung (7) und die Verstärkereinrichtung (11a) aktiviert.
einem Eingabe/Ausgabebus (IOB) zur Übertragung von in die Speicher einrichtung (1) zu schreibenden Daten, oder von aus der Speicher einrichtung (1) gelesenen Daten,
einer Schreibpuffereinrichtung (7) zum Empfangen von Daten von dem Datenbus (DB) und zum Anlegen der Daten an den Eingabe/Ausgabebus (IOB), und
einer Vorverstärkereinrichtung (10) zum Verstärken von auf den Ein gabe/Ausgabebus (IOB) gelesenen Daten, und zum Anlegen der ver stärkten Daten an den Datenbus (DB), wobei im Lesebetrieb die erste Steuereinrichtung (9) auf das Erkennungs signal (RATD) antwortet, indem sie zuerst die Vorverstärkereinrich tung (10) und danach die Verstärkereinrichtung (11a) aktiviert, und im Schreibbetrieb die zweite Steuereinrichtung (5a) zuerst die Ein gabepuffereinrichtung (6) aktiviert und danach die Schreibpuffer einrichtung (7) und die Verstärkereinrichtung (11a) aktiviert.
8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekenn
zeichnet, daß im Schreibbetrieb die zweite Steuereinrichtung (5a)
zuerst ein erstes Schreibsteuersignal (RWR) und danach ein zweites
Schreibsteuersignal (RWDE) erzeugt,
die erste Steuereinrichtung (9) auf das Erkennungssignal (RATD) zu erst mit der Erzeugung eines ersten Ausgabesteuersignals (RPA) und danach mit der Erzeugung eines zweiten Ausgabesteuersignals (RDOT) antwortet,
die Eingabepuffereinrichtung (6) als Antwort auf das erste Schreib steuersignal (RWR) aktiviert wird,
die Schreibpuffereinrichtung (7) als Antwort auf das zweite Schreibsteuersignal (RWDE) aktiviert wird, die Vorverstärkereinrich tung (10) als Antwort auf das erste Ausgabesteuersignals (RPA) akti viert wird, und
die Verstärkereinrichtung (11a) als Antwort auf das zweite Schreib steuersignal (RWDE) oder zweite Ausgabesteuersignals (RDOT) aktiviert wird.
die erste Steuereinrichtung (9) auf das Erkennungssignal (RATD) zu erst mit der Erzeugung eines ersten Ausgabesteuersignals (RPA) und danach mit der Erzeugung eines zweiten Ausgabesteuersignals (RDOT) antwortet,
die Eingabepuffereinrichtung (6) als Antwort auf das erste Schreib steuersignal (RWR) aktiviert wird,
die Schreibpuffereinrichtung (7) als Antwort auf das zweite Schreibsteuersignal (RWDE) aktiviert wird, die Vorverstärkereinrich tung (10) als Antwort auf das erste Ausgabesteuersignals (RPA) akti viert wird, und
die Verstärkereinrichtung (11a) als Antwort auf das zweite Schreib steuersignal (RWDE) oder zweite Ausgabesteuersignals (RDOT) aktiviert wird.
9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis
8, dadurch gekennzeichnet, daß
die Speichereinrichtung (1) eine Mehrzahl von Speicherzellen des
dynamischen Typs aufweist.
10. Verfahren zum Betrieb einer Halbleiterspeichervorrichtung, die
eine Speichereinrichtung (1) zum Speichern von Daten, eine Eingabe
puffereinrichtung (6) zum Empfangen von extern angelegten Daten und
zum Anlegen der Daten an einen Datenbus (DB), und eine Verstärker
einrichtung (11a) zum Verstärken und Halten von auf den Datenbus
(DB) gelesenen Daten aufweist, mit den Schritten:
Erkennung des Übergangs eines Adressensignals zur Erzeugung eines Erkennungssignals (RATD);
Aktivierung der Verstärkereinrichtung (11a) als Antwort auf das Erkennungssignal (RATD) beim Lesebetrieb; und
Aktivierung der Eingabepuffereinrichtung (6) und des weiteren Akti vierung der Verstärkereinrichtung (11a) beim Schreibbetrieb.
Erkennung des Übergangs eines Adressensignals zur Erzeugung eines Erkennungssignals (RATD);
Aktivierung der Verstärkereinrichtung (11a) als Antwort auf das Erkennungssignal (RATD) beim Lesebetrieb; und
Aktivierung der Eingabepuffereinrichtung (6) und des weiteren Akti vierung der Verstärkereinrichtung (11a) beim Schreibbetrieb.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4017662A JPH05217367A (ja) | 1992-02-03 | 1992-02-03 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4244059A1 true DE4244059A1 (de) | 1993-08-05 |
Family
ID=11950069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4244059A Withdrawn DE4244059A1 (de) | 1992-02-03 | 1992-12-24 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5307324A (de) |
JP (1) | JPH05217367A (de) |
KR (1) | KR960002821B1 (de) |
DE (1) | DE4244059A1 (de) |
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KR100301046B1 (ko) * | 1998-09-01 | 2001-09-06 | 윤종용 | 그래픽처리속도를향상시킬수있는듀얼포트를갖는고속싱크로너스메모리장치 |
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- 1992-02-03 JP JP4017662A patent/JPH05217367A/ja not_active Withdrawn
- 1992-10-19 US US07/963,211 patent/US5307324A/en not_active Expired - Fee Related
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KR930018583A (ko) | 1993-09-22 |
JPH05217367A (ja) | 1993-08-27 |
KR960002821B1 (ko) | 1996-02-26 |
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