DE4233947C2 - Ausgangsschaltung für eine integrierte Halbleiterschaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine innerhalb einer integrierten Halbleiterschaltungsvorrichtung angeordne­ te Ausgangsschaltung für die Ausgabe von Signalen anderer Schaltungen in der integrierten Schaltungsvorrichtung.

Ein Beispiel einer Ausgangsschaltung für eine integrierte Halbleiterschaltungsvorrichtung ist in Fig. 1 dargestellt. Die Ausgangsschaltung 1 weist einen Ausgangsabschnitt 101 und einen Steuerabschnitt 102 auf. Der Ausgangsabschnitt 101 weist einen P-Typ MOSFET 5 und einen N-Typ MOSFET 6 auf, deren Leitungspfade in Reihe zwischen eine Spannungsversorgung +V_CC und einen Punkt mit Massepotential geschaltet sind. Die Verbindung der Leitungspfade der MOSFETs 5 und 6 liefert einen Ausgangsknoten N1. Der Steuerabschnitt 102 weist eine NAND- Schaltung 3 auf, dessen Ausgang mit dem Gate des P-Typ MOSFET 5 verbunden ist, und eine NOR-Schaltung 4, dessen Ausgang mit dem Gate des N-Typ MOSFET 6 verbunden ist. Ein Ausgangssteuer­ signal OE und ein Eingangssignal O werden an die NAND-Schal­ tung angelegt, und eine durch einen Inverter 2 erzeugte invertierte Version des Ausgangs­ steuersignales OE und das Eingangssignal O werden an die NOR-Schaltung 4 angelegt. Das Ausgangssteuer­ signal OE und das Eingangssignal O werden durch die anderen Schaltungen innerhalb der Halbleiterschaltungsvorrichtung er­ zeugt, in welcher die Ausgangsschaltung 1 angeordnet ist.

Wenn sich das Ausgangssteuersignal OE bei einem niedrigen Pegel (L) befindet, befindet sich der Ausgangsknoten N1 in einem Zustand hoher Impedanz, und wenn sich das Ausgangssteuersignal OE bei einem hohen Pegel (H) befindet, wird ein Ausgangssignal DO mit demselben Pegel wie das Eingangssignal O an dem Aus­ gangsknoten N1 abgegeben.

Wenn sich insbesondere das Ausgangssteuersignal OE bei dem L- Pegel (niedriger Pegel) befindet, befindet sich das Ausgangssignal der NAND- Schaltung 3 bei dem H-Pegel (hoher Pegel), und demzufolge ist der P-Typ MOSFET 5 nicht-leitend, unabhängig davon, ob das Ein­ gangssignal O den H-Pegel oder den L-Pegel besitzt. Da gleichzeitig ein Signal mit H-Pegel resultierend aus der Invertierung des L-pegeligen Ausgangssteuersignales OE in dem Inverter 2 an die NOR-Schaltung 4 angelegt ist, befindet sich das Ausgangssignal der NOR-Schaltung 4 bei dem L- Pegel und demzufolge ist der N-Typ MOSFET 6 ebenfalls nicht- leitend, unabhängig davon, ob sich das Eingangssignal O bei dem H-Pegel oder bei dem L-Pegel befindet. Dementsprechend er­ gibt sich an dem Ausgangsknoten N1 ein Zustand hoher Impe­ danz.

Nachfolgend wird angenommen, daß sich das Ausgangssteuersignal OE bei dem H-Pegel und das Eingangssignal O ebenfalls bei dem H-Pegel befindet. Das Ausgangssignal der NAND-Schaltung 3, an welche sowohl das Eingangssteuersignal OE als auch das Eingangssignal O angelegt ist, befindet sich bei dem L-Pegel und demzufolge wird der P-Typ MOSFET 5 eingeschaltet. Die NOR- Schaltung 4 empfängt die invertierte Version des H-pegeligen Steuersignales OE, welches sich bei dem L-Pegel befindet, und das Eingangssignal O mit dem H-Pegel und bildet dement­ sprechend ein Ausgangssignal mit dem L-Pegel. Demzufolge ist der N-Typ MOSFET 6 nicht-leitend. Als Ergebnis hiervon nimmt der Ausgangsknoten N1 den H-Pegel an, welcher densel­ ben Pegel wie das Eingangssignal O darstellt.

Wenn sich das Ausgangssteuersignal OE bei dem H-Pegel und das Eingangssignal O bei dem L-Pegel befinden, entwickelt die NAND-Schaltung 3 ein Ausgangssignal mit dem H-Pegel, und folg­ lich ist der P-Typ MOSFET 5 nicht-leitend. Die NOR-Schaltung 4 empfängt ein L-Pegel-Signal, welches die invertierte Version des H-Pegel-Ausgangssteuersignals OE darstellt, sowie das L- Pegel-Eingangssignal O. Dementsprechend befindet sich der Aus­ gang der NOR-Schaltung 4 bei dem H-Pegel, so daß der N-Typ MOSFET 6 leitend ist. Als Folge davon besitzt der Aus­ gangsknoten N1 denselben Pegel wie das Ausgangssignal O, d. h. den L-Pegel.

Eine in Fig. 2 dargestellte Schaltungskarte 103 umfaßt inte­ grierte Halbleiterschaltungen 9 und 10, welche einen Prozessor und einen Co-Prozessor darstellen können. Die integrierte Halbleiterschaltung 9 weist eine Logikschaltung 7 und eine Ausgangsschaltung 110 auf, und die integrierte Halbleiter­ schaltung 10 weist eine Logikschaltung 8 und eine Ausgangs­ schaltung 120 auf. Die in Fig. 1 dargestellte Ausgangsschal­ tung kann sowohl für die Ausgangsschaltung 110 als auch die Ausgangsschaltung 120 verwendet sein.

Die Logikschaltung 7 besitzt eine Verriegelungs- bzw. Zwischenspeicherschaltung 72, welche ein Signal DO2 von der Ausgangsschaltung 120 der Halb­ leiterschaltung 10 und ein Logikgatter 71 verbindet, wenn sich ein an die Verriegelungsschaltung 72 von einer (nicht näher dargestellten) Taktsignalerzeugerschaltung angelegtes Signal C₁ bei einem H-Pegel befindet, und verriegelt das Signal DO2 von der Ausgangsschaltung 120 bei der abfallenden Flanke des Taktsignales C₁. Das Logikgatter 71 führt eine arithmetische Verarbeitung des daran angelegten Signal durch und führt das Ergebnis der arithmetischen Verarbeitung einer Verriege­ lungsschaltung 73 zu. Die Verriegelungsschaltung 73 empfängt ein Taktsignal C₂ von der Taktsignalerzeugerschaltung und verbin­ det den Ausgang von dem Logikgatter 71 mit einem Logikgatter 74, wenn sich das Taktsignal C₂ über einem H-Pegel befindet, und verriegelt den Ausgang von dem Logikgatter 71 bei der ab­ fallenden Flanke des Taktsignales C₂. Das Logikgatter 74 führt eine arithmetische Verknüpfung des Signals der Verriege­ lungsschaltung 73 durch und legt das Verknüpfungsergebnis an die Ausgangsschaltung 110 als ein Eingangssignal O1 synchron mit der ansteigenden Flanke des Taktsignales C₂ an. Die Logikschaltung 7 weist ferner eine Ausgangssteuersi­ gnalerzeugungsschaltung 75 auf. Wenn das Logikgatter 74 für die Lieferung des arithmetischen Verknüpfungsergebnisses bereit ist, liefert die Ausgangssteuersignalerzeugungsschaltung 74 ein H-Pegel-Ausgangssteuersignal OE1 an die Ausgangsschaltung 110 synchron mit der ansteigenden Flanke des Taktsignals C₂, und, nachdem die Zuführung des Operationsergebnisses von dem Logikgatter 71 beendet worden ist, speichert die Ausgangssteuersignalerzeugungsschaltung 75 das Ausgangssteuersignal OE1 mit dem L-Pegel syn­ chron mit der ansteigenden Flanke des Taktsignales C₂ (vgl. Fig. 3b und 3d). Somit erzeugt die Ausgangsschaltung 110 ein Ausgangssignal DO1 mit demselben Pegel wie das Aus­ gangssignal O1 des Logikgatters 74.

Auf ähnliche Weise wie die Logikschaltung 7 weist die Logik­ schaltung 8 ebenfalls eine Verriegelungsschaltung 81, ein Logikgatter 82, eine Verriegelungsschaltung 83, ein Logikgat­ ter 84 und eine Ausgangssteuersignalerzeugungsschaltung 85 auf, und arbeitet auf ähnliche Art und Weise wie die Logikschaltung 7. Die jeweiligen Schaltungskomponenten der Logikschaltung 8 erzeugen Signale, die ähnlich sind mit denen, welche durch die entsprechenden Schaltungskomponenten der Logikschaltung 7 er­ zeugt werden.

Die Verriegelungsschaltung 72 der Logikschaltung 7 ist mit der Ausgangsschaltung 120 über eine Leitung 121 auf der Karte 103 verbunden, und die Verriegelungsschaltung 81 der Logikschal­ tung 8 ist mit der Ausgangsschaltung 110 über eine Leitung 122 auf der Karte 102 verbunden.

Für den ordnungsgemäßen Betrieb der integrierten Halbleiter­ schaltungen 9 und 10 muß eine Zeitperiode T₀ zwischen der an­ steigenden Flanke des Ausgangssteuersignales OE1 oder des Aus­ gangssteuersignales OE2 (von der Ausgangssteuersignal­ erzeugungsschaltung 85) und dem Auftreten des Ausgangssignales DO1 oder des Ausgangssignales DO2 (von der Ausgangsschaltung 120) innerhalb einer Zeitperiode T₁ sein, welche sich zwischen der ansteigenden Flanke des Taktsignales C₂ und der abfallen­ den Flanke des Taktsignales C₁ erstreckt, welches nach der an­ steigenden Flanke des Signales C₂ auftritt. Bei der integrier­ ten Halbleiterschaltung 9 stellt beispielsweise das Eingangs­ signal O1 an die Ausgangsschaltung 110 das Ergebnis der arith­ metischen Operation dar, welche durch das Logikgatter 74 mit dem Ausgangssignal der Verriegelungsschaltung 73 durchgeführt wurde, welche das Ergebnis der in dem Logikgatter 71 durchgeführten arithmetischen Operation an das Logikgatter 74 synchron mit der ansteigenden Flanke des Taktsignales C₂ anlegt. Das Eingangssignal O1 erscheint als das Ausgangssignal DO1 über die Ausgangsschaltung 110. Falls dementsprechend das Ausgangssteuersignal OE1 synchron mit der ansteigen­ den Flanke des Taktsignales C₂ auftritt, ergibt sich eine Ver­ zögerung zwischen der ansteigenden Flanke des Ausgangssteuer­ signales OE1 und dem Auftreten des Ausgangssignales DO1, wobei die Verzögerung durch das Logikgatter 74 und die Ausgangs­ schaltung 110 verursacht werden. Falls das Logikgatter 74 eine größere Verzögerung erzeugt und dementsprechend das Eingangs­ signal O1 und das Ausgangssignal DO1 gebildet werden, nach­ dem sich das Taktsignal C₁ in den L-Pegel ändert, wie es durch strichpunktierte Linien in den Fig. 3c und 3e angedeutet ist, wird das Ausgangssignal DO1 von der Ausgangsschaltung 110 nicht ordnungsgemäß verriegelt.

Demgemäß ist es notwendig, auf der Schaltungskarte 103 solche integrierten Halbleiterschaltungen 9 und 10 auszuwählen und anzuordnen, daß die Ausgangssignale DO1 und DO2 innerhalb der Zeitperiode T₁ erzeugt werden können.

Für die Auswahl der für die Verwendung als die Schaltungen 9 und 10 geeigneten integrierten Halbleiterschaltungen wird eine Bezugszeitperiode verwendet. Diese Bezugszeitperiode ist der­ art, daß bei einer Erzeugung der Ausgangssignale DO1 und DO2 innerhalb der Bezugszeitperiode diejenigen integrierten Halb­ leiterschaltungen, welche derartige Ausgangssignale erzeugen, als akzeptierbar aufgefaßt werden, während diejenigen inte­ grierten Halbleiterschaltungen, die die Ausgangssignale DO1 oder DO2 nicht innerhalb der Bezugszeitperiode erzeugen, zu­ rückgewiesen werden. Die Bezugszeitperiode wird durch Simula­ tion der Schaltungen 9 und 10 sowie einer Anordnung und Verbindung von integrierten Halbleiterschaltungen auf der Schaltungskarte 103 erhalten.

Es ist jedoch schwierig, Modelle der Eigenschaften der Tran­ sistoren der integrierten Halbleiterschaltungen 9, 10 sowie die Signalübertragungseigenschaften entlang der Signalpfade herzustellen. Demzufolge ist die Genauigkeit der simulierten Referenzeitperiode für die Auswahl gering. Dementsprechend wurde die tatsächliche Referenzzeitperiode für die Auswahl der geeigneten integrierten Halbleiterschaltungen so bestimmt, daß ein gewisses Spiel zur simulierten oder berechneten Referenz­ zeitperiode hinzugefügt wurde. Dies bedeutet, daß das Krite­ rium ungenauer wird, so daß an sich akzeptierbare integrierte Halbleiterschaltungen unnötigerweise zurückgewiesen werden.

Aus DE 33 43 700 A1 ist eine dem Oberbegriff des Patentanspruchs 1 entsprechende Ausgangsschaltung bekannt. Diese Ausgangsschaltung ist für eine Three-State-Logik ausgelegt, bei der die Steuerschaltung durch einen Phasenkomparator gebildet ist, dem zwei Impulssignale gleicher Frequenz zugeführt werden. Je nach gegenseitiger Phasenlage der beiden Impulssignale erzeugt der Phasenkomparator unterschiedliche Ausgangssignale, die einen nachgeschalteten, aus MOS-Transistoren bestehenden Schaltungsabschnitt so steuern, daß am Ausgangsanschluß jeweils einer der drei möglichen Zustände auftritt. Die Steuerung erfolgt somit durch zwei Eingangs-Impulssignale, wobei die Information in deren jeweiliger gegenseitiger Phasenbeziehung liegt.

Die DE 37 15 159 C2 offenbart eine Chip-Select-Schaltung, der als Eingangssignale ein Chip-Auswahlsignal und ein Steuersignal zugeführt werden, die über UND-Glieder miteinander verknüpft werden. Die jeweils entgegengesetzten logischen Pegel besitzenden Ausgangssignale der beiden UND- Glieder dienen zur Chip-Auswahl.

In Tietze-Schenk "Halbleiter-Schaltungstechnik", 3. Auflage, 1974, S. 505, ist ein in C-MOS-Technik aufgebauter Inverter beschrieben, der zwei in Reihe zwischen zwei Spannungsversorgungsleitungen geschaltete MOS-Feldeffekttransistoren besitzt und das an ihn angelegte Eingangssignal invertiert.

Der Erfindung liegt die Aufgabe zugrunde, eine Ausgangsschaltung für eine integrierte Halbleiterschaltung zu schaffen, bei der eine präzise Referenzzeitperiode für die Auswahl akzeptierbarer integrierter Halbleiterschaltungen vorgebbar ist.

Diese Aufgabe wird mit den im Patentanspruch 1 genannten Merkmalen gelöst.

Eine vorteilhafte Ausgestaltung der Erfindung ist im Patentanspruch 2 angegeben.

Mit vorliegender Erfindung wird eine Ausgangsschaltung für eine integrierte Halbleiterschaltung geschaffen, die mit drei Eingangssignalen, nämlich einem (Daten-) Eingangssignal, einem Referenzsignal und einem gegenüber dem Referenzsignal verzögerten Steuersignal arbeitet. Durch diese erfindungsgemäße Ausgestaltung läßt sich ein definiertes Schaltverhalten der Ausgangsschaltung sicherstellen, wobei insbesondere das zeitliche Verhalten definiert ist. Somit läßt sich bei der Funktionsüberprüfung der Ausgangsschaltungen nach dem Herstellungsschritt ein definiertes Referenzzeitintervall vorgeben, innerhalb dessen die Ausgangssignale der Ausgangsschaltung ihren definierten Zustand bei korrekter Funktionsfähigkeit einnehmen müssen.

Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung. Es zeigt

Fig. 1 ein Schaltungsdiagramm einer Ausgangsschaltung für eine integrierte Halbleiterschaltung;

Fig. 2 integrierte Halbleiterschaltungen mit Ausgangsschal­ tungen gemäß Fig. 1, die auf einer Schaltungskarte angeordnet sind;

Fig. 3 Wellenformen zur Erläuterung der Betriebsweise der Ausgangsschaltungen gemäß Fig. 2;

Fig. 4 ein Schaltungsdiagramm entsprechend einem ersten Aus­ führungsbeispiel der vorliegenden Erfindung;

Fig. 5 eine Wahrheitstabelle für die Ausgangsschaltung gemäß Fig. 4;

Fig. 6 integrierte Halbleiterschaltungen mit Ausgangsschal­ tungen gemäß Fig. 4, welche auf einer Schaltungskarte angeord­ net sind;

Fig. 7 Wellenformen zur Erläuterung der Betriebsweise der Schaltungen gemäß Fig. 6;

Fig. 8 eine Zeitablaufrelation eines Ausgangssteuersignales, eines Steuersignales und eines Ausgangssignales in der Aus­ gangsschaltung gemäß Fig. 4;

Fig. 9 die Beziehung zwischen einer Steuersignalverzögerung und einer Ausgangssignalverzögerung in der Ausgangsschaltung gemäß Fig. 4;

Fig. 10 ein Blockdiagramm von integrierten Halbleiterschal­ tungen mit Ausgangsschaltungen entsprechend einem zweiten Aus­ führungsbeispiel der vorliegenden Erfindung;

Fig. 11 ein Blockdiagramm von einer der Ausgangsschaltungen entsprechend dem in Fig. 10 dargestellten Ausführungsbeispiel;

Fig. 12 ein Blockdiagramm eines Schieberegisters, das Schieberegisterstufen in den jeweiligen Schaltungen der in Fig. 11 gezeigten Ausgangsschaltungen aufweist;

Fig. 13 ein Schaltungsdiagramm von einer der Schieberegister­ stufen, die in Fig. 12 dargestellt sind;

Fig. 14 Wellenformen zur Erläuterung der Betriebsweise des Schieberegisters gemäß Fig. 12;

Fig. 15 ein Schaltungsdiagramm einer Ausgangsschaltung;

Fig. 16 eine Wahrheitstabelle für die Ausgangsschaltung gemäß Fig. 15;

Fig. 17 ein Schaltungsdiagramm einer Ausgangsschaltung;

Fig. 18 eine Wahrheitstabelle für die in Fig. 17 dargestellte Ausgangsschaltung;

Fig. 19 ein Schaltungsdiagramm einer Ausgangsschaltung;

Fig. 20 eine Wahrheitstabelle für die in Fig. 19 dargestellte Ausgangsschaltung;

Fig. 21 ein Schaltungsdiagramm einer Ausgangsschaltung ent­ sprechend einem dritten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 22 ein Schaltungsdiagramm einer Ausgangsschaltung ent­ sprechend einem vierten Ausführungsbeispiel der vorliegenden Erfindung.

Fig. 4 zeigt eine Ausgangsschaltung 11 entsprechend einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Die Ausgangsschaltung 11 weist einen Ausgangsabschnitt 201 und einen Steuerabschnitt 202 auf. Der Ausgangsabschnitt 201 weist auf ähnliche Art und Weise wie der Ausgangsabschnitt 101 der in Fig. 1 dargestellten Ausgangsschaltung einen P-Typ MOSFET 16 und einen N-Typ MOSFET 17 auf, deren Verbindungspfade in Reihe zwischen einer Spannungsversorgung +V_CC und einem Punkt mit Massepotential verbunden sind. Ein Ausgangsknoten N11 ist bei der Verbindung der Verbindungspfade der beiden MOSFETs an­ geordnet.

Der Steuerabschnitt 202 umfaßt eine NAND-Schaltung 14, die einen Ausgang an das Gate des P-Typ MOSFET 16 liefert. Die NAND-Schaltung 14 empfängt eine invertierte Version eines Aus­ gangssignales von einer NAND-Schaltung 12, welche durch einen Inverter 13 invertiert ist, und ferner ein Eingangssignal O. Die NAND-Schaltung 12 empfängt ein Ausgangssteuersignal OE und ein Steuersignal ψ.

Der N-Typ MOSFET 17 empfängt bei seinem Gate ein Ausgangs­ signal von einer NOR-Schaltung 15. Die NOR-Schaltung 15 empfängt das Ausgangssignal der NAND-Schaltung 12 und das Ein­ gangssignal O.

Mit dem bei dem L-Pegel befindlichen Steuersignal ψ befindet sich das Ausgangssignal der NAND-Schaltung 12 bei dem H-Pegel unabhängig davon, ob sich das Ausgangssteuersignal OE bei dem H-Pegel oder dem L-Pegel befindet. Der Ausgang der NAND-Schal­ tung 12 wird durch den Inverter 13 invertiert und anschließend an die NAND-Schaltung 14 angelegt. Demzufolge befindet sich das Ausgangssignal der NAND-Schaltung 14 bei dem H-Pegel, un­ abhängig davon, ob sich das Eingangssignal O bei dem H-Pegel oder dem L-Pegel befindet. Hierdurch wird der P-Typ MOSFET 16 nicht-leitend. Da des weiteren das Ausgangssignal bei dem H- Pegel von der NAND-Schaltung 12 an die NOR-Schaltung 15 ange­ legt ist, befindet sich das Ausgangssignal der NOR-Schaltung 15 bei dem L-Pegel unabhängig davon, ob sich das Eingangs­ signal O bei dem H-Pegel oder dem L-Pegel befindet. Der N-Typ MOSFET 17 ist ebenfalls nicht-leitend. Somit befindet sich der Ausgangsknoten N11 in einem Zustand hoher Impedanz, da beide MOSFETs 16 und 17 nicht-leitend sind.

Wenn sich das Steuersignal ψ bei dem H-Pegel und das Ausgangs­ steuersignal OE bei dem L-Pegel befinden, befindet sich der Ausgang der NAND-Schaltung 12 bei dem H-Pegel, so daß sich wie bei der vorstehend beschriebenen Situation der Ausgangsknoten N11 in einem Zustand hoher Impedanz befindet.

Da sich sowohl das Steuersignal ψ als auch das Ausgangssteuer­ signal OE bei dem H-Pegel befinden, befindet sich das Aus­ gangssignal der NAND-Schaltung 12 bei dem L-Pegel, welches durch den Inverter 13 invertiert ist und an die NAND-Schaltung 14 angelegt ist. Das L-Pegel Ausgangssignal von der NAND- Schaltung 12 wird an die NOR-Schaltung 15 angelegt. Dement­ sprechend wird ein Ausgangssignal DO entsprechend dem Pegel des Eingangssignales O erzeugt. Wenn sich beispielsweise das Eingangssignal O bei dem H-Pegel befindet, erzeugt die NAND- Schaltung 14 ein Ausgangssignal bei dem L-Pegel, und die NOR- Schaltung 15 erzeugt ein Ausgangssignal bei dem L-Pegel, wo­ durch der P-Typ MOSFET 16 bzw. der N-Typ MOSFET 17 ein- bzw. ausgeschaltet werden. Dementsprechend wird das Ausgangssignal DO bei dem H-Pegel erzeugt. Da sich das Eingangssignal O bei dem L-Pegel befindet, befindet sich das Ausgangssignal der NAND-Schaltung 14 bei dem H-Pegel und das Ausgangssignal der NOR-Schaltung 15 bei dem H-Pegel. Demgemäß ist der P-Typ MOSFET 16 nicht-leitend, während der N-Typ MOSFET 17 leitend ist, so daß das Ausgangssignal DO mit dem L-Pegel erzeugt wird.

Die Beziehung des Ausgangssteuersignales OE, des Steuersigna­ les ψ, des Eingangssignales O und des Ausgangssignales DO sind in Fig. 5 dargestellt.

Die in Fig. 4 gezeigte Ausgangsschaltung 11 kann für jede der Ausgangsschaltungen 1120 und 1121 gemäß Fig. 6 verwendet sein. Die Ausgangsschaltungen 1120 und 1121 und die Logikschaltungen 18 und 19 bilden jeweils integrierte Halbleiterschaltungen 20 und 21. Die Logikschaltungen 18 und 19 weisen Konfigurationen auf, die ähnlich sind zu denjenigen der in Fig. 2 gezeigten Logikschaltungen 7 und 8. Die integrierten Halbleiterschaltun­ gen 20 und 21 sind auf einer Karte 203 angeordnet, wobei die Ausgangsschaltung 1120 über eine Leitung 222 mit einer Verrie­ gelungsschaltung (entsprechend der Verriegelungsschaltung 81 gemäß Fig. 2) in der Logikschaltung 19 verbunden ist. Die Aus­ gangsschaltung 1121 ist mit einer Verriegelungsschaltung (entsprechend der Verriegelungsschaltung 72 gemäß Fig. 2) in der Logikschaltung 18 über eine Leitung 221 verbunden. Bei der praktischen Verwendung der integrierten Halbleiterschaltungen 20 und 21 sind die an die Ausgangsschaltungen 1120 und 1121 angelegten Steuersignale ψ₁ und ψ₂ (die dem Steuersignal ψ ge­ mäß Fig. 5 entsprechen) auf den H-Pegel gesetzt. Mit dieser Anordnung gemäß den Ausgangsschaltungen 110 und 120 gemäß Fig. 2 befinden sich die Ausgangssignale DO1 und DO2 bei einem Zu­ stand hoher Impendanz, wenn sich die Ausgangssteuersignale OE1 und OE2 bei dem L-Pegel befinden, die Ausgangssignale DO1 und DO2 befinden sich bei dem L-Pegel, wenn sich die Ausgangssteu­ ersignale OE1 und OE2 bei dem H-Pegel befinden, und sich das Eingangssignal O bei dem L-Pegel befindet, und die Ausgangs­ signale DO1 und DO2 befinden sich bei dem H-Pegel, wenn sich die Ausgangssteuersignale OE1 und OE2 bei dem H-Pegel befinden und sich das Eingangssignal bei dem H-Pegel befindet.

Bei einer Variation der Zeit, wenn sich das Steuersignal ψ₁ oder ψ₂ von dem L-Pegel auf den H-Pegel ändert, kann eine zweite Zeitperiode T₀ von der ansteigenden Flanke des Aus­ gangssteuersignales OE1 oder OE2 mit dem Auftreten des Aus­ gangssignales DO1 oder DO2 von der Ausgangsschaltung 1120 oder 1121 (dargestellt in Fig. 7d und 7f) variiert werden. Aufgrund dieses Vorteils ist es möglich, eine Referenzzeitperiode T für die Auswahl akzeptabler integrierter Halbleiterschaltungen zu bestimmen, welche als integrierte Halbleiterschaltungen 20 oder 21 aus einer Vielzahl von massenproduzierten integrierten Halbleiterschaltungen verwendet werden können.

Bei der integrierten Halbleiterschaltung 20, wie es beispiels­ weise in den Fig. 7b und 7d gezeigt ist, steigt das Ausgangs­ steuersignal OE1 bei dem Zeitpunkt an, wenn das Taktsignal C₂ ansteigt, und die Ausgangsschaltung 1120 erzeugt das Ausgangs­ signal DO1 als Reaktion auf das Ausgangssignal O1 der Logik­ schaltung 18 mit einer Zeitverzögerung T₂ nach der ansteigen­ den Flanke des Steuersignales ψ₁, welche nach dem Anstieg des Ausgangssteuersignales OE1 auftritt (vgl. Fig. 7b-7f). Die Verzögerungszeit T₂ variiert für unterschiedliche integrierte Halbleiterschaltungen. Wie im Falle der vorstehend beschriebe­ nen Schaltung muß das Ausgangssignal DO1 vor der abfallenden Flanke des Taktsignales C₁ erzeugt sein. Bei der praktischen Verwendung der integrierten Halbleiterschaltung 20 wird das Steuersignal ψ₁ auf den H-Pegel gesetzt. Dementsprechend wird das Ausgangssignal DO1 mit einer bestimmten Verzögerungszeit T₂ der integrierten Halbleiterschaltung 20 nach dem Anstieg des Ausgangssteuersignales OE1 erzeugt. Diese integrierte Halbleiterschaltung wird als akzeptierbar angesehen, falls sich das Auftreten des Ausgangssignales DO1 vor der ansteigen­ den Flanke des Taktsignales C₂ befindet. Um zu bestimmen, ob eine bestimmte integrierte Halbleiterschaltung akzeptiert oder zurückgewiesen wird, ist es notwendig, die Dauer der Verzöge­ rungszeit T₂ zu bestimmen und mit einer Referenzzeitperiode T zu vergleichen. Falls die Dauer der Verzögerungszeit T₂ dieser besonderen integrierten Halbleiterschaltung länger ist als die Referenzzeitperiode T, sollte diese integrierte Schaltung zu­ rückgewiesen werden.

Diese Referenzzeitperiode T wird auf die folgende Art und Weise bestimmt. Unter Bezugnahme auf die Fig. 8a und 8b kann durch Variation einer Zeit Td von der ansteigenden Flanke des Taktsignales C₂ und somit von der ansteigenden Flanke des Aus­ gangssteuersignales OE1 zur ansteigenden Flanke des Steuersi­ gnales ψ₁ zu beispielweise, wie gezeigt, Td1, Td2 oder Td3 die Zeit zwischen der ansteigenden Flanke des Ausgangssteuersignales OE1 und dem Auftreten des Ausgangssignales DO1 ebenfalls auf jeweils beispielsweise T₀1, T₀2 oder T₀3 variiert werden. Das Steuersignal ψ₁ mit einer zur Zeit des Auftretens varia­ blen ansteigenden Flanke kann durch einen kommerziell erhältli­ chen Tester mit einer derartigen Funktion zur Verfügung gestellt werden.

Durch Messen der Verzögerungszeiten Td und T₀ von einer der massenproduzierten integrierten Halbleiterschaltungen 20 wird beispielsweise für die Verzögerungszeiten der Schaltung mit der schnellsten Betriebsgeschwindigkeit eine Kurve wie etwa die in Fig. 9 dargestellte erzeugt. Dann werden diese inte­ grierte Halbleiterschaltung 20 und eine zufällig aus den für die Schaltung 21 bestimmten integrierten Halbleiterschaltungen ausgewählte auf der Karte 203 angeordnet. Während die beiden Schaltungen betrieben werden, wird der Zeitablauf der anstei­ genden Flanke des Steuersignales ψ₁ variiert und das Ausgangs­ signal DO2 von der Schaltung 21 durch den Tester überwacht, um hierdurch einen kritischen Wert Tda der Verzögerungszeit Td zu bestimmen, welche für einen normalen Betrieb der integrierten Halbleiterschaltungen 20 und 21 benötigt wird. Der Zustand und der Wert des Ausgangssignales DO2 der integrierten Halbleiter­ schaltung 21 sind bereits aus der Simulation bekannt. Demgemäß gibt der Wert von Td, bei dem das Ausgangssignal DO2 einen Wert annimmt, der unterschiedlich ist von dem Wert, welcher angenommen werden sollte, den kritischen Wert Tda vor.

Der kritische Wert Tda wird für eine Vielzahl von als die Schaltung 21 verwendeten, unterschiedlichen Halbleiteraus­ gangsschaltungen gemessen, um hierdurch eine Vielzahl von Tda- Werten zu erhalten. Diese Tda-Werte werden gemittelt, und es wird T₀a als Mittelwert der Tda-Werte aus der Kurve gemäß Fig. 9 bestimmt. Der somit bestimmte Wert von T₀a stellt die kriti­ sche Verzögerungszeit von der ansteigenden Flanke des Aus­ gangssteuersignales ψ₁ bis zum Auftreten des Ausgangssignales DO1 dar, welche von der integrierten Halbleiterschaltung 20 benötigt wird. Der durch Abziehen eines Spieles (z. B. ein Wert gleich dem Dreifachen der Standardabweichung der Tda-Werte) von diesem kritischen Wert von T₀a wird als Referenzzeit­ periode T zur Auswahl der für die Schaltung 20 geeigneten in­ tegrierten Halbleiterschaltungen verwendet.

Da sich das Steuersignal ψ₁ bei dem H-Pegel befindet, werden die Taktsignale C₁ und C₂ und das Eingangssignal DI1 in jede der für die Verwendung als die Schaltung 20 bestimmten inte­ grierten Halbleiterschaltungen angelegt, um die in dieser Schaltung erzeugte Zeitverzögerung T₀ zu messen. Falls die Zeitverzögerung T₀ kürzer ist als die Referenzzeitverzögerung T, wird diese integrierte Schaltung für die Verwendung der in­ tegrierten Halbleiterschaltung 20 akzeptiert.

Auf ähnliche Art und Weise wird die Referenzzeitperiode T für die Auswahl der akzeptierbaren integrierten Halbleiterschal­ tungen für die Schaltung 21 bestimmt, und unter Verwendung der somit bestimmten Referenzzeitperiode T die akzeptierbaren Schaltungen für die integrierte Halbleiterschaltung 21 ausge­ wählt.

Bei einer integrierten Halbleiterschaltung, welche eine Viel­ zahl von Ausgangsschaltungen enthält, würde ein Steuersignal ψ wie dasjenige, welches bei dem ersten Ausführungsbeispiel für die entsprechende Schaltung der Ausgangsschaltungen vorberei­ tet ist, jedoch unerwünschterweise die Anzahl der Anschlüsse vergrößern. Das in Fig. 10 dargestellte zweite Ausführungsbei­ spiel löst dieses Problem.

Gemäß Fig. 10 kann eine integrierte Halbleiterschaltung 26 eine Logik-LSI-Schaltung, wie beispielsweise einen Prozessor, darstellen. Die Schaltung 26 weist Ausgangsschaltungen 24a-24f auf. Die Speicherabschnitte 22a-22f gemäß diesem Ausführungs­ beispiel können eine beliebige Speichervorrichtung darstellen, sofern sie nur zeitweise ein Signal halten und das somit ge­ haltene Signal übertragen und ausgeben können. Bei diesem Aus­ führungsbeispiel kann ein Schieberegister als Speicherab­ schnitt verwendet sein. Jede der Ausgangsschaltungen 24a-24f empfängt ein Ausgangssteuersignal OE, ein erstes Eingangssi­ gnal O1-O6, ein Schieberegisterrücksetzsignal ψr, ein Schiebe­ registerverschiebesignal ψs zum Verschieben eines Signales SI₁, welches über die Speicherabschnitte 22a-22f aufeinander­ folgend an einen Schieberegistereingangsanschluß angelegt ist, sowie ein Steuersignal ψe. Die integrierte Halbleiterschaltung 26 weist ferner eine Logikschaltung 25 auf, die mit Takt­ signalen C₁ und C₂ betrieben wird und als Reaktion auf Ein­ gangssignale DI1-DI3 ein Ausgangssteuersignal OE1-OE6 und die ersten Eingangssignale O1-O6 für die jeweiligen Schaltungen der Ausgangsschaltungen 24a-24f liefert. Die Logikschaltung 25 ist ähnlich wie die Logikschaltung 18 oder 19 gemäß dem ersten Ausführungsbeispiel.

Jede der Ausgangsschaltungen 24a-24f weist dieselbe Konfigura­ tion wie die in Fig. 11 dargestellte Ausgangsschaltung 24 auf. Die Ausgangsschaltung 24 umfaßt eine Schieberegisterstufe 22, welche ein Schieberegisterverschiebesignal ψs (tatsächlich be­ stehend aus zwei Signalen ψs1 und ψs2), ein Schieberegister­ rücksetzsignal ψr und ein Schieberegistereingangssignal SI empfängt. Die Ausgangsschaltung 24 umfaßt des weiteren eine ODER-Schaltung 23, welche einen Ausgang TE der Schieberegi­ sterstufe 22 und ein Steuersignal ψe empfängt und eine Aus­ gangsstufe 11a ähnlich zu der in Fig. 4 dargestellten Schal­ tung 11, welche ein Ausgangssteuersignal OE, einen Ausgang der ODER-Schaltung 23 und ein Eingangssignal O empfängt.

Wenn bei der in Fig. 11 dargestellten Ausgangsschaltung 24 das Rücksetzsignal ψr an die Schieberegisterstufe 22 angelegt ist, wird der darin gehaltene Wert auf den H-Pegel zurückgesetzt, und die Schieberegisterstufe 22 erzeugt bei seinem Anschluß TE ein "H"-Signal. Das bei seinem Eingang das H-Signal empfan­ gende ODER-Gatter 23 erzeugt einen H-Ausgang unabhängig von dem Zustand des Steuersignales ψe. Somit wird ein Ausgangs­ signal DO entsprechend dem Eingangssignal O bei dem Ausgangs­ knoten der Ausgangsstufe 11a erzeugt. Die Ausgangsschaltung 24 wird typischerweise mit dieser Signalbedingung verwendet.

Wenn das Eingangssignal SI bei dem L-Pegel und das Schiebesi­ gnal ψs an die Schieberegisterstufe 22 angelegt sind, geht der von der Registerstufe 22 gehaltene Wert auf den L-Pegel, der bei dem Anschluß TE erzeugt wird. Mit dem an einem Eingang an­ gelegten L-Signal hängt der Ausgang des ODER-Gatters 23 von dem Steuersignal ψe ab, welches an dem anderen Eingang des ODER-Gatters 23 angelegt ist. Somit kann der Zeitablauf, bei dem das Ausgangssignal DO bei dem Ausgangsknoten als Reaktion des Eingangssignales O erzeugt wird, durch das Steuersignal ψe gesteuert werden. Die Ausgangsschaltung 24 wird mit dieser Signalbedingung zur Messung der vorstehend beschriebenen Refe­ renzzeitperiode T für die Auswahl von akzeptierbaren inte­ grierten Halbleiterschaltungen verwendet. Die Ausgangsstufe 11a wird in denselben Zustand wie die in Fig. 4 gezeigte Aus­ gangsschaltung 11 versetzt, welche die Bestimmung der Auswahl­ referenzzeitperiode T ermöglicht, wie im Falle der Ausgangs­ schaltung 11 gemäß Fig. 4.

Ein Beispiel des in Fig. 10 gezeigten Schieberegisters (22a-22f) ist im Detail in Fig. 12 dargestellt, und ein Beispiel der in Fig. 11 gezeigten Schieberegisterstufe ist im Detail in Fig. 13 dargestellt. Gemäß Fig. 12 empfängt die Schieberegi­ sterstufe 22a das Schieberegistereingangssignal SI, die Schie­ beregisterverschiebesignale ψs1 und ψs2, und das Schieberegi­ sterrücksetzsignal ψr. Die Schieberegisterstufe 22b empfängt das Ausgangssignal SOa von der Schieberegisterstufe 22a, die Schieberegisterverschiebesignale ψs1 und ψs2 und das Schiebe­ registerrücksetzsignal ψr. Die Schieberegisterstufen 22c-22f weisen dieselbe Konfiguration auf wie die Schieberegisterstufe 22b, und empfangen die Ausgangssignale von ihren vorhergehen­ den Stufen, sowie die Schieberegisterverschiebesignale ψs1 und ψs2, und das Schieberegisterrücksetzsignal ψr. Die Einzelhei­ ten der Schieberegisterstufe 22a gemäß Fig. 12 sind in Fig. 13 dargestellt. Gemäß Fig. 13 weist die Schieberegisterstufe 22a eine erste Verriegelungsschaltung 1223 mit Inverter 223 und 224, wobei der Eingang des Inverters 223 mit dem Ausgang des Inverters 224 bei einem Schaltungsknoten N228 verbunden ist, eine zweite Verriegelungsschaltung 1226 mit Inverter 2226 und 227, wobei der Eingang des Inverters 226 mit dem Ausgang des Inverters 227 bei einem Schaltungsknoten N229 verbunden ist, einen N-Typ MOSFET 222, der zwischen dem das Schieberegister­ eingangssignal SI empfangenden Anschluß und der ersten Verrie­ gelungsschaltung 1223 verbunden ist und das Schieberegister­ verschiebesignal ψs1 bei seinem Gate empfängt, einen N-Typ MOSFET 225, der zwischen den ersten und zweiten Verriegelungs­ schaltungen 1223 und 1226 verbunden ist und das Schieberegi­ sterverschiebesignal bei seinem Gate empfängt, und einen P-Typ MOSFET 221 auf, der zwischen einer +V_CC-Spannungsversorgung und dem Knoten N2228 verbunden ist und das Schieberegister­ rücksetzsignal ψr bei seinem Gate empfängt. Die weiteren Schieberegisterstufen 22b-22f weisen eine Konfiguration auf, die ähnlich ist zu der Schieberegisterstufe 22a gemäß Fig. 13.

Die Betriebsweise der Schieberegisterstufe 22a ist wie folgt:
Für die Initialisierung werden das Schieberegisterrücksetz­ signal ψr und das Schieberegisterrücksetzsignal ψs2 jeweils auf die L-Pegel gesetzt, wodurch die Knoten N228 und N229 auf die H- und L-Pegel gesetzt werden.

Damit die Schieberegisterstufe 22a ein L-Pegel-Signal hält, werden das Schieberegistereingangssignal SI bei dem L-Pegel und das Schieberegisterverschiebesignal ψs1 bei dem H-Pegel derart angelegt, daß der Knoten N228 bei dem H-Pegel liegt. Anschließend wird das Schieberegisterverschiebesignal ψs2 auf den H-Pegel gesetzt, um hierdurch den Knoten N229 auf "H" zu setzen, so daß die Schieberegisterstufe 222a für den Empfang des nächsten Wertes und für die Lieferung eines Ausganges an die darauffolgende Stufe bereit ist.

Zum Halten des H-Pegels in der Schieberegisterstufe 22a wird die Stufe 22 im wesentlichen auf dieselbe Art und Weise wie vorstehend beschrieben zum Halten des L-Pegels betrieben, mit Ausnahme davon, daß der Pegel des Schieberegistereingangs­ signales SI, welches an die Schieberegisterstufe 22a angelegt ist, sich auf dem H-Pegel befindet.

Als nächstes wird unter Bezugnahme auf die Fig. 14a-14j das jeweilige Einstellen von beispielsweise "H", "L", "H", "H", "H" sowie "H" in den Schieberegisterstufen 22a-22f erläutert. Zuerst werden bei einem Zeitpunkt t₁ das Schieberegisterrück­ setzsignal ψr und das Schieberegisterverschiebesignal ψs2 je­ weils auf die L- und H-Pegel versetzt, um hierdurch die Schie­ beregisterstufen 22a-22f zum Halten von "H" zu initialisieren. Als nächstes wird bei einem Zeitpunkt t₂ das Schieberegister­ verschiebesignal ψs1 in "H" versetzt, so daß bewirkt wird, daß die Schieberegisterstufe 22a den Wert L des Schieberegister­ eingangssignales SI aufnimmt. Bei einem Zeitpunkt t₃ wird das Schieberegisterverschiebesignal ψs2 zu "H" gemacht, und bei einem Zeitpunkt t₄ wird das Schieberegisterverschiebesignal ψs1 zu "H" gemacht, wodurch die Schieberegisterstufe 22a den "H" -Wert des Schieberegistereingangssignales SI aufnimmt, und zur selben Zeit wird der L-Wert in der Schieberegisterstufe 22a auf die Schieberegisterstufe 22b verschoben. Dabei werden die in den jeweiligen Schieberegisterstufen 22b-222f gehalte­ nen Daten nach rechts verschoben. Auf diese Weise werden die Werte "H", "L", "H", "H", "H" sowie "H" in den Schieberegi­ sterstufen 22a-22f eingestellt.

Als nächstes wird unter Bezugnahme auf beispielsweise das Aus­ gangssignal DO2 von der Ausgangsschaltung 24b erläutert, wie eine Bezugszeitperiode T für die Auswahl einer akzeptablen in­ tegrierten Halbleiterschaltung für die Schaltung 26 bestimmt wird.

Damit das Ausgangssignal DO2 von der Ausgangsschaltung 24b, (aus den Ausgangsschaltungen 24a-24f) wie gewünscht mit dem Steuersignal ψe gesteuert werden kann, werden die Schieberegi­ sterstufen 22a-22f jeweils in die Zustände "H", "L", "H", "H", "H" sowie "H" auf die vorstehend beschriebene Art und Weise gesetzt.

Daran anschließend wird auf die dem ersten Ausführungsbeispiel fol­ gende Weise der Zeitablauf des Auftretens des Ausgangssignales DO2 von der Ausgangsschaltung 24b durch das Steuersignal ψe variiert, um hierdurch die Auswahlreferenzzeitperiode T für die integrierte Halbleiterschaltung 26 zu bestimmen. Des wei­ teren kann durch Variieren der Einstellungen der Schieberegi­ sterstufen 22a-22f die Auswahlreferenzzeitperiode T für eine beliebige der Ausgangsschaltungen bestimmt werden. Beispiels­ weise brauchen im Fall, daß die Ausgangssignale DO3 und DO4 von den jeweiligen Ausgangsschaltungen 24c und 24d gleichzei­ tig zueinander auftreten müssen, deren Auswahlreferenzzeit­ perioden nicht getrennt voneinander bestimmt werden. In einem derartigen Fall werden die Schieberegisterstufen 22a-222f in die Zustände "H", "L", "H", "H", "H" und "H" gesetzt.

Fig. 15 zeigt eine Ausgangsschaltung 34. Die Ausgangsschaltung 34 umfaßt eine NAND-Schaltung 27, welche ein Eingangssignal O und ein Steuersignal ψ empfängt. Der Ausgang von der NAND-Schaltung 27 ist mit den jeweiligen Gates eines P-Typ MOSFET 28 und eines N-Typ MOSFET 29 verbunden. Die P-Typ und H-Typ MOSFETs 28 und 29 weisen Leitungspfade auf, die in Reihe zwischen einem +V_CC Knoten und einem Masseknoten verbun­ den sind, wobei ein Ausgangsknoten bei der Verbindung der Lei­ tungspfade dieser MOSFETs vorgesehen ist. Die Beziehung des Eingangssignales O, des Steuersignales ψ und des Ausgangs­ signales DO in dieser Ausgangsschaltung 34 ist in Fig. 16 ge­ zeigt.

Für eine normale Verwendung der Ausgangsschaltung 34 ist das Steuersignal ψ auf den H-Pegel festgelegt, so daß die Ausgangs­ schaltung 34 das Ausgangssignal DO erzeugt, welches von dem Eingangssignal O abhängt. Somit wird das Ausgangssignal DO niemals in einen Zustand hoher Impedanz gesetzt. Zur Bestim­ mung der Referenzzeitperiode T für die Auswahl akzeptabler in­ tegrierter Halbleiterschaltungen wird das Auftreten eines Überganges des Steuersignales ψ von dem L-Pegel auf den H- Pegel relativ zur ansteigenden Flanke des Taktsignales C₂ ver­ zögert. In diesem Fall kann der Zeitablauf des Überganges von "L" auf "H" des Ausgangssignales DO wie gewünscht über das Steuersignal ψ gesteuert werden. Somit kann auf eine ähnlich zu der unter Bezugnahme auf das erste Ausführungsbeispiel er­ läuterten Art und Weise, die Auswahlreferenzzeit T für die in­ tegrierte Halbleiterschaltung aufweisend eine Ausgangsschal­ tung mit derselben Konfiguration wie die in Fig. 15 gezeigte Ausgangsschaltung 34 bestimmt werden.

Fig. 17 zeigt eine weitere Ausgangsschaltung 35. Die Ausgangsschaltung 35 umfaßt einen P-Typ MOSFET 28a und einen N-Typ MOSFET 29a, die auf ähnliche Weise wie die MOSFETs 28 und 29 gemäß Fig. 15 verbunden sind. Die Gates der MOSFETs 28a und 29a empfangen einen Ausgang von einer NOR-Schaltung 35, welche wiederum ein Eingangssignal O und die invertierte Version eines Steuersignales ψ von einem Inverter 30 empfängt. Die Beziehung des Eingangssignales O, des Steuersignales ψ und eines Ausgangssignales DO der Ausgangsschaltung 35 ist in Fig. 18 dargestellt.

Für eine normale Verwendung der Ausgangsschaltung 35 ist das Steuersignal ψ auf "H" festgelegt, so daß die Ausgangsschal­ tung 35 das Ausgangssignal DO erzeugt, welches abhängig ist von dem Eingangssignal O. Wenn diese Ausgangsschaltung 35 zur Bestimmung der Referenzzeitperiode T für die Auswahl von akzeptablen integrierten Halbleiterschaltungen, welche eine Ausgangsschaltung mit derselben Konfiguration wie in Fig. 17 dargestellt, und an welche die Taktsignale C₁ und C₂ wie bei der Schaltung 20 gemäß Fig. 6 angelegt werden, verwendet wird, wird das Auftreten des Überganges von "L" nach "H" des Steu­ ersignales ψ relativ zur ansteigenden Flanke des Taktsignales C₂ verzögert. Der Zeitablauf des Auftretens eines Überganges von "H" nach "L" des Ausgangssignales DO kann wie gewünscht durch das Steuersignal ψ gesteuert werden. Somit kann die Aus­ wahlreferenzzeitperiode T auf eine unter Bezugnahme auf das erste Ausführungsbeispiel erläuterte Art und Weise bestimmt werden.

Fig. 19 zeigt eine Ausgangsschaltung 36. Die Ausgangsschaltung 36 umfaßt P-Typ und N-Typ MOSFETs 28b und 29b, welche auf ähnliche Weise wie die MOSFETs 28 und 29 gemäß Fig. 14 verbunden sind. Die jeweiligen Gates der MOSFETs 28b und 29b empfangen einen Ausgang von einer Exklusiv-ODER-Schal­ tung 33. Die Exklusiv-ODER-Schaltung 33 weist eine NOR-Schal­ tung 301 und eine UND-Schaltung 302 auf, an welche ein Ein­ gangssignal O und ein Steuersignal 4 angelegt sind, und eine NOR-Schaltung 303, welche die Ausgänge von den Schaltungen 301 und 302 empfängt. Der Ausgang der NOR-Schaltung 303 ist mit den Gates der MOSFETs 28b und 29b verbunden. Die Beziehung des Eingangssignales O, des Steuersignales ψ und eines Ausgangssi­ gnales DO der Ausgangsschaltung 36 ist in Fig. 20 dargestellt.

Für eine normale Verwendung der Ausgangsschaltung 36 wird ein auf den H-Pegel festgelegtes Steuersignal verwendet. Die Aus­ gangsschaltung 36 erzeugt das Ausgangssignal DO in Abhängig­ keit von dem Eingangssignal O.

Wenn die Ausgangsschaltung 36 zur Bestimmung der Auswahlrefe­ renzzeitperiode T für eine integrierte Halbleiterschaltung verwendet wird, welche eine Ausgangsschaltung, ähnlich in der Konfiguration wie die in Fig. 19 gezeigte Ausgangsschaltung 36 aufweist und bei der Taktsignale C₁ und C₂ wie bei der in Fig. 6 dargestellten Schaltung 20 angelegt sind, wird das Auftre­ ten des Überganges von "L" nach "H" des Steuersignales ψ rela­ tiv zur ansteigenden Flanke des Taktsignales C₂ verzögert. Der Zeitablauf des Überganges von "L" auf "H" des Ausgangssignales kann wie gewünscht durch das Steuersignal ψ gesteuert werden. Somit kann auf eine ähnliche Art und Weise wie unter Bezug­ nahme des ersten Ausführungsbeispieles die Referenzzeitperiode T für die Auswahl akzeptabler integrierter Halbleiterschaltun­ gen aufweisend eine Ausgangsschaltung 36 gemäß Fig. 19 be­ stimmt werden.

Fig. 21 zeigt eine Ausgangsschaltung entsprechend einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Diese Ausgangsschaltung ist derart ausgebildet, daß eine Vielzahl von derartigen Ausgangsschaltungen in einer integrierten Halb­ leiterschaltung wie bei dem in Fig. 10 dargestellten zweiten Ausführungsbeispiel verwendet sind. Diese Ausgangsschaltung besitzt eine Schaltung 37 mit derselben Konfiguration wie die Ausgangsschaltung 34, 35 oder 36 gemäß den Fig. 15, 17 oder 19. Die Schaltung 37 empfängt ein Eingangssignal O und ein Steuersignal ψ von einer ODER-Schaltung 23. Die ODER-Schaltung empfängt ein Steuersignal ψe und ein Ausgangssignal TE einer Schieberegisterstufe 22. Die Schieberegisterstufe 22 ist ähn­ lich zu der bei dem zweiten Ausführungsbeispiel gemäß Fig. 10 verwendeten Schieberegisterstufe 22a.

Durch Setzen der Schieberegisterstufe 22 auf "L" oder "H" kann die Referenzzeitperiode T für die Auswahl akzeptabler inte­ grierter Halbleiterschaltungen umfassend eine Ausgangsschal­ tung mit derselben Konfiguration wie diejenige in Fig. 21 dar­ gestellte bestimmt werden.

Fig. 22 zeigt eine Ausgangsschaltung entsprechend einem anderen Ausführungsbeispiel der vorliegenden Erfindung. Diese Aus­ gangsschaltung ist ebenfalls derart ausgebildet, daß eine Vielzahl von solchen Ausgangsschaltungen in einer einzelnen integrierten Halbleiterschaltung verwendet sind, wie dies der Fall ist bei dem in Fig. 10 dargestellten zweiten Ausführungs­ beispiel. Die Ausgangsschaltung weist einen Ausgangsabschnitt 201 auf mit einem P-Typ MOSFET 42 und einem N-Typ MOSFET 45, deren Leitungspfade in Reihe zwischen +V_CC und Masse verbunden sind.

Die jeweiligen Gates der MOSFETs 42 und 45 empfangen Ausgangs­ signale von Pufferschaltungen 51 und 52. Die Pufferschaltung 51 weist P-Typ MOSFETs 38 und 39 und N-Typ MOSFETs 43 und 44 auf, die in der genannten Reihenfolge von +V_CC auf Masse ver­ bunden sind, wobei ihre Leitungspfade in Reihe verbunden sind. Auf ähnliche Weise weist die Pufferschaltung 52 P-Typ MOSFETs 40 und 41 und N-Typ MOSFETs 46 und 47 auf, welche in der ge­ nannten Reihenfolge +V_CC zu Masse verbunden sind, wobei ihre Leitungspfade in Reihe verbunden sind.

Die jeweiligen Gates des P-Typ MOSFET 38 und des N-Typ MOSFET 44 der Pufferschaltung 51 empfangen ein Eingangssignal O. Das Gate des H-Typ MOSFET 43 empfängt ein Ausgangssignal TE einer Schieberegisterstufe 2200, und das Gate des P-Typ MOSFET 39 empfängt die invertierte Version des Ausgangssignales TE der Schieberegisterstufe 2200, welche durch einen Inverter 48 in­ vertiert ist.

Das Ausgangssignal TE der Schieberegisterstufe 2200 ist eben­ falls mit dem Gate des P-Typ MOSFET 41 verbunden, und dessen invertierte Version von dem Inverter 48 ist mit dem Gate des H-Typ MOSFET 46 verbunden. Die jeweiligen Gates des P-Typ MOSFET 40 und des H-Typ MOSFET 47 empfangen ein Ausgangssignal von einer Exklusiv-NOR-Schaltung 50. Die Exklusiv-NOR-Schal­ tung 50 weist NAND-Schaltungen 401 und 403 und eine ODER- Schaltung 402 auf. Die Exklusiv-NOR-Schaltung 50 empfängt ein Eingangssignal O und ein Steuersignal ψe.

Die Schieberegisterstufe 2200 weist dieselbe Konfiguration auf wie die in Fig. 20 dargestellte Stufe 22. Die Schieberegister­ stufe 2200 empfängt ein Schieberegisterverschiebesteuersignal ψs, ein Schieberegisterrücksetzsignal ψr und ein Eingangs­ signal SI, und erzeugt das Ausgangssignal TE und ein Ausgangs­ signal SO.

Wenn während des Betriebes die Schieberegisterstufe "H" hält (TE="H"), befindet sich der Ausgang des Inverters 48 bei dem L-Pegel. Dementsprechend sind der P-Typ MOSFET 39 und der N- Typ MOSFET 43 leitend, wohingegen der P-Typ MOSFET 41 und der H-Typ MOSFET 46 nicht-leitend sind. Demzufolge wird das Ein­ gangssignal O über die als Einstufeninverter arbeitende Pufferschaltung 51 an den Ausgangsabschnitt 201 mit einer Verzögerungszeit entsprechend ungefähr einer Stufe des Inver­ ters übertragen.

Wenn auf der anderen Seite die Schieberegisterstufe "L" (TE="L") hält, befindet sich der Ausgang des Inverters 48 bei dem H-Pegel, und demzufolge sind der P-Typ MOSFET 39 und der N-Typ MOSFET 43 nicht-leitend, wohingegen der P-Typ MOSFET 41 und der H-Typ MOSFET 46 leitend sind. Dementsprechend wird das Eingangssignal A über die Exklusiv-NOR-Schaltung 50 und die zweite Pufferschaltung 52 an den Ausgangsabschnitt 201 mit einer Verzögerungszeit entsprechend ungefähr drei Stufen des Inverters übertragen. Insbesondere wird bei der Exklusiv-NOR- Schaltung 50 ein Ausgang über die NAND-Schaltungen 401 und 403 oder über die ODER-Schaltung 402 und die NAND-Schaltung 303 erzeugt, welche einer Verzögerung entsprechend zwei Inverter­ stufen an den Ausgang ergibt, wobei die Pufferschaltung 53 als ein Einstufeninverter arbeitet. Dementsprechend ergibt sich wie vorstehend beschrieben eine Verzögerung entsprechend drei Inverterstufen bei dem über die Schaltungen 50 und 52 gelie­ ferten Ausgang.

Es sollte jedoch vermerkt werden, daß bei der normalen Be­ triebsweise der Schaltung, bei der das Signal TE auf "H" ge­ setzt ist, die an das Eingangssignal O gegebene Verzögerung, wenn es von dem Eingangsanschluß an den Ausgangsabschnitt 201 übertragen ist, eine Verzögerung entsprechend einer Inverter­ stufe darstellt. Auf der anderen Seite wird bei der Ausgangs­ schaltung entsprechend dem Ausführungsbeispiel gemäß Fig. 21, welche wie die Schaltung 37 die in Fig. 19 darge­ stellte Ausgangsschaltung 36 verwendet, eine Verzögerung von zwei Stufen, nämlich der NOR-Schaltungen 301 und 303, auf das Eingangssignal O gegeben. Somit ist die Verzögerungszeit bei der Schaltung gemäß Fig. 22 eine Stufe kürzer als bei der Aus­ gangsschaltung gemäß Fig. 21.

Für diese Anordnung ist es ebenfalls möglich, die Referenz- Zeitperiode T für die Auswahl durch Ersetzen von "H" oder "L" in den jeweiligen Schieberegisterstufen auf die unter Bezug­ nahme auf das in Fig. 21 gezeigte Ausführungsbeispiel erläuterte Weise zu bestimmen.

Claims (2)

1. Ausgangsschaltung für eine integrierte Halbleiterschaltung, mit einem Ausgangsabschnitt (201), der zwei in Reihe zwischen Spannungsversorgungsleitungen geschaltete Schalteinrichtungen (16, 17) aufweist, an deren gegenseitigem Verbindungspunkt (NI) ein Ausgangsanschluß der Ausgangsschaltung angeschlossen ist, und einem Steuerabschnitt (202), der zusätzlich zu einem Eingangssignal ein Referenzsignal empfängt und zur Steuerung des Ausgangsabschnitts (201) dient, dadurch gekennzeichnet, daß der Steuerabschnitt (202) weiterhin ein gegenüber dem Referenzsignal (OE) verzögertes Steuersignal (ψ) empfängt und eine erste logische Einrichtung (12), an die das Referenzsignal (OE) und das Steuersignal (ψ) angelegt sind, und eine zweite logische Einrichtung (13, 14, 15) aufweist, die das Ausgangssignal der ersten logischen Einrichtung (12) und das Eingangssignal (O) empfängt und die Schalteinrichtung (16, 17) steuert.

2. Ausgangsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste logische Einrichtung (12) eine erste NAND-Schaltung (12) enthält, und daß die zweite logische Einrichtung (13, 14, 15) einen Inverter (13) zur Invertierung des Ausgangssignales der ersten NAND- Schaltung (12), eine zweite NAND-Schaltung (14), die das Ausgangssignal des Inverters (13) und das Eingangssignal (O) empfängt, und eine NOR-Schaltung (15) aufweist, die das Ausgangssignal der ersten NAND- Schaltung (12) und das Eingangssignal (O) empfängt.