JPH05102831A - 半導体集積回路の出力回路 - Google Patents
半導体集積回路の出力回路Info
- Publication number
- JPH05102831A JPH05102831A JP3261675A JP26167591A JPH05102831A JP H05102831 A JPH05102831 A JP H05102831A JP 3261675 A JP3261675 A JP 3261675A JP 26167591 A JP26167591 A JP 26167591A JP H05102831 A JPH05102831 A JP H05102831A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- input
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 いろいろなボード毎に適した半導体集積回路
を選別するための選別時間Ｔを容易に決定できる半導体
集積回路の出力回路を得る。 【構成】 制御部202 を構成するＮＡＮＤ回路12に入力
される制御信号ψを”１”に固定しておくことによりＮ
ＡＮＤ回路12に入力される出力制御信号ＯＥが”０”か
ら”１”になると第一の入力信号Ｏに応じて出力波201
の出力ノードＮ11に出力信号ＤＯが出力され、選別時間
Ｔを決めるために使用する場合は、制御信号ψを”０”
から”１”に変化する時点をいろいろ変えることにより
（このときはＯＥが”１”になっていることが前提）、
出力ノードＮ11に出力信号ＤＯが出力される時点すなわ
ち出力信号ＤＯが第一の値から第二の値に変化する時点
を変化させる。
を選別するための選別時間Ｔを容易に決定できる半導体
集積回路の出力回路を得る。 【構成】 制御部202 を構成するＮＡＮＤ回路12に入力
される制御信号ψを”１”に固定しておくことによりＮ
ＡＮＤ回路12に入力される出力制御信号ＯＥが”０”か
ら”１”になると第一の入力信号Ｏに応じて出力波201
の出力ノードＮ11に出力信号ＤＯが出力され、選別時間
Ｔを決めるために使用する場合は、制御信号ψを”０”
から”１”に変化する時点をいろいろ変えることにより
（このときはＯＥが”１”になっていることが前提）、
出力ノードＮ11に出力信号ＤＯが出力される時点すなわ
ち出力信号ＤＯが第一の値から第二の値に変化する時点
を変化させる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路の出
力回路に関するもので、特に、半導体集積回路の良品選
別条件を容易に決定できる出力回路に関するものであ
る。
力回路に関するもので、特に、半導体集積回路の良品選
別条件を容易に決定できる出力回路に関するものであ
る。
【０００２】
【従来の技術】図20は、従来の半導体集積回路の出力回
路の一例である。図20において、２は出力制御信号ＯＥ
が入力される反転増幅器、３は出力制御信号ＯＥと第一
の入力信号Ｏが入力されるＮＡＮＤ回路、４は前記反転
増幅器２の出力と第一の入力信号Ｏが入力されるＮＯＲ
回路、５は第一の電源（Ｖcc）ノードと出力ノードＮ１
との間に接続され、そのゲートに前記ＮＡＮＤ回路３の
出力が入力されるＰ型ＭＯＳＦＥＴ、６は出力ノードＮ
１と第二の電源（接地）ノードとの間に接続され、その
ゲートに前記ＮＯＲ回路４の出力が入力されるＮ型ＭＯ
ＳＦＥＴである。
路の一例である。図20において、２は出力制御信号ＯＥ
が入力される反転増幅器、３は出力制御信号ＯＥと第一
の入力信号Ｏが入力されるＮＡＮＤ回路、４は前記反転
増幅器２の出力と第一の入力信号Ｏが入力されるＮＯＲ
回路、５は第一の電源（Ｖcc）ノードと出力ノードＮ１
との間に接続され、そのゲートに前記ＮＡＮＤ回路３の
出力が入力されるＰ型ＭＯＳＦＥＴ、６は出力ノードＮ
１と第二の電源（接地）ノードとの間に接続され、その
ゲートに前記ＮＯＲ回路４の出力が入力されるＮ型ＭＯ
ＳＦＥＴである。
【０００３】次に図20に示された出力回路の動作につい
て説明する。信号ＯＥが”０”の時は、第一の入力信号
Ｏの状態にかかわらずＮＡＮＤ回路３の出力が”１”、
ＮＯＲ回路４の出力が”０”となり、Ｐ型ＭＯＳＦＥＴ
５、Ｎ型ＭＯＳＦＥＴ６ともにオフ状態となるので、出
力ノードＮ１はハイインピーダンス状態となる。また、
出力制御信号ＯＥが”１”の時には、第一の入力信号Ｏ
に応じて出力信号ＤＯが出力される。例えば、第一の入
力信号Ｏが”１”の時にはＮＡＮＤ回路３の出力が”
０”、ＮＯＲ回路４の出力が”０”となり、Ｐ型ＭＯＳ
ＦＥＴ５がオン状態、Ｎ型ＭＯＳＦＥＴ６がオフ状態と
なるので、第一の入力信号Ｏと同じく出力信号ＤＯは”
１”となり、又、第一の入力信号が”０" の時は出力信
号ＤＯは”０”になるものである。
て説明する。信号ＯＥが”０”の時は、第一の入力信号
Ｏの状態にかかわらずＮＡＮＤ回路３の出力が”１”、
ＮＯＲ回路４の出力が”０”となり、Ｐ型ＭＯＳＦＥＴ
５、Ｎ型ＭＯＳＦＥＴ６ともにオフ状態となるので、出
力ノードＮ１はハイインピーダンス状態となる。また、
出力制御信号ＯＥが”１”の時には、第一の入力信号Ｏ
に応じて出力信号ＤＯが出力される。例えば、第一の入
力信号Ｏが”１”の時にはＮＡＮＤ回路３の出力が”
０”、ＮＯＲ回路４の出力が”０”となり、Ｐ型ＭＯＳ
ＦＥＴ５がオン状態、Ｎ型ＭＯＳＦＥＴ６がオフ状態と
なるので、第一の入力信号Ｏと同じく出力信号ＤＯは”
１”となり、又、第一の入力信号が”０" の時は出力信
号ＤＯは”０”になるものである。
【０００４】図20に示した出力回路１を含む半導体集積
回路は、例えば、図21に示すように複数の半導体集積回
路が１つのボード103 に実装されるものである。図21に
おいて、９は同期信号Ｔ１，Ｔ２に基づいて動作し、入
力信号ＤＩ１に応じて出力信号ＤＯ１を出力する半導体
集積回路、10は同期信号Ｔ１，Ｔ２に基づいて動作し、
入力信号ＤＩ２に応じて出力信号ＤＯ２を出力する半導
体集積回路、７は同期信号Ｔ１，Ｔ２に基づいて動作
し、入力信号ＤＩ１に応じて、出力回路１（９）に対し
出力制御信号ＯＥ１，第一の入力信号Ｏ１を出力する半
導体集積回路９の論理回路、８は同期信号Ｔ１，Ｔ２に
基づいて動作し、入力信号ＤＩ２に応じて、出力回路１
（10）に対し出力制御信号ＯＥ２，第一の入力信号Ｏ２
を出力する半導体集積回路10の論理回路である。
回路は、例えば、図21に示すように複数の半導体集積回
路が１つのボード103 に実装されるものである。図21に
おいて、９は同期信号Ｔ１，Ｔ２に基づいて動作し、入
力信号ＤＩ１に応じて出力信号ＤＯ１を出力する半導体
集積回路、10は同期信号Ｔ１，Ｔ２に基づいて動作し、
入力信号ＤＩ２に応じて出力信号ＤＯ２を出力する半導
体集積回路、７は同期信号Ｔ１，Ｔ２に基づいて動作
し、入力信号ＤＩ１に応じて、出力回路１（９）に対し
出力制御信号ＯＥ１，第一の入力信号Ｏ１を出力する半
導体集積回路９の論理回路、８は同期信号Ｔ１，Ｔ２に
基づいて動作し、入力信号ＤＩ２に応じて、出力回路１
（10）に対し出力制御信号ＯＥ２，第一の入力信号Ｏ２
を出力する半導体集積回路10の論理回路である。
【０００５】次に、図22を参照しながら図21に示すもの
の動作について説明する。まず、第二の同期信号Ｔ２の
立ち上がりから半導体集積回路９は、論理回路７の出力
信号Ｏ１に応じて出力回路１（９）から出力信号ＤＯ１
を出力し、半導体集積回路10に入力信号ＤＩ２として伝
達する。ついで、第二の同期信号Ｔ２の立ち下がりで、
半導体集積回路10は入力信号ＤＩ２をラッチすると同時
に、論理回路８において入力信号ＤＩ２に応じた論理演
算を開始し、論理演算結果を出力信号Ｏ２として出力す
る。
の動作について説明する。まず、第二の同期信号Ｔ２の
立ち上がりから半導体集積回路９は、論理回路７の出力
信号Ｏ１に応じて出力回路１（９）から出力信号ＤＯ１
を出力し、半導体集積回路10に入力信号ＤＩ２として伝
達する。ついで、第二の同期信号Ｔ２の立ち下がりで、
半導体集積回路10は入力信号ＤＩ２をラッチすると同時
に、論理回路８において入力信号ＤＩ２に応じた論理演
算を開始し、論理演算結果を出力信号Ｏ２として出力す
る。
【０００６】ついで、第一の同期信号Ｔ１の立ち上がり
から半導体集積回路10は、論理回路８の出力信号Ｏ２に
応じて出力回路１（10）から出力信号ＤＯ２を出力し、
半導体集積回路９に入力信号ＤＩ１として伝達する。つ
いで、第一の同期信号Ｔ１の立ち下がりで、半導体集積
回路９は入力信号ＤＩ１をラッチすると同時に、論理回
路７において入力信号ＤＩ１に応じた論理演算を開始
し、論理演算結果を出力信号Ｏ１として出力する。
から半導体集積回路10は、論理回路８の出力信号Ｏ２に
応じて出力回路１（10）から出力信号ＤＯ２を出力し、
半導体集積回路９に入力信号ＤＩ１として伝達する。つ
いで、第一の同期信号Ｔ１の立ち下がりで、半導体集積
回路９は入力信号ＤＩ１をラッチすると同時に、論理回
路７において入力信号ＤＩ１に応じた論理演算を開始
し、論理演算結果を出力信号Ｏ１として出力する。
【０００７】このように構成されたボード103 が正常に
動作するためには、第二の同期信号Ｔ２の立上りから、
半導体集積回路９の出力回路１（９）の出力ノードに出
力信号ＤＯ１が出力される時間Ｔｏが所定の時間Ｔ以内
である必要がある。よって、所定の時間Ｔ以内に出力信
号を出力する半導体集積回路を選別してボード103 に実
装する必要がある。もちろん半導体集積回路10について
も同様に選別してボード103 に実装する必要がある。
動作するためには、第二の同期信号Ｔ２の立上りから、
半導体集積回路９の出力回路１（９）の出力ノードに出
力信号ＤＯ１が出力される時間Ｔｏが所定の時間Ｔ以内
である必要がある。よって、所定の時間Ｔ以内に出力信
号を出力する半導体集積回路を選別してボード103 に実
装する必要がある。もちろん半導体集積回路10について
も同様に選別してボード103 に実装する必要がある。
【０００８】
【発明が解決しようとする課題】しかるに、上記のよう
に構成された出力回路を有した半導体集積回路にあって
は、半導体集積回路９、10及びボード103 上の配線より
構成される回路についてシミュレーションを行ってこの
選別時間Ｔを決定していたため、半導体集積回路に形成
されたトランジスタの特性やボード103 上の配線の信号
伝達特性が正確にモデル化できないため誤差が大きく、
シミュレーションで計算した値にかなり大きなマージン
を見込んで選別時間Ｔを決定する必要があり、どうして
も選別条件が厳しくなり過ぎる傾向があった。このた
め、良品を不良品とする割合が増え、コストが上昇する
という問題があった。また、半導体集積回路が大規模化
するとシミュレーションの計算時間が非常に長くなると
いう問題があった。
に構成された出力回路を有した半導体集積回路にあって
は、半導体集積回路９、10及びボード103 上の配線より
構成される回路についてシミュレーションを行ってこの
選別時間Ｔを決定していたため、半導体集積回路に形成
されたトランジスタの特性やボード103 上の配線の信号
伝達特性が正確にモデル化できないため誤差が大きく、
シミュレーションで計算した値にかなり大きなマージン
を見込んで選別時間Ｔを決定する必要があり、どうして
も選別条件が厳しくなり過ぎる傾向があった。このた
め、良品を不良品とする割合が増え、コストが上昇する
という問題があった。また、半導体集積回路が大規模化
するとシミュレーションの計算時間が非常に長くなると
いう問題があった。
【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、種々のボード毎に適した半導
体集積回路を選別するための選別時間Ｔを容易に決定で
きる半導体集積回路における出力回路を得ることを目的
とする。
るためになされたもので、種々のボード毎に適した半導
体集積回路を選別するための選別時間Ｔを容易に決定で
きる半導体集積回路における出力回路を得ることを目的
とする。
【００１０】
【課題を解決するための手段】この発明の第一の発明に
係る出力回路は、第一の値と第二の値の２値信号からな
る入力信号が入力され、この信号に応じた出力信号を出
力ノードに出力する出力部と、制御信号を受け、この制
御信号に基づいて出力ノードに出力される出力信号の第
一の値から第二の値に変化する時点を制御する制御部と
を設けたものである。
係る出力回路は、第一の値と第二の値の２値信号からな
る入力信号が入力され、この信号に応じた出力信号を出
力ノードに出力する出力部と、制御信号を受け、この制
御信号に基づいて出力ノードに出力される出力信号の第
一の値から第二の値に変化する時点を制御する制御部と
を設けたものである。
【００１１】この発明の第二の発明に係る出力回路は、
２値からなる第一の入力信号が入力され、この第一の入
力信号に応じて出力ノードに出力信号を出力する出力部
と、２値からなる第二の入力信号が入力され、この第二
の入力信号を記憶する記憶部と、２値からなる制御信号
および記憶部に記憶された第二の入力信号が入力され、
記憶部に記憶された第二の入力信号が一方の値の時は制
御信号に基づき第一の入力信号に応じて出力ノードに出
力される出力信号の第一の値から第二の値に変化する時
点を制御し、記憶部に記憶された第二の入力信号が他方
の値の時は制御信号によらず第一の入力信号に応じて出
力信号を出力ノードに出力する制御部とを設けたもので
ある。
２値からなる第一の入力信号が入力され、この第一の入
力信号に応じて出力ノードに出力信号を出力する出力部
と、２値からなる第二の入力信号が入力され、この第二
の入力信号を記憶する記憶部と、２値からなる制御信号
および記憶部に記憶された第二の入力信号が入力され、
記憶部に記憶された第二の入力信号が一方の値の時は制
御信号に基づき第一の入力信号に応じて出力ノードに出
力される出力信号の第一の値から第二の値に変化する時
点を制御し、記憶部に記憶された第二の入力信号が他方
の値の時は制御信号によらず第一の入力信号に応じて出
力信号を出力ノードに出力する制御部とを設けたもので
ある。
【００１２】
【作用】この発明の第一の発明にあっては、制御部が、
入力信号に応じて、出力ノードに出力される出力信号に
おける第一の値から第二の値に変化する時点を制御し、
出力回路を有した半導体集積回路をボードに実装した状
態でも、半導体集積回路の出力信号が第一の値から第二
の値に変化する時点すなわち、正しいデータが出力され
る時点を変化させてゆくことができる。
入力信号に応じて、出力ノードに出力される出力信号に
おける第一の値から第二の値に変化する時点を制御し、
出力回路を有した半導体集積回路をボードに実装した状
態でも、半導体集積回路の出力信号が第一の値から第二
の値に変化する時点すなわち、正しいデータが出力され
る時点を変化させてゆくことができる。
【００１３】更にこの発明の第二の発明にあっては、記
憶部に記憶された信号の値が一方の値の場合のみ、制御
信号によって入力信号に応じて出力ノードに出力される
出力信号における第一の値から第二の値に変化する時点
を制御し、複数の出力回路を有した半導体集積回路をボ
ードに実装した状態でも、半導体集積回路の複数の出力
回路の出力信号のうち特定の出力回路の出力信号が第一
の値から第二の値に変化する時点すなわちち、正しいデ
ータが出力される時点を変化させてゆくことができる。
憶部に記憶された信号の値が一方の値の場合のみ、制御
信号によって入力信号に応じて出力ノードに出力される
出力信号における第一の値から第二の値に変化する時点
を制御し、複数の出力回路を有した半導体集積回路をボ
ードに実装した状態でも、半導体集積回路の複数の出力
回路の出力信号のうち特定の出力回路の出力信号が第一
の値から第二の値に変化する時点すなわちち、正しいデ
ータが出力される時点を変化させてゆくことができる。
【００１４】
【実施例】実施例１．以下、この発明の実施例１を図１
に基づいて説明する。図１において、12は出力制御信号
ＯＥと制御信号ψが入力されるＮＡＮＤ回路、13は前記
ＮＡＮＤ回路12の出力が入力される反転増幅器、14は前
記反転増幅器13の出力と第一の入力信号Ｏが入力される
ＮＡＮＤ回路、15は前記ＮＡＮＤ回路12の出力と第一の
入力信号Ｏが入力されるＮＯＲ回路、16は第一の電源
（Ｖcc）ノードと出力ノードＮ11との間に接続され、そ
のゲートに前記ＮＡＮＤ回路14の出力が入力されるＰ型
ＭＯＳＦＥＴ、17は出力ノードＮ11と第二の電源（接
地）ノードとの間に接続され、そのゲートに前記ＮＯＲ
回路15の出力が入力されるＮ型ＭＯＳＦＥＴである。20
1 は前記Ｐ型ＭＯＳＦＥＴ16と前記Ｎ型ＭＯＳＦＥＴ17
より構成される出力部、202 は前記ＮＡＮＤ回路12、1
4、前記反転増幅器13、および前記ＮＯＲ回路15より構
成される制御部で、制御信号ψに基づいて第一の入力信
号Ｏによる前記出力ノードＮ11に現われる出力信号の変
化の時点を制御するものである。11は前記出力部201 と
前記制御部202 より構成される出力回路である。
に基づいて説明する。図１において、12は出力制御信号
ＯＥと制御信号ψが入力されるＮＡＮＤ回路、13は前記
ＮＡＮＤ回路12の出力が入力される反転増幅器、14は前
記反転増幅器13の出力と第一の入力信号Ｏが入力される
ＮＡＮＤ回路、15は前記ＮＡＮＤ回路12の出力と第一の
入力信号Ｏが入力されるＮＯＲ回路、16は第一の電源
（Ｖcc）ノードと出力ノードＮ11との間に接続され、そ
のゲートに前記ＮＡＮＤ回路14の出力が入力されるＰ型
ＭＯＳＦＥＴ、17は出力ノードＮ11と第二の電源（接
地）ノードとの間に接続され、そのゲートに前記ＮＯＲ
回路15の出力が入力されるＮ型ＭＯＳＦＥＴである。20
1 は前記Ｐ型ＭＯＳＦＥＴ16と前記Ｎ型ＭＯＳＦＥＴ17
より構成される出力部、202 は前記ＮＡＮＤ回路12、1
4、前記反転増幅器13、および前記ＮＯＲ回路15より構
成される制御部で、制御信号ψに基づいて第一の入力信
号Ｏによる前記出力ノードＮ11に現われる出力信号の変
化の時点を制御するものである。11は前記出力部201 と
前記制御部202 より構成される出力回路である。
【００１５】次に図１に示した出力回路の動作について
説明する。制御信号ψが”０”の時は、出力制御信号Ｏ
Ｅの値によらず、ＮＡＮＤ回路12の出力が”１”とな
る。よって、第一の入力信号Ｏの値にかかわらずＮＡＮ
Ｄ回路14の出力が”１”、ＮＯＲ回路15の出力が”０”
となり、Ｐ型ＭＯＳＦＥＴ16、Ｎ型ＭＯＳＦＥＴ17とも
にオフ状態となるので、出力ノードＮ11はハイインピー
ダンス状態となる。
説明する。制御信号ψが”０”の時は、出力制御信号Ｏ
Ｅの値によらず、ＮＡＮＤ回路12の出力が”１”とな
る。よって、第一の入力信号Ｏの値にかかわらずＮＡＮ
Ｄ回路14の出力が”１”、ＮＯＲ回路15の出力が”０”
となり、Ｐ型ＭＯＳＦＥＴ16、Ｎ型ＭＯＳＦＥＴ17とも
にオフ状態となるので、出力ノードＮ11はハイインピー
ダンス状態となる。
【００１６】次に制御信号ψが”１”でかつ出力制御信
号ＯＥが”０”の時は、上記と同様に、第一の入力信号
Ｏにかかわらず出力ノードＮ11がハイインピーダンス状
態となる。次に制御信号ψが”１”でかつ出力制御信号
ＯＥが”１”の時は、ＮＡＮＤ回路12の出力が”０”に
なるため反転増幅器13の出力が”１”となり、第一の入
力信号Ｏに応じて出力信号ＤＯが出力される。例えば第
一の入力信号Ｏが”１”の時には、ＮＡＮＤ回路14の出
力が”０”、ＮＯＲ回路15の出力が”０”となり、Ｐ型
ＭＯＳＦＥＴ16がオン状態、Ｎ型ＭＯＳＦＥＴ17がオフ
状態となるので、出力信号ＤＯは”１”となる。又、第
一の入力信号Ｏが”０”の時には出力信号ＤＯは”０”
となる。これらの動作をまとめると図２のようになる。
号ＯＥが”０”の時は、上記と同様に、第一の入力信号
Ｏにかかわらず出力ノードＮ11がハイインピーダンス状
態となる。次に制御信号ψが”１”でかつ出力制御信号
ＯＥが”１”の時は、ＮＡＮＤ回路12の出力が”０”に
なるため反転増幅器13の出力が”１”となり、第一の入
力信号Ｏに応じて出力信号ＤＯが出力される。例えば第
一の入力信号Ｏが”１”の時には、ＮＡＮＤ回路14の出
力が”０”、ＮＯＲ回路15の出力が”０”となり、Ｐ型
ＭＯＳＦＥＴ16がオン状態、Ｎ型ＭＯＳＦＥＴ17がオフ
状態となるので、出力信号ＤＯは”１”となる。又、第
一の入力信号Ｏが”０”の時には出力信号ＤＯは”０”
となる。これらの動作をまとめると図２のようになる。
【００１７】図１に示した出力回路11を含む半導体集積
回路20と21を、ボード203 に実装した状態を図３に示
す。図３において、20は同期信号Ｔ１，Ｔ２に基づいて
動作し、入力信号ＤＩ１に応じて出力回路11（20）から
出力信号ＤＯ１を出力する半導体集積回路、21は同期信
号Ｔ１, Ｔ２に基づいて動作し、入力信号ＤＩ２に応じ
て出力回路11（21）から出力信号ＤＯ２を出力する半導
体集積回路、18は同期信号Ｔ１，Ｔ２に基づいて動作
し、入力信号ＤＩ１に応じて、出力回路11（20）に対し
出力制御信号ＯＥ１，第一の入力信号Ｏ１を出力する半
導体集積回路20の論理回路、19は同期信号Ｔ１，Ｔ２に
基づいて動作し、入力信号ＤＩ２に応じて、出力回路11
（21）に対し出力制御信号ＯＥ２，第一の入力信号Ｏ２
を出力する半導体集積回路21の論理回路である。
回路20と21を、ボード203 に実装した状態を図３に示
す。図３において、20は同期信号Ｔ１，Ｔ２に基づいて
動作し、入力信号ＤＩ１に応じて出力回路11（20）から
出力信号ＤＯ１を出力する半導体集積回路、21は同期信
号Ｔ１, Ｔ２に基づいて動作し、入力信号ＤＩ２に応じ
て出力回路11（21）から出力信号ＤＯ２を出力する半導
体集積回路、18は同期信号Ｔ１，Ｔ２に基づいて動作
し、入力信号ＤＩ１に応じて、出力回路11（20）に対し
出力制御信号ＯＥ１，第一の入力信号Ｏ１を出力する半
導体集積回路20の論理回路、19は同期信号Ｔ１，Ｔ２に
基づいて動作し、入力信号ＤＩ２に応じて、出力回路11
（21）に対し出力制御信号ＯＥ２，第一の入力信号Ｏ２
を出力する半導体集積回路21の論理回路である。
【００１８】11（20）は論理回路18から出力される出力
制御信号ＯＥ１，第一の入力信号Ｏ１および制御信号ψ
１が入力され、11（21）は論理回路19から出力される出
力制御信号ＯＥ２，第一の入力信号Ｏ２および制御信号
ψ２が入力されるそれぞれ図１に示した出力回路11であ
る。
制御信号ＯＥ１，第一の入力信号Ｏ１および制御信号ψ
１が入力され、11（21）は論理回路19から出力される出
力制御信号ＯＥ２，第一の入力信号Ｏ２および制御信号
ψ２が入力されるそれぞれ図１に示した出力回路11であ
る。
【００１９】図３に示される回路の動作は、制御信号ψ
１が”０”の時あるいはψ２が”０”の時以外は、基本
的に従来と同様の動作をする。
１が”０”の時あるいはψ２が”０”の時以外は、基本
的に従来と同様の動作をする。
【００２０】次に、図３、４を参照しながら、ボード20
3 に実装された半導体集積回路20における出力回路11
（20）の出力信号が第一の値から第二の値に変化する時
点を変化させる場合の動作について説明する。半導体集
積回路20は、第二の同期信号Ｔ２の立ち上がりから論理
回路18の出力信号Ｏ１に応じて出力回路11（20）から出
力信号ＤＯ１を出力し、半導体集積回路21に入力信号Ｄ
Ｉ２として伝達する。しかし、図４に示すように第二の
同期信号Ｔ２の立ち上がりからＴｄだけ遅れて制御信号
ψ１を”０”から”１”に立ち上げることにより、出力
信号ＤＯ１が第一の値から第二の値に変化する時点Ｔｏ
を変化させることができる。すなわち、図５に示すよう
に制御信号ψ１を”０”から”１”に立ち上げる時点を
いろいろ（例えばＴｄ１、Ｔｄ２、Ｔｄ３のように）変
化させることにより、半導体集積回路20における出力回
路11（20）からの出力信号ＤＯ１が第一の値から第二の
値に変化する時点Ｔｏを（それぞれＴｏ１、Ｔｏ２、Ｔ
ｏ３のように）変化させることができる。
3 に実装された半導体集積回路20における出力回路11
（20）の出力信号が第一の値から第二の値に変化する時
点を変化させる場合の動作について説明する。半導体集
積回路20は、第二の同期信号Ｔ２の立ち上がりから論理
回路18の出力信号Ｏ１に応じて出力回路11（20）から出
力信号ＤＯ１を出力し、半導体集積回路21に入力信号Ｄ
Ｉ２として伝達する。しかし、図４に示すように第二の
同期信号Ｔ２の立ち上がりからＴｄだけ遅れて制御信号
ψ１を”０”から”１”に立ち上げることにより、出力
信号ＤＯ１が第一の値から第二の値に変化する時点Ｔｏ
を変化させることができる。すなわち、図５に示すよう
に制御信号ψ１を”０”から”１”に立ち上げる時点を
いろいろ（例えばＴｄ１、Ｔｄ２、Ｔｄ３のように）変
化させることにより、半導体集積回路20における出力回
路11（20）からの出力信号ＤＯ１が第一の値から第二の
値に変化する時点Ｔｏを（それぞれＴｏ１、Ｔｏ２、Ｔ
ｏ３のように）変化させることができる。
【００２１】半導体集積回路21の場合も同様に、第一の
同期信号Ｔ１の立ち上がりからＴｄだけ遅れて制御信号
ψ２を”０”から”１”に立ち上げることにより、出力
信号ＤＯ２が第一の値から第二の値に変化する時点Ｔｏ
を変化させることができる。
同期信号Ｔ１の立ち上がりからＴｄだけ遅れて制御信号
ψ２を”０”から”１”に立ち上げることにより、出力
信号ＤＯ２が第一の値から第二の値に変化する時点Ｔｏ
を変化させることができる。
【００２２】次に、ボードに実装する前に、工場におい
て製造された半導体集積回路20を選別するための選別時
間Ｔを決める方法について説明する。まず、半導体集積
回路20単体で、図４に示されるような遅延時間ＴｄとＴ
ｏの関係を測定し、図６のようなグラフを得る。次に、
図３に示すように半導体集積回路をボードに実装し、半
導体集積回路20、21で構成されるボードを実際に動作さ
せるとともに、制御信号ψ１を”０”から”１”に立ち
上げる時点をいろいろ変化させながら、ボード203 に実
装された半導体集積回路21の出力信号ＤＯ２をモニタす
ることにより、このボード203 が正常に動作するため
に、半導体集積回路20に必要なＴｄの限界値Ｔｄａを調
べる。
て製造された半導体集積回路20を選別するための選別時
間Ｔを決める方法について説明する。まず、半導体集積
回路20単体で、図４に示されるような遅延時間ＴｄとＴ
ｏの関係を測定し、図６のようなグラフを得る。次に、
図３に示すように半導体集積回路をボードに実装し、半
導体集積回路20、21で構成されるボードを実際に動作さ
せるとともに、制御信号ψ１を”０”から”１”に立ち
上げる時点をいろいろ変化させながら、ボード203 に実
装された半導体集積回路21の出力信号ＤＯ２をモニタす
ることにより、このボード203 が正常に動作するため
に、半導体集積回路20に必要なＴｄの限界値Ｔｄａを調
べる。
【００２３】図６より、Ｔｄａに対応するＴｏａを求め
る。ここで求めたＴｏａはすなわちこのボードが正常に
動作するために、半導体集積回路20に必要な限界値であ
る。よって半導体集積回路20の選別時間Ｔは、ボード製
造上配線抵抗等のばらつきや半導体集積回路選別装置の
ばらつきによるタイミングマージンＴｍを考慮してＴｏ
ａ−Ｔｍとなる。半導体集積回路21を選別するための選
別時間Ｔについても同様にして決定できる。
る。ここで求めたＴｏａはすなわちこのボードが正常に
動作するために、半導体集積回路20に必要な限界値であ
る。よって半導体集積回路20の選別時間Ｔは、ボード製
造上配線抵抗等のばらつきや半導体集積回路選別装置の
ばらつきによるタイミングマージンＴｍを考慮してＴｏ
ａ−Ｔｍとなる。半導体集積回路21を選別するための選
別時間Ｔについても同様にして決定できる。
【００２４】実施例２．複数の出力回路を含む半導体集
積回路の場合は、各々の出力回路毎に上記実施例１と同
様に制御信号ψを用意すればよい。しかし、この場合端
子数が増加して不経済である。図７は、この問題を解決
した実施例２である。
積回路の場合は、各々の出力回路毎に上記実施例１と同
様に制御信号ψを用意すればよい。しかし、この場合端
子数が増加して不経済である。図７は、この問題を解決
した実施例２である。
【００２５】図７において、26は出力回路24ａ〜24ｆを
含む半導体集積回路の一例である。ここで、出力回路24
ａ〜24ｆは、記憶部22ａ〜22ｆを含む。本実施例におけ
る記憶部22ａ〜22ｆは、信号を一時的に保持する機能
と、保持した信号を転送及び出力する機能を備えたもの
であれば何でもよく、本実施例では一例としてシフトレ
ジスタを用いている。また、出力回路24ａ〜24ｆは出力
制御信号ＯＥ，第一の入力信号Ｏ，シフトレジスタリセ
ット信号ψｒ，シフトレジスタシフト信号ψｓおよび制
御信号ψｅが入力され、出力回路24ａ〜24ｆの記憶部22
ａ〜22ｆはシフトレジスタ入力信号ＳＩ１に入力された
信号をシフトレジスタシフト信号ψｓにより順次シフト
してゆくシフトレジスタである。25は同期信号Ｔ１，Ｔ
２に基づいて動作し、入力信号ＤＩ１〜ＤＩ３に応じ
て、出力回路24ａ〜24ｆに対し出力制御信号ＯＥ１〜Ｏ
Ｅ６，第一の入力信号Ｏ１〜Ｏ６を出力する論理回路で
ある。
含む半導体集積回路の一例である。ここで、出力回路24
ａ〜24ｆは、記憶部22ａ〜22ｆを含む。本実施例におけ
る記憶部22ａ〜22ｆは、信号を一時的に保持する機能
と、保持した信号を転送及び出力する機能を備えたもの
であれば何でもよく、本実施例では一例としてシフトレ
ジスタを用いている。また、出力回路24ａ〜24ｆは出力
制御信号ＯＥ，第一の入力信号Ｏ，シフトレジスタリセ
ット信号ψｒ，シフトレジスタシフト信号ψｓおよび制
御信号ψｅが入力され、出力回路24ａ〜24ｆの記憶部22
ａ〜22ｆはシフトレジスタ入力信号ＳＩ１に入力された
信号をシフトレジスタシフト信号ψｓにより順次シフト
してゆくシフトレジスタである。25は同期信号Ｔ１，Ｔ
２に基づいて動作し、入力信号ＤＩ１〜ＤＩ３に応じ
て、出力回路24ａ〜24ｆに対し出力制御信号ＯＥ１〜Ｏ
Ｅ６，第一の入力信号Ｏ１〜Ｏ６を出力する論理回路で
ある。
【００２６】次に出力回路24ａ〜24ｆの具体的構成を図
８に基づいて説明すると、図８において、22はシフトレ
ジスタシフト信号ψｓ（実際にはψｓ１、ψｓ２よりな
る２種類の信号）、シフトレジスタリセット信号ψｒ、
シフトレジスタ入力信号ＳＩが入力される記憶部となる
シフトレジスタ、23は前記シフトレジスタの出力ＴＥ、
制御信号ψｅが入力されるＯＲ回路、11は出力制御信号
ＯＥ，前記ＯＲ回路23の出力および第一の入力信号Ｏが
入力される図１に示される回路と同様の回路構成を有し
た出力段である。
８に基づいて説明すると、図８において、22はシフトレ
ジスタシフト信号ψｓ（実際にはψｓ１、ψｓ２よりな
る２種類の信号）、シフトレジスタリセット信号ψｒ、
シフトレジスタ入力信号ＳＩが入力される記憶部となる
シフトレジスタ、23は前記シフトレジスタの出力ＴＥ、
制御信号ψｅが入力されるＯＲ回路、11は出力制御信号
ＯＥ，前記ＯＲ回路23の出力および第一の入力信号Ｏが
入力される図１に示される回路と同様の回路構成を有し
た出力段である。
【００２７】次に、図７および図８に示した半導体集積
回路の動作について説明する。まず図８に示した出力回
路24において、リセット信号ψｒを入力すると、シフト
レジスタ22の保持データは、”１”にリセットされ、シ
フトレジスタ22は、端子ＴＥに保持するデータ”１”を
出力する。すると、ＯＲゲート23の入力は”１”とな
り、制御信号ψｅの状態にかかわらずＯＲゲート23の出
力は”１”となる。すなわち、第一の入力信号Ｏに応じ
て出力段11の出力ノードに出力信号ＤＯが出力される。
通常は、この状態で出力回路を使用する。
回路の動作について説明する。まず図８に示した出力回
路24において、リセット信号ψｒを入力すると、シフト
レジスタ22の保持データは、”１”にリセットされ、シ
フトレジスタ22は、端子ＴＥに保持するデータ”１”を
出力する。すると、ＯＲゲート23の入力は”１”とな
り、制御信号ψｅの状態にかかわらずＯＲゲート23の出
力は”１”となる。すなわち、第一の入力信号Ｏに応じ
て出力段11の出力ノードに出力信号ＤＯが出力される。
通常は、この状態で出力回路を使用する。
【００２８】シフトレジスタ22の入力端子ＳＩに”０”
を入力しシフトクロックψｓを入力すると、シフトレジ
スタ22の保持するデータは”０”となり、シフトレジス
タ22は端子ＴＥに保持するデータ”０”を出力する。す
るとＯＲゲート23の一方の入力は”０”となるので、Ｏ
Ｒゲート23の出力はもう一方の入力である制御信号ψｅ
によって決まるようになる。すなわち、第一の入力信号
Ｏに応じて出力段11の出力ノードに出力される出力信号
ＤＯの第一の値から第二の値に変化する時点を制御信号
ψｅによって任意に制御できるようになる。選別時間Ｔ
を決めるときは、この状態で出力回路を使用するもので
あり、出力段11は図１に示した出力回路11と同様の状態
になるため、図１に示した出力回路11の場合と同様にし
て選別時間Ｔを決定できるものである。
を入力しシフトクロックψｓを入力すると、シフトレジ
スタ22の保持するデータは”０”となり、シフトレジス
タ22は端子ＴＥに保持するデータ”０”を出力する。す
るとＯＲゲート23の一方の入力は”０”となるので、Ｏ
Ｒゲート23の出力はもう一方の入力である制御信号ψｅ
によって決まるようになる。すなわち、第一の入力信号
Ｏに応じて出力段11の出力ノードに出力される出力信号
ＤＯの第一の値から第二の値に変化する時点を制御信号
ψｅによって任意に制御できるようになる。選別時間Ｔ
を決めるときは、この状態で出力回路を使用するもので
あり、出力段11は図１に示した出力回路11と同様の状態
になるため、図１に示した出力回路11の場合と同様にし
て選別時間Ｔを決定できるものである。
【００２９】また、図７に示したシフトレジスタ22ａ〜
22ｆの具体的構成の一例を図９、10に示す。図９におい
て22ａはシフトレジスタ入力信号ＳＩ、シフトレジスタ
シフト信号ψｓ１，ψｓ２、シフトレジスタリセット信
号ψｒが入力されるシフトレジスタ、22ｂは前記シフト
レジスタ22ａの出力信号ＳＯａ、シフトレジスタシフト
信号ψｓ１，ψｓ２、リセット信号ψｒが入力されるシ
フトレジスタである。22ｃ〜22ｆもシフトレジスタ22ｂ
と同様のシフトレジスタである。
22ｆの具体的構成の一例を図９、10に示す。図９におい
て22ａはシフトレジスタ入力信号ＳＩ、シフトレジスタ
シフト信号ψｓ１，ψｓ２、シフトレジスタリセット信
号ψｒが入力されるシフトレジスタ、22ｂは前記シフト
レジスタ22ａの出力信号ＳＯａ、シフトレジスタシフト
信号ψｓ１，ψｓ２、リセット信号ψｒが入力されるシ
フトレジスタである。22ｃ〜22ｆもシフトレジスタ22ｂ
と同様のシフトレジスタである。
【００３０】図９に示したシフトレジスタ22ａのさらに
具体的な構成を図10に示す。図10において、シフトレジ
スタ22ａは、反転増幅器223 、224 より構成される第一
のラッチと、反転増幅器226 、227 より構成される第二
のラッチと、シフトレジスタ入力信号ＳＩと前記第一の
ラッチとの間に接続され、そのゲートにシフトレジスタ
シフト信号ψｓ１が入力されるＮ型ＭＯＳＦＥＴ222
と、前記第一のラッチと前記第二のラッチとの間に接続
され、そのゲートにシフトレジスタシフト信号ψｓ２が
入力されるＮ型ＭＯＳＦＥＴ225 と、前記第一のラッチ
のノードＮ228 と第一の電源（Ｖcc）ノードとの間に接
続され、そのゲートにシフトレジスタリセット信号ψｒ
が入力されるＰ型ＭＯＳＦＥＴ221により構成される。
なおシフトレジスタ22ｂ〜22ｆはシフトレジスタ22ａと
同様の構成になっている。
具体的な構成を図10に示す。図10において、シフトレジ
スタ22ａは、反転増幅器223 、224 より構成される第一
のラッチと、反転増幅器226 、227 より構成される第二
のラッチと、シフトレジスタ入力信号ＳＩと前記第一の
ラッチとの間に接続され、そのゲートにシフトレジスタ
シフト信号ψｓ１が入力されるＮ型ＭＯＳＦＥＴ222
と、前記第一のラッチと前記第二のラッチとの間に接続
され、そのゲートにシフトレジスタシフト信号ψｓ２が
入力されるＮ型ＭＯＳＦＥＴ225 と、前記第一のラッチ
のノードＮ228 と第一の電源（Ｖcc）ノードとの間に接
続され、そのゲートにシフトレジスタリセット信号ψｒ
が入力されるＰ型ＭＯＳＦＥＴ221により構成される。
なおシフトレジスタ22ｂ〜22ｆはシフトレジスタ22ａと
同様の構成になっている。
【００３１】次に、シフトレジスタ22ａの動作について
説明する。まず、初期化するには、シフトレジスタリセ
ット信号ψｒを”０”に、シフトレジスタシフト信号ψ
ｓ２を”１”にすることにより、ノードＮ228 を”１”
に、ノードＮ229 を”０”にセットする。シフトレジス
タ22ａに”０”を保持させるには、まずシフトレジスタ
入力信号ＳＩに”０”を入力し、シフトレジスタシフト
信号ψｓ１を”１”にすることによりノードＮ228 を”
０”にセットする。次に、シフトレジスタシフト信号ψ
ｓ２を”１”にすることによりノードＮ229 を”１”に
セットし、次のデータの入力および、次段のシフトレジ
スタへの出力に備える。シフトレジスタ22ａに”１”を
保持させるには、シフトレジスタ入力信号ＳＩに”１”
を入力し、以後は上記とほぼ同様の動作をさせればよ
い。
説明する。まず、初期化するには、シフトレジスタリセ
ット信号ψｒを”０”に、シフトレジスタシフト信号ψ
ｓ２を”１”にすることにより、ノードＮ228 を”１”
に、ノードＮ229 を”０”にセットする。シフトレジス
タ22ａに”０”を保持させるには、まずシフトレジスタ
入力信号ＳＩに”０”を入力し、シフトレジスタシフト
信号ψｓ１を”１”にすることによりノードＮ228 を”
０”にセットする。次に、シフトレジスタシフト信号ψ
ｓ２を”１”にすることによりノードＮ229 を”１”に
セットし、次のデータの入力および、次段のシフトレジ
スタへの出力に備える。シフトレジスタ22ａに”１”を
保持させるには、シフトレジスタ入力信号ＳＩに”１”
を入力し、以後は上記とほぼ同様の動作をさせればよ
い。
【００３２】次に、シフトレジスタ22ａ〜22ｆに、一例
として”１”、”０”、”１”、”１”、”１”、”
１”を設定する方法について図11を参照しながら説明す
る。まず時刻Ｔ１に、シフトレジスタリセット信号ψｒ
を”０”に、シフトレジスタシフト信号ψｓ２を”１”
にすることにより、シフトレジスタ22ａ〜22ｆを初期化
し”１”を保持させる。次に、時刻Ｔ２に、シフトレジ
スタシフト信号ψｓ１を”１”にすることによりシフト
レジスタ入力ＳＩのデータ”０”をシフトレジスタ22ａ
に、取り込む。次に、時刻Ｔ３にシフトレジスタシフト
信号ψｓ２を”１”にした後、時刻Ｔ４にシフトレジス
タシフト信号ψｓ１を”１”にすることにより、シフト
レジスタ入力ＳＩのデータ”１”をシフトレジスタ22ａ
に取り込むと同時にシフトレジスタ22ａのデータ”０”
をシフトレジスタ22ｂにシフトする。この時同様にシフ
トレジスタ22ｂ〜22ｆのデータも１つ右へシフトする。
こうすることにより、シフトレジスタ22ａ〜22ｆに、”
１”、”０”、”１”、”１”、”１”、”１”を設定
する事が出来る。
として”１”、”０”、”１”、”１”、”１”、”
１”を設定する方法について図11を参照しながら説明す
る。まず時刻Ｔ１に、シフトレジスタリセット信号ψｒ
を”０”に、シフトレジスタシフト信号ψｓ２を”１”
にすることにより、シフトレジスタ22ａ〜22ｆを初期化
し”１”を保持させる。次に、時刻Ｔ２に、シフトレジ
スタシフト信号ψｓ１を”１”にすることによりシフト
レジスタ入力ＳＩのデータ”０”をシフトレジスタ22ａ
に、取り込む。次に、時刻Ｔ３にシフトレジスタシフト
信号ψｓ２を”１”にした後、時刻Ｔ４にシフトレジス
タシフト信号ψｓ１を”１”にすることにより、シフト
レジスタ入力ＳＩのデータ”１”をシフトレジスタ22ａ
に取り込むと同時にシフトレジスタ22ａのデータ”０”
をシフトレジスタ22ｂにシフトする。この時同様にシフ
トレジスタ22ｂ〜22ｆのデータも１つ右へシフトする。
こうすることにより、シフトレジスタ22ａ〜22ｆに、”
１”、”０”、”１”、”１”、”１”、”１”を設定
する事が出来る。
【００３３】次に、ボードに実装する前に、工場におい
て製造された半導体集積回路26を選別するために出力回
路24ｂからの出力信号ＤＯ２に関する選別時間Ｔを決め
る方法について説明する。まず、出力回路24ａ〜24ｆの
うち、出力回路24ｂからの出力信号ＤＯ２の第一の値か
ら第二の値に変化する時点を制御信号ψｅによって任意
に制御できるようにするため上記のようにしてシフトレ
ジスタ22ａ〜22ｆに”１”、”０”、”１”、”
１”、”１”、”１”を設定する。
て製造された半導体集積回路26を選別するために出力回
路24ｂからの出力信号ＤＯ２に関する選別時間Ｔを決め
る方法について説明する。まず、出力回路24ａ〜24ｆの
うち、出力回路24ｂからの出力信号ＤＯ２の第一の値か
ら第二の値に変化する時点を制御信号ψｅによって任意
に制御できるようにするため上記のようにしてシフトレ
ジスタ22ａ〜22ｆに”１”、”０”、”１”、”
１”、”１”、”１”を設定する。
【００３４】以後は、半導体集積回路26のＤＯ２に関し
て実施例１と同様にして、制御信号ψｅを用いて出力回
路24ｂからの出力信号ＤＯ２の第一の値から第二の値に
変化する時点をいろいろ変化させることにより、半導体
集積回路26を選別するための選別時間Ｔを決めることが
出来る。また、シフトレジスタ22ａ〜22ｆの設定をいろ
いろ変える事により、任意の出力回路の選別時間Ｔを決
める事が出来る。例えば、ＤＯ３とＤＯ４の選別タイミ
ングを同時に決定したい時は、シフトレジスタ22ａ〜22
ｆを”１”、”１”、”０”、”０”、”１”、”１”
のように設定すればよい。
て実施例１と同様にして、制御信号ψｅを用いて出力回
路24ｂからの出力信号ＤＯ２の第一の値から第二の値に
変化する時点をいろいろ変化させることにより、半導体
集積回路26を選別するための選別時間Ｔを決めることが
出来る。また、シフトレジスタ22ａ〜22ｆの設定をいろ
いろ変える事により、任意の出力回路の選別時間Ｔを決
める事が出来る。例えば、ＤＯ３とＤＯ４の選別タイミ
ングを同時に決定したい時は、シフトレジスタ22ａ〜22
ｆを”１”、”１”、”０”、”０”、”１”、”１”
のように設定すればよい。
【００３５】実施例３．図12はこの発明の実施例３を示
すものであり、図12において、27は第一の入力信号Ｏお
よび制御信号ψが入力されるＮＡＮＤ回路、28は第一の
電源（Ｖcc）ノードと出力ノードとの間に接続され、そ
のゲートには前記ＮＡＮＤ回路27の出力が入力されるＰ
型ＭＯＳＦＥＴ、29は前記出力ノードと第二の電源（接
地）ノードとの間に接続され、そのゲートには前記ＮＡ
ＮＤ回路27の出力が入力されるＮ型ＭＯＳＦＥＴであ
る。ここで、出力回路34は前記ＮＡＮＤ回路27、Ｐ型Ｍ
ＯＳＦＥＴ28、Ｎ型ＭＯＳＦＥＴ29より構成され、第一
の入力信号Ｏ、制御信号ψ及び出力信号ＤＯとの関係は
図13に示す関係になっている。
すものであり、図12において、27は第一の入力信号Ｏお
よび制御信号ψが入力されるＮＡＮＤ回路、28は第一の
電源（Ｖcc）ノードと出力ノードとの間に接続され、そ
のゲートには前記ＮＡＮＤ回路27の出力が入力されるＰ
型ＭＯＳＦＥＴ、29は前記出力ノードと第二の電源（接
地）ノードとの間に接続され、そのゲートには前記ＮＡ
ＮＤ回路27の出力が入力されるＮ型ＭＯＳＦＥＴであ
る。ここで、出力回路34は前記ＮＡＮＤ回路27、Ｐ型Ｍ
ＯＳＦＥＴ28、Ｎ型ＭＯＳＦＥＴ29より構成され、第一
の入力信号Ｏ、制御信号ψ及び出力信号ＤＯとの関係は
図13に示す関係になっている。
【００３６】次に、この実施例３の動作について説明す
る。この出力回路を通常使うときは、ψを”１”に固定
する。この場合出力回路34は第一の入力信号Ｏに応じて
出力信号ＤＯを出力する。この出力回路を選別時間Ｔを
調べるために使う場合は、図４、５に示すように制御信
号ψを、第二の同期信号Ｔ２の立ち上がりからＴｄ遅延
させて”０”〜”１”とする。この場合、出力信号ＤＯ
が”０”から”１”に変化する時点を制御信号ψによっ
て任意に制御できる。よって、実施例１と同様にして、
図12の出力回路を含む半導体集積回路の選別時間Ｔを決
めること出来る。
る。この出力回路を通常使うときは、ψを”１”に固定
する。この場合出力回路34は第一の入力信号Ｏに応じて
出力信号ＤＯを出力する。この出力回路を選別時間Ｔを
調べるために使う場合は、図４、５に示すように制御信
号ψを、第二の同期信号Ｔ２の立ち上がりからＴｄ遅延
させて”０”〜”１”とする。この場合、出力信号ＤＯ
が”０”から”１”に変化する時点を制御信号ψによっ
て任意に制御できる。よって、実施例１と同様にして、
図12の出力回路を含む半導体集積回路の選別時間Ｔを決
めること出来る。
【００３７】実施例４．図14はこの発明の実施例４を示
すものであり、図14において、30は制御信号ψが入力さ
れる反転増幅器、31は第一の入力信号Ｏ，前記反転増幅
器30の出力が入力さるＮＯＲ回路、28は第一の電源（Ｖ
cc）ノードと出力ノードとの間に接続され、そのゲート
には前記ＮＯＲ回路31の出力が入力されるＰ型ＭＯＳＦ
ＥＴ、29は前記出力ノードと第二の電源（接地）ノード
との間に接続され、そのゲートには前記ＮＯＲ回路31の
出力が入力されるＮ型ＭＯＳＦＥＴである。ここで、出
力回路35は前記反転増幅器30、前条ＮＯＲ回路31、Ｐ型
ＭＯＳＦＥＴ28、Ｎ型ＭＯＳＦＥＴ29より構成され、第
一の入力信号Ｏ、制御信号ψおよび出力信号ＤＯとの関
係は図15に示す関係になっている。
すものであり、図14において、30は制御信号ψが入力さ
れる反転増幅器、31は第一の入力信号Ｏ，前記反転増幅
器30の出力が入力さるＮＯＲ回路、28は第一の電源（Ｖ
cc）ノードと出力ノードとの間に接続され、そのゲート
には前記ＮＯＲ回路31の出力が入力されるＰ型ＭＯＳＦ
ＥＴ、29は前記出力ノードと第二の電源（接地）ノード
との間に接続され、そのゲートには前記ＮＯＲ回路31の
出力が入力されるＮ型ＭＯＳＦＥＴである。ここで、出
力回路35は前記反転増幅器30、前条ＮＯＲ回路31、Ｐ型
ＭＯＳＦＥＴ28、Ｎ型ＭＯＳＦＥＴ29より構成され、第
一の入力信号Ｏ、制御信号ψおよび出力信号ＤＯとの関
係は図15に示す関係になっている。
【００３８】次に、この実施例４の動作について説明す
る。この出力回路を通常使うときは、制御信号ψを”
１”に固定する。この場合出力回路35は第一の入力信号
Ｏに応じて出力信号ＤＯを出力する。この出力回路を選
別時間Ｔを調べるために使う場合は、図４、５に示すよ
うに制御信号ψを、第二の同期信号Ｔ２の立ち上がりか
らＴｄ遅延させて”０”〜”１”とする。この場合、出
力信号ＤＯが”１”から”０”に変化する時点を制御信
号ψによって任意に制御できる。よって、実施例１と同
様にして、図14の出力回路を含む半導体集積回路の選別
時間Ｔを決めることが出来る。
る。この出力回路を通常使うときは、制御信号ψを”
１”に固定する。この場合出力回路35は第一の入力信号
Ｏに応じて出力信号ＤＯを出力する。この出力回路を選
別時間Ｔを調べるために使う場合は、図４、５に示すよ
うに制御信号ψを、第二の同期信号Ｔ２の立ち上がりか
らＴｄ遅延させて”０”〜”１”とする。この場合、出
力信号ＤＯが”１”から”０”に変化する時点を制御信
号ψによって任意に制御できる。よって、実施例１と同
様にして、図14の出力回路を含む半導体集積回路の選別
時間Ｔを決めることが出来る。
【００３９】実施例５．図16はこの発明の実施例５を示
すものであり、図16において、301 は第一の入力信号Ｏ
および制御信号ψが入力されるＮＯＲ回路、302 は第一
の入力信号Ｏおよび制御信号ψが入力されるＡＮＤ回
路、303 は前記ＮＯＲ回路および前記ＡＮＤ回路の出力
が入力されるＮＯＲ回路、28は第一の電源（Ｖcc）ノー
ドと出力ノードとの間に接続され、そのゲートには前記
ＮＯＲ回路303 の出力が入力されるＰ型ＭＯＳＦＥＴ、
29は前記出力ノードと第二の電源（接地）ノードとの間
に接続され、そのゲートには前記ＮＯＲ回路303 の出力
が入力されるＮ型ＭＯＳＦＥＴである。また33は前記Ｎ
ＯＲ回路301 、303 および前記ＡＮＤ回路302 より構成
される排他的ＯＲ回路になっている。ここで、出力回路
36は前記排他的ＯＲ回路33、Ｐ型ＭＯＳＦＥＴ28、Ｎ型
ＭＯＳＦＥＴ29より構成され、第一の入力信号Ｏ、制御
信号ψおよび出力信号ＤＯとの関係は図17に示す関係に
なっている。
すものであり、図16において、301 は第一の入力信号Ｏ
および制御信号ψが入力されるＮＯＲ回路、302 は第一
の入力信号Ｏおよび制御信号ψが入力されるＡＮＤ回
路、303 は前記ＮＯＲ回路および前記ＡＮＤ回路の出力
が入力されるＮＯＲ回路、28は第一の電源（Ｖcc）ノー
ドと出力ノードとの間に接続され、そのゲートには前記
ＮＯＲ回路303 の出力が入力されるＰ型ＭＯＳＦＥＴ、
29は前記出力ノードと第二の電源（接地）ノードとの間
に接続され、そのゲートには前記ＮＯＲ回路303 の出力
が入力されるＮ型ＭＯＳＦＥＴである。また33は前記Ｎ
ＯＲ回路301 、303 および前記ＡＮＤ回路302 より構成
される排他的ＯＲ回路になっている。ここで、出力回路
36は前記排他的ＯＲ回路33、Ｐ型ＭＯＳＦＥＴ28、Ｎ型
ＭＯＳＦＥＴ29より構成され、第一の入力信号Ｏ、制御
信号ψおよび出力信号ＤＯとの関係は図17に示す関係に
なっている。
【００４０】次に、この実施例５の動作について説明す
る。この出力回路を通常使うときは、制御信号ψを”
１”に固定する。この場合出力回路36は第一の入力信号
Ｏに応じて出力信号ＤＯを出力する。この出力回路を選
別時間Ｔを調べるために使う場合は、図４、５に示すよ
うに制御信号ψを、第二の同期信号Ｔ２の立ち上がりか
らＴｄ遅延させて”０”〜”１”とする。この場合、出
力信号ＤＯが第一の値から第二の値に変化する時点を制
御信号ψによって任意に制御できる。よって、実施例１
と同様にして、図16の出力回路を含む半導体集積回路の
選別時間Ｔを決めることが出来る。
る。この出力回路を通常使うときは、制御信号ψを”
１”に固定する。この場合出力回路36は第一の入力信号
Ｏに応じて出力信号ＤＯを出力する。この出力回路を選
別時間Ｔを調べるために使う場合は、図４、５に示すよ
うに制御信号ψを、第二の同期信号Ｔ２の立ち上がりか
らＴｄ遅延させて”０”〜”１”とする。この場合、出
力信号ＤＯが第一の値から第二の値に変化する時点を制
御信号ψによって任意に制御できる。よって、実施例１
と同様にして、図16の出力回路を含む半導体集積回路の
選別時間Ｔを決めることが出来る。
【００４１】実施例６．図18はこの発明の実施例６を示
すものであり、図18において、22はシフトレジスタシフ
ト信号ψｓ，シフトレジスタリセット信号ψｒ、シフト
レジスタ入力信号ＳＩが入力されるシフトレジスタ、23
は前記シフトレジスタの出力ＴＥ、制御信号ψｅが入力
されるＯＲ回路、34、35、36は前記ＯＲ回路23の出力お
よび第一の入力信号Ｏが入力される図12に示される回路
34、図14に示される回路35又は図16に示される回路36と
それぞれ同じ構成からなる出力段である。
すものであり、図18において、22はシフトレジスタシフ
ト信号ψｓ，シフトレジスタリセット信号ψｒ、シフト
レジスタ入力信号ＳＩが入力されるシフトレジスタ、23
は前記シフトレジスタの出力ＴＥ、制御信号ψｅが入力
されるＯＲ回路、34、35、36は前記ＯＲ回路23の出力お
よび第一の入力信号Ｏが入力される図12に示される回路
34、図14に示される回路35又は図16に示される回路36と
それぞれ同じ構成からなる出力段である。
【００４２】シフトレジスタ22に”０”又は”１”をセ
ットすることにより実施例２と同様にして、出力回路を
含む半導体集積回路の選別時間Ｔを決めることが出来
る。
ットすることにより実施例２と同様にして、出力回路を
含む半導体集積回路の選別時間Ｔを決めることが出来
る。
【００４３】実施例７．図19はこの発明の実施例７を示
すものであり、図19において、22はシフトレジスタシフ
ト信号ψｓ、シフトレジスタリセット信号ψｒ及びシフ
トレジスタ入力信号ＳＩが入力されるシフトレジスタ、
48は前記シフトレジスタの出力ＴＥが入力される反転増
幅器、401は第一の入力信号Ｏおよび制御信号ψが入力
されるＮＡＮＤ回路、402 は第一の入力信号Ｏおよび制
御信号ψが入力されるＯＲ回路、403 は前記ＮＡＮＤ回
路401 の出力および前記ＯＲ回路402 の出力が入力され
るＮＡＮＤ回路、51はＰ型ＭＯＳＦＥＴ38、39およびＮ
型ＭＯＳＦＥＴ43、44が第一の電源（Ｖcc）ノードと第
二の電源（接地）ノードとの間に直列に接続され、その
ゲートにはそれぞれ第一の入力信号Ｏ，前記反転増幅器
48の出力、前記シフトレジスタ22の出力ＴＥ，第一の入
力信号Ｏが入力される第一のバッファ回路、52はＰ型Ｍ
ＯＳＦＥＴ40、41およびＮ型ＭＯＳＦＥＴ46、47が第一
の電源（Ｖcc）ノードと第二の電源（接地）ノードとの
間に直列に接続され、そのゲートにはそれぞれ前記ＮＡ
ＮＤ回路403 の出力、前記シフトレジスタ22の出力Ｔ
Ｅ、前記反転増幅器48の出力、前記ＮＡＮＤ回路403 の
出力が入力される第二のバッファ回路、42は第一の電源
（Ｖcc）ノードと出力ノードとの間に接続され、そのゲ
ートには前記第一のバッファ回路51および前記第二のバ
ッファ回路52の出力が入力されるＰ型ＭＯＳＦＥＴ、45
は前記出力ノードと第二の電源（接地）ノードとの間に
接続され、そのゲートには前記第一のバッファ回路51お
よび前記第二のバッファ回路52の出力が入力されるＮ型
ＭＯＳＦＥＴである。また50はＮＡＮＤ回路401 、403
およびＯＲ回路402 より構成される排他的ＮＯＲ回路に
なっている。
すものであり、図19において、22はシフトレジスタシフ
ト信号ψｓ、シフトレジスタリセット信号ψｒ及びシフ
トレジスタ入力信号ＳＩが入力されるシフトレジスタ、
48は前記シフトレジスタの出力ＴＥが入力される反転増
幅器、401は第一の入力信号Ｏおよび制御信号ψが入力
されるＮＡＮＤ回路、402 は第一の入力信号Ｏおよび制
御信号ψが入力されるＯＲ回路、403 は前記ＮＡＮＤ回
路401 の出力および前記ＯＲ回路402 の出力が入力され
るＮＡＮＤ回路、51はＰ型ＭＯＳＦＥＴ38、39およびＮ
型ＭＯＳＦＥＴ43、44が第一の電源（Ｖcc）ノードと第
二の電源（接地）ノードとの間に直列に接続され、その
ゲートにはそれぞれ第一の入力信号Ｏ，前記反転増幅器
48の出力、前記シフトレジスタ22の出力ＴＥ，第一の入
力信号Ｏが入力される第一のバッファ回路、52はＰ型Ｍ
ＯＳＦＥＴ40、41およびＮ型ＭＯＳＦＥＴ46、47が第一
の電源（Ｖcc）ノードと第二の電源（接地）ノードとの
間に直列に接続され、そのゲートにはそれぞれ前記ＮＡ
ＮＤ回路403 の出力、前記シフトレジスタ22の出力Ｔ
Ｅ、前記反転増幅器48の出力、前記ＮＡＮＤ回路403 の
出力が入力される第二のバッファ回路、42は第一の電源
（Ｖcc）ノードと出力ノードとの間に接続され、そのゲ
ートには前記第一のバッファ回路51および前記第二のバ
ッファ回路52の出力が入力されるＰ型ＭＯＳＦＥＴ、45
は前記出力ノードと第二の電源（接地）ノードとの間に
接続され、そのゲートには前記第一のバッファ回路51お
よび前記第二のバッファ回路52の出力が入力されるＮ型
ＭＯＳＦＥＴである。また50はＮＡＮＤ回路401 、403
およびＯＲ回路402 より構成される排他的ＮＯＲ回路に
なっている。
【００４４】次に動作について説明する。まず、シフト
レジスタが”１”を保持している場合（ＴＥ＝”
１”）、Ｐ型ＭＯＳＦＥＴ39、Ｎ型ＭＯＳＦＥＴ43がオ
ン状態、Ｏ型ＭＯＳＦＥＴ41、Ｎ型ＭＯＳＦＥＴ46がオ
フ状態となっているので、第一の入力信号Ｏは排他的Ｎ
ＯＲ回路50および第二のバッファ回路52を介さず、第一
のバッファ回路51を介してほぼ反転増幅器１段分の遅延
時間の後出力部201 に伝達される。一方、シフトレジス
タが”０”を保持している場合（ＴＥ＝”０”）、Ｐ型
ＭＯＳＦＥＴ39、Ｎ型ＭＯＳＦＥＴ43がオフ状態、Ｐ型
ＭＯＳＦＥＴ41、Ｎ型ＭＯＳＦＥＴ46がオン状態となっ
ているので、第一の入力信号Ｏは第一のバッファ回路51
を介さず、排他的ＮＯＲ回路50および第二のバッファ回
路52を介してほぼ反転増幅器３段分の遅延時間の後出力
部201 に伝達される。
レジスタが”１”を保持している場合（ＴＥ＝”
１”）、Ｐ型ＭＯＳＦＥＴ39、Ｎ型ＭＯＳＦＥＴ43がオ
ン状態、Ｏ型ＭＯＳＦＥＴ41、Ｎ型ＭＯＳＦＥＴ46がオ
フ状態となっているので、第一の入力信号Ｏは排他的Ｎ
ＯＲ回路50および第二のバッファ回路52を介さず、第一
のバッファ回路51を介してほぼ反転増幅器１段分の遅延
時間の後出力部201 に伝達される。一方、シフトレジス
タが”０”を保持している場合（ＴＥ＝”０”）、Ｐ型
ＭＯＳＦＥＴ39、Ｎ型ＭＯＳＦＥＴ43がオフ状態、Ｐ型
ＭＯＳＦＥＴ41、Ｎ型ＭＯＳＦＥＴ46がオン状態となっ
ているので、第一の入力信号Ｏは第一のバッファ回路51
を介さず、排他的ＮＯＲ回路50および第二のバッファ回
路52を介してほぼ反転増幅器３段分の遅延時間の後出力
部201 に伝達される。
【００４５】従って、通常使用する場合（ＴＥ＝”
１”）第一の入力信号Ｏが出力部201 まで伝達されるま
での遅延時間が、実施例６で説明した図16に示す出力回
路に比べこの図19に示す出力回路のほうがほぼ反転増幅
器１段分の遅延時間だけ短くて済むという効果がある。
１”）第一の入力信号Ｏが出力部201 まで伝達されるま
での遅延時間が、実施例６で説明した図16に示す出力回
路に比べこの図19に示す出力回路のほうがほぼ反転増幅
器１段分の遅延時間だけ短くて済むという効果がある。
【００４６】また、シフトレジスタ22に”０”あるい
は”１”を適宜セットすることにより実施例６と同様に
して選別時間Ｔを決めることが出来るのは言うまでもな
い。
は”１”を適宜セットすることにより実施例６と同様に
して選別時間Ｔを決めることが出来るのは言うまでもな
い。
【００４７】
【発明の効果】以上のように、この第一の発明によれ
ば、制御信号により出力信号が第一の値から第二の値に
変化する時点を任意に制御できるように構成したので、
半導体集積回路単体およびボード上に実装した状態で
も、この半導体集積回路の出力信号が第一の値から第二
の値に変化する時点を変化させることができ、半導体集
積回路が実装されたこのボードが正常に動作するために
必要な、この半導体集積回路の出力信号が第一の値から
第二の値に変化する時点の限界値を容易に調べることが
できる。また、その限界値を参考にして、この半導体集
積回路を選別するための選別時間Ｔを容易に決定でき
る。また、この選別時間Ｔは、従来のようにシミュレー
ションの誤差によるマージンを考慮する必要がないた
め、従来よりマージンを小さくできるので、従来より良
品を不良品とする割合を少なくでき、結果としてコスト
の上昇を抑えられる。
ば、制御信号により出力信号が第一の値から第二の値に
変化する時点を任意に制御できるように構成したので、
半導体集積回路単体およびボード上に実装した状態で
も、この半導体集積回路の出力信号が第一の値から第二
の値に変化する時点を変化させることができ、半導体集
積回路が実装されたこのボードが正常に動作するために
必要な、この半導体集積回路の出力信号が第一の値から
第二の値に変化する時点の限界値を容易に調べることが
できる。また、その限界値を参考にして、この半導体集
積回路を選別するための選別時間Ｔを容易に決定でき
る。また、この選別時間Ｔは、従来のようにシミュレー
ションの誤差によるマージンを考慮する必要がないた
め、従来よりマージンを小さくできるので、従来より良
品を不良品とする割合を少なくでき、結果としてコスト
の上昇を抑えられる。
【００４８】さらにまた、この第二の発明によれば、複
数の出力回路を含む半導体集積回路の出力回路毎に２値
からなる第二の入力信号を記憶しておく記憶部を設け、
この記憶部に特定の値の信号が記憶されている時のみ制
御信号により出力信号が第一の値から第二の値に変化す
る時点を任意に制御できるように構成したので、半導体
集積回路単体およびボード上に実装した状態でも、この
半導体集積回路の任意の出力回路の出力信号が第一の値
から第二の値に変化する時点を変化させることができ、
半導体集積回路が実装されたこのボードが正常に動作す
るために必要な、この半導体集積回路の任意の出力回路
の出力信号が第一の値から第二の値に変化する時点の限
界値を容易に調べることができる。
数の出力回路を含む半導体集積回路の出力回路毎に２値
からなる第二の入力信号を記憶しておく記憶部を設け、
この記憶部に特定の値の信号が記憶されている時のみ制
御信号により出力信号が第一の値から第二の値に変化す
る時点を任意に制御できるように構成したので、半導体
集積回路単体およびボード上に実装した状態でも、この
半導体集積回路の任意の出力回路の出力信号が第一の値
から第二の値に変化する時点を変化させることができ、
半導体集積回路が実装されたこのボードが正常に動作す
るために必要な、この半導体集積回路の任意の出力回路
の出力信号が第一の値から第二の値に変化する時点の限
界値を容易に調べることができる。
【図１】この発明の第一の実施例を示す出力回路図。
【図２】この発明の第一の実施例の動作を示す為の図。
【図３】この発明の第一の実施例を備えた半導体集積回
路をボードに実装した状態を示す略図。
路をボードに実装した状態を示す略図。
【図４】図３の動作を説明するための波形図。
【図５】図３のを動作をさらに詳細に説明するための波
形図。
形図。
【図６】第二の同期信号Ｔ２から制御信号ψの遅延時間
Ｔｄと同じく第二の同期信号Ｔ２から出力ノードに出力
信号ＤＯが出力されるまでの遅延時間Ｔｏの関係を示す
図。
Ｔｄと同じく第二の同期信号Ｔ２から出力ノードに出力
信号ＤＯが出力されるまでの遅延時間Ｔｏの関係を示す
図。
【図７】この発明の第二の実施例を備えた、半導体集積
回路のブロック図。
回路のブロック図。
【図８】この発明の第二の実施例を示す出力回路図。
【図９】この発明の第二の実施例におけるシフトレジス
タの構成を示す回路図。
タの構成を示す回路図。
【図１０】この発明の第二の実施例におけるシフトレジ
スタのさらに具体的な構成を示す回路図。
スタのさらに具体的な構成を示す回路図。
【図１１】この発明の第二の実施例におけるシフトレジ
スタの動作を説明するための波形図。
スタの動作を説明するための波形図。
【図１２】この発明の第三の実施例を示す出力回路図。
【図１３】この発明の第三の実施例の動作を示す為の
図。
図。
【図１４】この発明の第四の実施例を示す出力回路図。
【図１５】この発明の第四の実施例の動作を示す為の
図。
図。
【図１６】この発明の第五の実施例を示す出力回路図。
【図１７】この発明の第五の実施例の動作を示す為の
図。
図。
【図１８】この発明の第六の実施例を示す出力回路図。
【図１９】この発明の第七の実施例を示す出力回路図。
【図２０】従来の出力回路を示す回路図。
【図２１】従来の出力回路を備えた半導体集積回路をボ
ードに実装した状態を示す略図。
ードに実装した状態を示す略図。
【図２２】図21の動作を説明するための波形図。
11 出力回路 201 出力部 202 制御部 ψ 制御信号 Ｏ 入力信号 Ｎ11 出力ノード ＤＯ 出力信号
Claims (2)
- 【請求項１】 第一の値と第二の値の２値信号からなる
入力信号が入力され、この入力信号に応じた出力信号を
出力ノードに出力する出力部、制御信号を受け、この制
御信号に基づいて上記出力ノードに出力される出力信号
の第一の値から第二の値に変化する時点を制御する制御
部を備えた半導体集積回路の出力回路。 - 【請求項２】 ２値からなる第一の入力信号が入力さ
れ、この第一の入力信号に応じて出力ノードに出力信号
を出力する出力部、２値からなる第二の入力信号が入力
され、この第二の入力信号を記憶する記憶部、２値から
なる制御信号および前記記憶部に記憶された第二の入力
信号が入力され、前記記憶部に記憶された第二の入力信
号が一方の値の時は前記制御信号に基づき前記第一の入
力信号に応じて前記出力ノードに出力される出力信号の
第一の値から第二の値に変化する時点を制御し、前記記
憶部に記憶された第二の入力信号が他方の値の時は前記
制御信号の値によらず前記第一の入力信号に応じて出力
信号を前記出力ノードに出力する制御部を備えたことを
特徴とする半導体集積回路の出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261675A JPH05102831A (ja) | 1991-10-09 | 1991-10-09 | 半導体集積回路の出力回路 |
| US07/957,403 US5285117A (en) | 1991-10-09 | 1992-10-06 | Output circuit with output enabling inputs |
| DE4233947A DE4233947C2 (de) | 1991-10-09 | 1992-10-08 | Ausgangsschaltung für eine integrierte Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261675A JPH05102831A (ja) | 1991-10-09 | 1991-10-09 | 半導体集積回路の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102831A true JPH05102831A (ja) | 1993-04-23 |
Family
ID=17365176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261675A Pending JPH05102831A (ja) | 1991-10-09 | 1991-10-09 | 半導体集積回路の出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5285117A (ja) |
| JP (1) | JPH05102831A (ja) |
| DE (1) | DE4233947C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011188013A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | 出力バッファ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2803428B2 (ja) * | 1992-02-17 | 1998-09-24 | 日本電気株式会社 | 入力バッファ |
| US5331220A (en) * | 1993-02-12 | 1994-07-19 | Xilinx, Inc. | Soft wakeup output buffer |
| JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
| JP3927788B2 (ja) * | 2001-11-01 | 2007-06-13 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7714618B2 (en) * | 2007-12-13 | 2010-05-11 | Macronix International Co. Ltd | Output driver circuit with output preset circuit and controlling method thereof having lower power consumption |
| JP2022099473A (ja) * | 2020-12-23 | 2022-07-05 | 武漢天馬微電子有限公司 | 表示装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207718A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 出力回路 |
| IT1210961B (it) * | 1982-12-17 | 1989-09-29 | Ates Componenti Elettron | Interfaccia d'uscita per circuito logico a tre stati in circuito integrato a transistori "mos". |
| JPS59148426A (ja) * | 1983-02-15 | 1984-08-25 | Nec Corp | 同時動作タイミング制御回路 |
| JPS59212027A (ja) * | 1983-05-18 | 1984-11-30 | Toshiba Corp | 半導体集積回路の出力回路 |
| JPS6030152A (ja) * | 1983-07-28 | 1985-02-15 | Toshiba Corp | 集積回路 |
| JPS60130920A (ja) * | 1983-12-20 | 1985-07-12 | Nec Corp | 半導体集積論理回路 |
| JPH0821844B2 (ja) * | 1986-05-30 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路 |
| JPS63234622A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | デ−タ出力回路 |
| US4857765A (en) * | 1987-11-17 | 1989-08-15 | International Business Machines Corporation | Noise control in an integrated circuit chip |
| KR910002748B1 (ko) * | 1988-04-12 | 1991-05-04 | 삼성 반도체통신 주식회사 | 반도체장치에 있어서 데이타 출력 버퍼회로 |
-
1991
- 1991-10-09 JP JP3261675A patent/JPH05102831A/ja active Pending
-
1992
- 1992-10-06 US US07/957,403 patent/US5285117A/en not_active Expired - Fee Related
- 1992-10-08 DE DE4233947A patent/DE4233947C2/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011188013A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | 出力バッファ |
| US8558576B2 (en) | 2010-03-04 | 2013-10-15 | Kabushiki Kaisha Toshiba | Output buffer |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4233947C2 (de) | 1994-05-19 |
| US5285117A (en) | 1994-02-08 |
| DE4233947A1 (de) | 1993-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101020394B1 (ko) | 최대 칩 성능을 위한 듀티비 회로의 자동 자가 교정 장치및 방법 | |
| US7119596B2 (en) | Wide-range programmable delay line | |
| US7525339B2 (en) | Semiconductor memory device testing on/off state of on-die-termination circuit during data read mode, and test method of the state of on-die-termination circuit | |
| US20070018682A1 (en) | Method and apparatus for calibrating driver impedance | |
| US6732066B2 (en) | Method of determining static flip-flop setup and hold times | |
| US6356132B1 (en) | Programmable delay cell | |
| US6486698B2 (en) | LSI device capable of adjusting the output impedance to match the characteristic impedance | |
| US20050151560A1 (en) | Scan flip flop, semiconductor device, and production method of semiconductor device | |
| US7508246B2 (en) | Performance variation compensating circuit and method | |
| EP0924859B1 (en) | Self-clocked logic circuit and methodology | |
| JPH05102831A (ja) | 半導体集積回路の出力回路 | |
| US6980036B2 (en) | Semiconductor device comprising frequency multiplier of external clock and output buffer of test data and semiconductor test method | |
| US7352252B2 (en) | Circuit and method to measure threshold voltage distributions in SRAM devices | |
| JPH04243090A (ja) | 検出回路を含む半導体集積回路 | |
| JP2011124683A (ja) | 出力バッファ回路、入力バッファ回路、及び入出力バッファ回路 | |
| KR20050067813A (ko) | 동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로 | |
| KR100229857B1 (ko) | 래치회로 | |
| US5212410A (en) | Register circuit in which a stop current may be measured | |
| US6369636B1 (en) | Method, architecture and circuit for selecting, calibrating and monitoring circuits | |
| US20040085109A1 (en) | Method and apparatus for fine tuning clock signals of an integrated circuit | |
| US6369670B1 (en) | Dynamically adjustable tapped delay line | |
| US6172539B1 (en) | Synchronous buffer circuit and data transmission circuit having the synchronous buffer circuit | |
| US20020089354A1 (en) | Apparatus and method of providing a four input logic function | |
| JPH09146980A (ja) | 論理遅延シミュレーション方法 | |
| KR100192583B1 (ko) | 출력버퍼회로 |