DE422940T1 - Verfahren zur herstellung eines dmos transistors. - Google Patents
Verfahren zur herstellung eines dmos transistors.Info
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Claims (5)
1. Verfahren zum Bilden eines DMOS-Transistors mit kurzem Kanal, welches die Schritte umfaßt:
Bilden einer Gate-Oxidschicht (46) über einer Oberfläche eines Halbleitermaterials eines ersten Leitfähigkeitstyps,
Bilden eines leitenden Gates (48) über der Gate-Oxidschicht,
Bilden eines Oxxdseitenwandabstandsteils (60) an einer Seitenwand des Gates, indem eine Oxidschicht (54) über dem Gate und über der oberen Außenfläche des Halbleitermaterials ausgebildet und die Oxidschicht so geätzt wird, daß der Oxidseitenwandsabstandsteil übrigbleibt,
Bilden eines leitenden Gates (48) über der Gate-Oxidschicht,
Bilden eines Oxxdseitenwandabstandsteils (60) an einer Seitenwand des Gates, indem eine Oxidschicht (54) über dem Gate und über der oberen Außenfläche des Halbleitermaterials ausgebildet und die Oxidschicht so geätzt wird, daß der Oxidseitenwandsabstandsteil übrigbleibt,
Einführen von Störstellen eines zweiten Leitfähigkeitstyps in das Halbleitermaterial, um einen Körperbereich (64) des zweiten
Leitfähigkeitstyps zu bilden, wobei das Gate und der Oxidseitenwandabstandsteil als Maske zur Selbstausrichtung des Körperbereiches
mit dem Gate verwandt werden,
Entfernen des Oxxdseitenwandabstandsteils,
Entfernen des Oxxdseitenwandabstandsteils,
Einführen von Störstellen des ersten Leitfähigkeitstyps in den
Körperbereich (64), nachdem der Seitenwandabstandsteil entfernt worden ist, um einen Sourcebereich (70) des ersten Leitfähigkeitstyps
an und unter einer Oberfläche des Körperbereichs zu bilden, während das Gate als Maske zur Selbstausrichtung des
Sourcebereiches verwandt wird, und
Eintreiben der Störstellen des ersten Leitfähigkeitstyps und der Störstellen des zweiten Leitfähigkeitstyps, um einen kurzen
Kanalbereich unter dem Gate zu bilden.
SILICONIX INC. P 5578-DE/EP
'*■
2. Verfahren nach Anspruch 1, bei dem der Schritt der BiI-
dung des Oxidseitenwandabstandsteils (16) die Schritte der Bildung
der Oxidschicht (54) über dem Gate und über einer oberen Außenfläche des Halbleitermaterials und ein anisotropes Ätzen
der Oxidschicht umfaßt derart, daß der Oxidseitenwandabstandsteil übrigbleibt.
3. Verfahren nach Anspruch 2, welches den Schritt der Bildung eines Körperkontaktbereiches (44) des zweiten Leitfähigkeitstyps
an und unter einer Oberfläche des Halbleitermaterials vor der Bildung der Gate-Oxidschicht (46) umfaßt.
4. Verfahren nach Anspruch 3, welches die Schritte des Aufbringens einer zweiten Oxidschicht auf der oberen Außenfläche
des Halbleitermaterials und des Maskierens und Ätzens der zweiten Oxidschicht zum Freilegen eines Bereiches des Halbleitermaterials
zwischen dem Körperkontaktbereich (44) und dem Gate (48) vor dem Schritt der Ausbildung der zuerst genannten Oxidschicht
(54) über dem Gate und über einer oberen Außenfläche des Halbleitermaterials und dem anisotropen Ätzen der ersten Oxidschicht
umfaßt.
5. Verfahren nach Anspruch 1, 2, 3 oder 4, bei dem die
Störstellen des zweiten Leitfähigkeitstyps, die zur Bildung des
Körperbereiches (64) verwandt werden, nach dem Entfernen des Oxidseitenwandabstandsteils (60) eingetrieben werden.
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US5331192A (en) * | 1989-06-15 | 1994-07-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
US5536957A (en) * | 1990-01-16 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | MOS field effect transistor having source/drain regions surrounded by impurity wells |
US5679968A (en) * | 1990-01-31 | 1997-10-21 | Texas Instruments Incorporated | Transistor having reduced hot carrier implantation |
NL9000972A (nl) * | 1990-04-24 | 1991-11-18 | Philips Nv | Werkwijze voor het vervaardigen van een silicium lichaam met een n-type toplaag en een daaraan grenzende, hoger gedoteerde n-type basislaag. |
US5202276A (en) * | 1990-08-20 | 1993-04-13 | Texas Instruments Incorporated | Method of forming a low on-resistance DMOS vertical transistor structure |
US5045966A (en) * | 1990-09-17 | 1991-09-03 | Micrel Semiconductor | Method for forming capacitor using FET process and structure formed by same |
KR940006702B1 (ko) * | 1991-06-14 | 1994-07-25 | 금성일렉트론 주식회사 | 모스패트의 제조방법 |
US5182619A (en) * | 1991-09-03 | 1993-01-26 | Motorola, Inc. | Semiconductor device having an MOS transistor with overlapped and elevated source and drain |
US5200352A (en) * | 1991-11-25 | 1993-04-06 | Motorola Inc. | Transistor having a lightly doped region and method of formation |
IT1250233B (it) * | 1991-11-29 | 1995-04-03 | St Microelectronics Srl | Procedimento per la fabbricazione di circuiti integrati in tecnologia mos. |
US5248627A (en) * | 1992-03-20 | 1993-09-28 | Siliconix Incorporated | Threshold adjustment in fabricating vertical dmos devices |
US5352914A (en) * | 1992-08-03 | 1994-10-04 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
US5506421A (en) * | 1992-11-24 | 1996-04-09 | Cree Research, Inc. | Power MOSFET in silicon carbide |
US5409848A (en) * | 1994-03-31 | 1995-04-25 | Vlsi Technology, Inc. | Angled lateral pocket implants on p-type semiconductor devices |
EP0689239B1 (de) * | 1994-06-23 | 2007-03-07 | STMicroelectronics S.r.l. | Verfahren zur Herstellung von Leistungsbauteilen in MOS-Technologie |
EP0696054B1 (de) * | 1994-07-04 | 2002-02-20 | STMicroelectronics S.r.l. | Verfahren zur Herstellung von Leistungsbauteilen hoher Dichte in MOS-Technologie |
US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
US5689128A (en) * | 1995-08-21 | 1997-11-18 | Siliconix Incorporated | High density trenched DMOS transistor |
DE69533134T2 (de) * | 1995-10-30 | 2005-07-07 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsbauteil hoher Dichte in MOS-Technologie |
DE69534919T2 (de) * | 1995-10-30 | 2007-01-25 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe |
US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
EP0782201B1 (de) * | 1995-12-28 | 2000-08-30 | STMicroelectronics S.r.l. | MOS-Technologie-Leistungsanordnung in integrierter Struktur |
US5821583A (en) * | 1996-03-06 | 1998-10-13 | Siliconix Incorporated | Trenched DMOS transistor with lightly doped tub |
JPH1154746A (ja) * | 1997-07-31 | 1999-02-26 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
DE69839439D1 (de) | 1998-05-26 | 2008-06-19 | St Microelectronics Srl | MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte |
US7006077B1 (en) * | 1999-11-30 | 2006-02-28 | Nokia Mobile Phones, Ltd. | Electronic device having touch sensitive slide |
US6835627B1 (en) * | 2000-01-10 | 2004-12-28 | Analog Devices, Inc. | Method for forming a DMOS device and a DMOS device |
DE10104274C5 (de) * | 2000-02-04 | 2008-05-29 | International Rectifier Corp., El Segundo | Halbleiterbauteil mit MOS-Gatesteuerung und mit einer Kontaktstruktur sowie Verfahren zu seiner Herstellung |
JP2003529939A (ja) * | 2000-03-31 | 2003-10-07 | イーハーペー ゲーエムベーハー−イノヴェイションズ フォー ハイ パフォーマンス マイクロエレクトロニクス/インスティチュート フュア イノヴァティーヴェ ミクロエレクトローニク | Cmos互換ラテラルdmosトランジスタおよび該トランジスタの作製方法 |
JP2011228611A (ja) * | 2010-03-30 | 2011-11-10 | Renesas Electronics Corp | 半導体装置およびその製造方法、ならびに電源装置 |
CN103745930B (zh) * | 2013-12-24 | 2016-08-17 | 北京时代民芯科技有限公司 | 一种节省中低电压的vdmosfet芯片面积的方法 |
US11728422B2 (en) * | 2019-11-14 | 2023-08-15 | Stmicroelectronics S.R.L. | Power MOSFET device having improved safe-operating area and on resistance, manufacturing process thereof and operating method thereof |
IT202000015076A1 (it) | 2020-06-23 | 2021-12-23 | St Microelectronics Srl | Dispositivo elettronico in 4h-sic con prestazioni di corto circuito migliorate, e relativo metodo di fabbricazione |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4344081A (en) * | 1980-04-14 | 1982-08-10 | Supertex, Inc. | Combined DMOS and a vertical bipolar transistor device and fabrication method therefor |
US4503598A (en) * | 1982-05-20 | 1985-03-12 | Fairchild Camera & Instrument Corporation | Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques |
US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
JPS5974674A (ja) * | 1982-10-22 | 1984-04-27 | Hitachi Ltd | 絶縁ゲ−ト半導体装置とその製造法 |
EP0229362B1 (de) * | 1986-01-10 | 1993-03-17 | General Electric Company | Halbleitervorrichtung und Methode zur Herstellung |
IT1204243B (it) * | 1986-03-06 | 1989-03-01 | Sgs Microelettronica Spa | Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento |
JPS63244777A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | Mos型電界効果トランジスタ |
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