DE4215467C2 - Halbleiter-Packung und Verfahren zur Herstellung einer solchen Packung - Google Patents

Halbleiter-Packung und Verfahren zur Herstellung einer solchen Packung

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Description

Die Erfindung bezieht sich auf eine Halbleiter-Packung gemäß dem Oberbegriff des Anspruchs 1 und auf ein Verfahren zur Herstellung einer solchen Packung gemäß Anspruch 9.
In letzter Zeit hat es entsprechend den Integrationserfordernissen in den Halblei­ tertechniken mehrere Anstrengungen zur Einschließung von so vielen Chips wie möglich in einem begrenzten Raum gegeben. Zum Beispiel wurden Multi-Chip- Halbleiter-Packungen in weitem Umfang verwendet, bei denen verschiedene Ty­ pen von Speicherchips in einem Speichermodul eingeschlossen sind, wodurch eine Packung eines Huckepack-Typs bereitgestellt wird.
Die in dem obigen Typ einer Multi-Chip-Halbleiter-Packung verwendeten be­ kannten Halbleiterchips haben im allgemeinen Funktionen zum Adressieren in einer Z-Richtung anstatt eines RAS (row address strobe) in dem Speichermodul oder ein Platinenniveau entsprechend einem Verfahren, wie z. B. einem SOP (small outline package), SOJ (small outline J-lead package) oder einem TSOP (thin small outline package) jeweils in Abhängigkeit von den dazugehörenden Typen.
Ein repräsentatives Beispiel der bekannten Multi-Chip-Halbleiter-Packung des Huckepack-Typs wird im Detail in Verbindung mit den Fig. 1 und 2 wie folgt beschrieben:
Bezugnehmend auf Fig. 1, die eine Querschnittsansicht ist, welche eine Struktur einer Halbleiter-Packung zeigt vom bekannten Typ LOC-(lead on chip)-SOJ- (small outline J-lead), hat die Packung einen Halbleiter-Chip, der mit isolierenden Polyimidschichten 2 versehen ist, welche auf die oberen Oberflächen davon auf­ gebracht sind, damit jede eine vorbestimmte Dicke innerhalb der gesamten Länge und Breite davon hat. Der Chip 1 beinhaltet eine Vielzahl von Kontaktflecken 3, von denen jeder elektrisch mit einem Ende von jeder inneren Leitung 4 eines Leitungsrahmens durch einen Draht 5 verbunden ist, wovon gegenüberliegende Enden mit dem Kontaktflecken 3 und der inneren Leitung 4 jeweils verbunden sind. Zusätzlich wird der Chip 1 durch einen Gießprozeß mit einer Epoxidharz­ schicht 6 überzogen, um einen vorbestimmten Bereich einschließlich der inneren Leitungen 4 abzudecken.
Nach der Vorbereitung von Halbleiter-Packungen mit dem oben erwähnten Auf­ bau ist eine der Halbleiter-Packungen als eine obere Packung p" auf eine andere Halbleiter-Packung p' mit dem gleichen Aufbau wie dem der oberen Verpackung p" zu überlagern, worauf sie elektrisch miteinander verbunden werden durch Verbindung einer äußeren Leitung 4" der oberen Verpackung p" mit einer äuße­ ren Leitung 4' der unteren Verpackung p', wodurch eine Multi-Chip-Halbleiter- Packung p des Huckepack-Typs bereitgestellt wird. Die bekannte Multi-Chip- Halbleiter-Packung p kann in einem Speichermodul oder auf einem Platinenni­ veau durch ein herkömmliches Installationsverfahren installiert werden.
Um jedoch den Prozeß zur Herstellung der bekannten Multi-Chip-Halbleiter- Packung p zu erzielen, sollte die obere Packung p" der unteren Packung p' über­ lagert werden, wobei die Packungen p' und p" getrennt hergestellt worden sind und elektrisch durch Verbinden der äußeren Leitungen 4' und 4" der Packungen p' und p" miteinander, wie oben beschrieben, verbunden werden. Weiterhin muß die Multi-Chip-Halbleiter-Packung p gezwungenermaßen aufgrund einer Drahtschlei­ fenhöhe jeder Packung p', p", welche während des Drahtbondprozesses auftritt und auch aufgrund der Dicke der Epoxidharzschicht 5 jeder Packung p', p" eine sub­ stantielle Dicke haben. Somit hat auch die bekannte Multi-Chip-Halbleiter- Packung p die Nachteile, daß sie nicht eine gewünschte Dicke davon erzielen kann, und daß sie einen im wesentlichen komplexen Prozeß zu ihrer Herstellung benötigt. Das heißt, jede Packung p', p" wird zuvor getrennt bereitgestellt, wor­ aufhin eine von ihnen umgedreht der anderen überlagert wird, um eine Multi- Chip-Halbleiter-Packung p zu ergeben. Zusätzlich hat die bekannte Multi-Chip- Halbleiter-Packung p zwei Leitungsrahmen und Leitungsdrähte 5, die Anzahl der Leitungsdrähte 5 ist zweimal diejenige der Leitungsrahmen, wodurch notwendi­ gerweise die Anzahl der benötigten Elemente erhöht wird. Dementsprechend hat die bekannte Multi-Chip-Halbleiter-Packung einen anderen Nachteil, indem sie notwendigerweise die Herstellungskosten aufgrund der benötigten Elemente er­ höht.
Die bekannte Multi-Chip-Halbleiter-Packung benötigt notwendigerweise Lei­ tungsdrähte, was zur Erzeugung von Rauschen führt und eine Verstärkungsge­ schwindigkeit im wesentlichen verlangsamt.
Aus der Druckschrift US 5,068,721 ist eine Halbleiter-Packung bekannt, in der zwei Halbleiter-Chips in einer Packung angeordnet sind, wobei die Halbleiter- Chips spiegelsymmetrisch zu einer Spiegelsymmetrieachse aufgebaut sind und mit ihren aktiven Flächen einander gegenüberliegen, so daß eine überwiegende Anzahl einzelner innerer Leitungen mit Kontaktanschlußflecken beider Halbleiter- Chips paarweise verbindbar ist.
Aus der Druckschrift JP 56-24955 A ist eine Halbleiter-Packung bekannt, in der zwei Halbleiter-Chips angeordnet sind, wobei die Halbleiter-Chips mit ihren akti­ ven Flächen einander gegenüberliegen und die Kontaktflecken der Chips alternie­ rend und isoliert voneinander mit nach außen führenden Flachleitern verbunden sind.
Aus der Druckschrift US 4,864,322 ist eine mehrschichtige Halbleiter-Packung bekannt, in der zwei Halbleiter-Chips angeordnet sind, wobei die Halbleiter-Chips mit ihren aktiven Flächen einander gegenüberliegen und fünf dazwischen ange­ ordnete Zwischenschichten aufweisen, von denen die mittlere Zwischenschicht eine Isolierschicht ist, welche die inneren Leitungen zu den Kontaktflecken der Halbleiter-Chips voneinander isoliert.
Aus der Druckschrift IBM TDB, Vol. 33, Nr. 5, Oktober 1990, Seiten 424 und 425, ist eine Halbleiter-Packung mit zwei spiegelsymmetrischen Halbleiter-Chips bekannt, die mit ihren aktiven Flächen einander gegenüberliegen und über ihre Kontaktflecken mit gemeinsamen inneren Leitungen paarweise verbunden sind, wobei die inneren Leitungen außerhalb der Packung in äußere Leitungen überge­ hen.
Aufgabe der Erfindung ist es, die Packungshöhe einer Halbleiter-Packung zu ver­ ringern und eine vereinfachte Zuordnung zu der nach außen geführten inneren Leitung zu den Chips zu schaffen.
Diese Aufgabe wird mit dem Gegenstand der Ansprüche 1 und 9 gelöst. Merkmale bevorzugter Ausführungsformen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Durch den erfindungsgemäßen Gegenstand werden die Integration von Halbleiter- Chips verbessert, die Halbleiter-Packungshöhe vermindert, der Herstellungspro­ zeß vereinfacht sowie die Herstellungskosten verringert.
Ferner wird durch den Gegenstand der Erfindung eine Halbleiter-Packung bereit­ gestellt, die unter Weglassen eines herkömmlichen Drahtbondprozesses und eines herkömmlichen Gießprozesses ein Rauschen des Halbleiter-Bauteils in der erfin­ dungsgemäßen Halbleiter-Packung vermindert und eine Verstärkungsgeschwin­ digkeit erhöht.
Somit liefert die vorliegende Erfindung eine Halbleiter-Packung einschließlich einer Vielzahl innerer Leitungen eines Leitungsrahmens und obere und untere Halbleiter-Chips, die elektrisch mit oberen und unteren Flächen der Leitungen jeweils verbunden sind, wobei die oberen und unteren Chips jeweils eine Vielzahl von Kontaktflecken mit einer darauf ausgebildeten Lötstelle haben, wobei die Lötstelle mit der inneren Leitung durch Lötung verbunden wird, um zu verursa­ chen, daß die oberen und unteren Chips mit den inneren Leitungen durch eine Lötung verbunden werden, um zu verursachen, daß die oberen und unteren Chips mit den inneren Leitungen elektrisch verbunden werden.
Gemäß einem anderen Aspekt liefert die vorliegende Erfindung ein Verfahren zur Herstellung einer Halbleiter-Packung einschließlich der folgenden Schritte: Aus­ bildung von Polyimidschichten an gegenüberliegenden Seiten einer Oberfläche jedes Halbleiter-Chips, Ausbilden von Lötstellen an Kontaktflecken des Halblei­ ter-Chips nach Anordnen innerer Leitungen bezüglich der Lötstellen, so daß sie jeweils in einer Richtung angeordnet sind, Verbinden der inneren Leitungen mit den Lötstellen und, nachdem ein nach den obigen Schritten verarbeiteter Chip überlagert wurde, Durchführen einer Umhüllung der Chips aus Epoxid, damit erreicht wird, daß die Chips miteinander verbunden sind.
Gemäß einem weiteren Aspekt liefert die vorliegende Erfindung ein Verfahren zur Herstellung einer Multi-Chip-Halbleiter-Packung einschließlich der folgenden Schritte: Ausbilden von Polyimidschichten auf gegenüberliegenden Seiten der Oberflächen von jeweils oberen und unteren Halbleiter-Chips, Ausbilden von Löt­ stellen an Kontaktflecken des Halbleiter-Chips, so daß sie in entgegengesetzter Richtung angeordnet sind, Überlagern eines umgedrehten oberen Chips auf obere Oberflächen der inneren Leitungen des unteren Chips, Erwärmen der inneren Leitungen und der oberen und unteren Chips in einem Rückflußofen, damit man die inneren Leitungen und die Chips miteinander zu der gleichen Zeit verbindet, danach Durchführen einer Umhüllung der Chips mit Epoxidharz.
Die obige Aufgabe sowie Merkmale und Vorteile der vorliegenden Erfin­ dung ergeben sich deutlicher aus der folgenden genauen Beschreibung in Verbin­ dung mit der begleitenden Zeichnung.
Fig. 1 ist eine Querschnittsansicht, die einen Aufbau einer Halbleiter- Packung gemäß dem Stand der Technik zeigt.
Fig. 2 ist eine Querschnittsansicht, die einen Aufbau einer bekannten Multi-Chip-Halbleiter-Packung zeigt, die Packungen von Figur aufweist.
Fig. 3 ist eine Fig. 1 entsprechende Ansicht, zeigt aber die vorliegende Erfindung.
Fig. 4 ist eine Querschnittsansicht, die ein Ausführungsbeispiel eines Pro­ zesses zeigt, zum Herstellen einer Halbleiter-Packung gemäß der vorliegenden Erfindung.
Fig. 5A und 5B sind Querschnittsansichten, welche jeweils entlang der Schnittlini­ en A-A und B-B von Fig. 4 aufgenommen sind.
Fig. 6 ist eine Fig. 4 entsprechende Ansicht, zeigt aber ein anderes Aus­ führungsbeispiel.
Fig. 7A und 7B sind Querschnittsansichten, die jeweils entlang der Linie C-C und D-D von Fig. 6 aufgenommen wurden.
Fig. 8 ist eine ebene Ansicht, die ein Ausführungsbeispiel der Kontakt­ fleckenposition der Halbleiter-Packung gemäß der vorliegenden Er­ findung zeigt.
Fig. 9A und 9B sind jeweils eine ebene Ansicht und eine Querschnittsansicht, die jeweils ein anderes Ausführungsbeispiel der Kontaktfleckenpositi­ on der Halbleiter-Packung gemäß der vorliegenden Erfindung zeigt.
Fig. 10 ist eine Fig. 8 entsprechende Ansicht und zeigt ein weiteres Aus­ führungsbeispiel der Kontaktflecken gemäß der vorliegenden Er­ findung.
Mit Bezug auf Fig. 3, die einen Aufbau einer Halbleiter-Packung gemäß der vor­ liegenden Erfindung vom LOCCOL-(lead on chip-chip on lead)-SOJ-Typ zeigt, enthält die Packung ein Paar von Polyimidschichten 12, die an gegenüberliegen­ den Oberflächen der oberen Seite eines unteren Halbleiter-Chips 11 aufgebracht sind, um eine Isolierschicht mit einer vorbestimmten Dicke bereitzustellen. Der unter Chip 11 hat eine Vielzahl von longitudinal angeordneten Kontaktflecken 13, auf deren jedem eine untere Lötstelle 14 bereitgestellt ist. Jede untere Lötstelle 14 ist mit einem Ende einer inneren Leitung 15 eines Leitungsrahmens durch Löten verbunden, insbesondere durch Rückflußlöten, wobei erreicht wird, daß der untere Chip 11 elektrisch mit den inneren Leitungen 15 verbunden wird. Zusätzlich ist ein oberer Halbleiter-Chip 11' umgedreht und den oberen Oberflächen der inne­ ren Leitungen 15 überlagert. Hier erhält der obere Chip 11' ein Paar von Polyi­ midschichten 12', die jeweils an gegenüberliegenden Oberflächen der unteren Seite davon aufgebracht sind, und eine Vielzahl von Kontaktflecken 13', auf de­ ren jedem eine obere Lötstelle 14' bereitgestellt ist. Jede obere Lötstelle 14' ist mit einer entsprechenden inneren Leitung 15 durch eine Lötung verbunden, wo­ durch erreicht wird, daß der obere Chip 11 elektrisch mit den inneren Leitungen 15 verbunden wird. Die Halbleiter-Packung einschließlich der oberen und unteren Chips 11' und 11, die elektrisch mit den inneren Leitungen 15 verbunden sind, wird dann durch eine Umhüllungs-Epoxidharzschicht 16 durch einen Gießprozeß abgedeckt, so daß ein vorbestimmter Bereich der Verpackung, welcher den unteren und oberen Halbleiter-Chip 11 und 11' und einen Teil jeder inneren Leitung 15 abdeckt, beschichtet wird.
Wie oben beschrieben, wird in der Halbleiter-Packung die elektrische Verbindung zwischen den inneren Leitungen 15 und den unteren und oberen Halbleiter-Chips 11 und 11' durch eine Lötung erreicht, wie z. B. Rückflußlötung, wodurch die In­ tegration der Packung wesentlich verbessert wird. Zusätzlich gestattet es die Pac­ kung dieser Erfindung, daß während der Herstellung ein herkömmlicher Draht­ bondprozeß ausgelassen wird, wodurch eine gewünschte Dicke verbessert wird, das Rauschen verringert wird, die Verstärkungsgeschwindigkeit erhöht wird und der Herstellungsprozeß erleichtert und vereinfacht wird.
Beim Herstellen der Halbleiter-Packung dieser Erfindung werden Flip-Chip- Lötverfahren verwendet, bei denen ein Chip umgekehrt auf eine Schaltkreisplatine gelötet wird. Diese Lötverfahren werden im folgenden im Detail beschrieben.
Die Verfahren zum Herstellen der Halbleiter-Packung dieser Erfindung werden allgemein in zwei Typen klassifiziert, d. h. einem ersten Verfahren, wobei ein SIP (single inline package) verwendet wird, und einem zweiten Verfahren, wobei eine Zweiwegeleitung verwendet wird.
Das erste Verfahren oder ein SIP-Verfahren wird zuerst in Verbindung mit den Fig. 4, 5A, 5B und 8 beschrieben. Bei diesem Verfahren sind die Kontaktflec­ ken 13 und 13' des unteren und oberen Chips 11 und 11' so angeordnet, daß sie entlang einer longitudinalen Linie, wie in Fig. 8 gezeigt, angeordnet sind.
In Fig. 4, 5A, 5B und 8 bedeuten die Markierungen "O", "X" und "⊗" jeweils Positionen der Kontaktflecken 13 des oberen Chips 11', Positionen der Kontakt­ flecken 13 es unteren Chips 11 und Positionen gemeinsamer Kontaktflecken 17. Mit Bezug auf die Zeichnungen werden beide Seiten der oberen und unteren Oberflächen der Chips 11 und 11' zuerst jeweils mit den Polyimidschichten 12 und 12' versehen (Schritt 1). Die Lötstellen 14 und 14' werden dann auf den Kontaktflecken 13 und 13' der Chips 11 und 11' ausgebildet (Schritt 2). Dar­ aufhin werden nach Positionierung der Enden der inneren Leitungen 15 an den jeweiligen Lötstellen 14 und 14', damit sie gleichförmig entlang der longitudina­ len Linie angeordnet sind, die inneren Leitungen 15 mit den Lötstellen 14 und 14' durch ein Löten verlötet (Schritt 3). Daraufhin wird ein Halbleiter-Chip als der obere Chip 11' verkehrt herum einem anderen Halbleiter-Chip, nämlich dem unteren Chip 11 überlagert, woraufhin sie mit einem Umhüllungs-Epoxidüberzug verse­ hen werden, um sie miteinander zu verbinden (Schritt 4), wodurch die Herstellung der Packung dieser Erfindung erzielt wird.
Um die Lötstellen 14 und 14' der Kontaktflecken 13 und 13' der Chips 11 und 11' bereitzustellen, werden die Chips 11 und 11' mit einer Cr/Cu/Au-Schicht während einer Chip-Kontaktfleckenmetallisierung versehen, woraufhin sie mit Pb-Sn- Legierungen oder irgendwelchen anderen Lötmasselegierungen überzogen werden, deren Schmelztemperatur höher ist als die Epoxidaushärttemperatur, und zwar durch einen Verdampfungs- und Zerstäubungsprozeß oder einen Galvanisierungsprozeß. Daraufhin werden die Chips 11 und 11', nachdem sie mit der Cr/Cu/Au-Schicht und den Lötmittellegierungsüberzügen versehen worden sind, zeitweilig auf eine vorbe­ stimmte Temperatur erwärmt, die höher ist als eine Lötmittelschmelztemperatur, um Lötstellen 14 und 14' vom Kugeltyp an den Kontaktflecken 13 und 13' mittels der Oberflächenspannung der geschmolzenen Legierungen zu bilden.
Danach werden die inneren Leitungen 15 so an den Lötstellen 14 und 14' der Chips 11 und 11' angeordnet, daß die Enden der Leitungen 15 an den Lötstellen 14 und 14' jeweils in einer Richtung zum Liegen kommen. Daraufhin werden die Chips 11 und 11' in einem Rückflußofen erwärmt, um zu verursachen, daß die inneren Leitungen 15 mit den Lötstellen 14 und 14' verbunden werden. Dann wird ein Chip als der obe­ re Chip 11' umgedreht und einem anderen Chip, d. h. dem unteren Chip 11 überlagert. Die Chips 11 und 11' werden dann mit dem Umhüllungs-Epoxidharz überzogen, um die zwei Chips miteinander zu verbinden, woraufhin die Chips 11 und 11' mit dem Epoxidüberzug einem herkömmlichen Entgratungs/Ausbildungsprozeß unterworfen werden, wodurch die Herstellung der Halbleiter-Packung gemäß der Erfindung, wie in Fig. 3 gezeigt, beendet wird.
Andererseits wird das zweite Verfahren, wobei die Zweiwegeleitung verwendet wird, in Zusammenhang mit den Fig. 6, 7A und 7B beschrieben. Wie in den Zeichnungen beschrieben, werden beide Seiten der oberen und unteren Oberflächen der Chips 11 und 11' zuerst mit den Polyimidschichten 12 und 12' darauf versehen (Schritt 1). Auf die gleiche Art und Weise wie die in dem obigen ersten Verfahren beschriebene werden dann die Lötstellen 14 und 14' auf den Kontaktflecken 13 und 13' der Chips 11 und 11' (Schritt 2) ausgebildet, und zwar nach Positionieren jedes Endes der inneren Leitung 15 an einer entsprechenden Lötstelle 14 des unteren Chips 11, um in entgegengesetzten Richtungen angeordnet zu sein (Schritt 3). Dar­ aufhin wird der obere Chip 11' zu den Leitungen 15 des unteren Chips 11 gegeben. Die Chips 11 und 11' werden dann erwärmt durch einen Rückflußofen, um zu verur­ sachen, daß die inneren Leitungen 15 und die Chips 11 und 11' zu gleicher Zeit ver­ bunden werden. Daraufhin werden die Chips 11 und 11' mit einem Umhüllungse­ poxidharz überzogen (Schritt 4'). Das Ergebnis der Chips 11 und 11' mit dem Um­ hüllungsepoxidüberzug wird einem Ausbildungs/Entgratungsprozeß unterworfen, wodurch die Herstellung der Verpackung dieser Erfindung erzielt wird, wie in Fig. 3 gezeigt.
In Fig. 6 ist eine innere Leitung gezeigt, und zwar verbunden mit der Lötstelle 14' des oberen Chips 11, wie durch die gestrichelten Linien dargestellt, die innere Lei­ tung 15' kann jedoch vorzugsweise ausgelassen werden, um den Herstellungsprozeß zu vereinfachen.
Zu diesem Zeitpunkt kann die Packung mit den gemeinsamen Kontaktflecken 17 versehen werden, wie bei der Markierung "⊗".
Andererseits, falls es zu einem Überfließen der Lötmassen 14 und 14' kommen könnte, wie zum Beispiel aufgrund von Wechselwirkungen zwischen den benach­ barten inneren Leitungen 15 des Leitungsrahmens während des Ausbildens der Löt­ stellen 14 und 14', werden die Kontaktflecken 13 und 13' der Chips 11 und 11' als Anordnung entlang zweier longitudinaler Linien, wie in den Fig. 9 und 10 je­ weils dargestellt, ausgebildet, um einen Leitungsabstand zwischen den inneren Lei­ tungen 15 zu vergrößern, wodurch das Auftreten eines Überfließens im wesentlichen beseitigt wird.
Mit anderen Worten werden zwei Typen von Kontaktflecken 13 und 13' der Chips 11 und 11' ausgebildet, so daß sie alternierend zick-zackförmig, wie in den Fig. 9A und 9B gezeigt, angeordnet sind, und danach werden sie mit den Lötstellen 14 und 14' versehen, die jeweils darauf ausgebildet werden, oder die Kontaktflecken 13 und 13' werden parallel zueinander ausgebildet, wobei sie einander, wie in Fig. 10 ge­ zeigt, gegenüberstehen.
In der obigen Beschreibung wurde die Packung vom SOJ-Typ als ein bevorzugtes Ausführungsbeispiel beschrieben. Dennoch kann die vorliegende Erfindung für ver­ schiedene Packungstypen neben der Packung vom SOJ-Typ verwendet werden, wie zum Beispiel dem SOP-(small outline package)-Typ, dem MSP-(mini square packa­ ge)-Typ und dem QFP-(quad flat package)-Typ von Packungen, bei denen eines der Halbleiter-Chips 11 und 11' dem anderen überlagert werden kann und es auch mög­ lich ist, ein Löten durchzuführen.
Wie oben beschrieben, liefert die vorliegende Erfindung eine Halbleiter-Packung und ein Verfahren zum Herstellen der Packung, bei dem obere und untere Halbleiter- Chips an die inneren Leitungen eines Rahmens gelötet werden, um sie miteinander zu verbinden, wodurch die Vorteile entstehen, daß eine Schaltkreisintegration ver­ bessert wird und man dadurch die gewünschte Dicke der zu erzielenden Packung hat. Weiterhin liefert die vorliegende Erfindung einen anderen Vorteil der Herstel­ lung einer Verpackung, indem man zwei Halbleiter-Chips verwendet, wodurch die Herstellungskosten verringert werden, und der Herstellungsprozeß wesentlich ver­ einfacht wird, aufgrund der abnehmenden Anzahl von benötigten Elementen.
Obwohl die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung zum Zwecke der Darstellung offenbart worden sind, wird es der Fachmann zu schätzen wissen, daß verschiedene Abwandlungen, Hinzufügungen und Ersetzungen möglich sind, ohne daß man von dem Schutzumfang der Erfindung, wie er in den Ansprüchen offenbart ist, abweicht.

Claims (11)

1. Halbleiter-Packung, enthaltend:
eine Vielzahl innerer Leitungen (15) eines Leitungsrahmens, einen oberen Halbleiter-Chip (11') mit einer Vielzahl von oberen Kontaktflecken (13') und einen unteren Halbleiter-Chip (11) mit einer Vielzahl von unteren Kontaktflecken (13), die jeweils auf sich einander gegenüberliegenden Oberflächen im Bereich der Mittellinie eines Chips angeordnet sind;
eine Vielzahl von oberen Lötstellen (14') und unteren Lötstellen (14), die jeweils auf der Vielzahl der oberen Kontaktflecken (13') und unteren Kontaktflecken (13) gebildet sind, wobei die Kontaktflecken (13, 13') der Chips (11, 11') teilweise miteinander verbunden sind und die inneren Leitungen (15) jeweils nur mit entweder einem oberen Kontaktflecken (13') oder einem unteren Kontaktflecken (13) über die jeweiligen oberen Lötstellen (14') und unteren Lötstellen (14) verbunden sind und die inne­ ren Leitungen (15) für den unteren und oberen Chip (11, 11') in gleicher horizontaler Lage angeordnet sind,
dadurch gekennzeichnet, daß
die inneren Leitungen für den unteren Chip in entgegengesetzter Richtung zu den inneren Leitungen (15) für den oberen Chip (11') angeordnet sind und die kontaktfleckentragende Oberfläche jedes Chips (11, 11') jeweils ein Paar Polyimidschichten (12, 12') unter Freilassung der Kontaktflecken (13, 13') aufweist, auf denen die inneren Leitungen (15) aufliegend ange­ ordnet sind.
2. Halbleiter-Packung nach Anspruch 1, wobei die Lötstellen (14, 14') aus einer Pb-Sn-Legierung oder irgendeiner anderen Lötmassenlegierung sind, deren Schmelztemperatur höher ist als die Epoxidaushärttemperatur.
3. Halbleiter-Packung nach Anspruch 1 oder 2, wobei jede der Lötstellen (14, 14') eine Kugelform hat.
4. Halbleiter-Packung nach Anspruch 1, wobei die Kontaktflecken (13, 13') des oberen und unteren Chips (11, 11') jeweils entlang einer gemeinsamen longitudinalen Linie des oberen und unteren Chips (11, 11') angeordnet sind und darauf ausgebildete Lötstellen (14, 14') haben.
5. Halbleiter-Packung nach Anspruch 4, wobei die Kontaktflecken (13, 13') des oberen und unteren Chips (11, 11') alternierend entlang der gemein­ samen longitudinalen Linie angeordnet sind.
6. Halbleiter-Packung nach Anspruch 1, wobei die Kontaktflecken (13, 13') der oberen und unteren Chips (11, 11') entlang zweier longitudinaler Lini­ en der oberen und unteren Chips (11, 11') angeordnet sind und darauf aus­ gebildete Lötstellen (14, 14') haben.
7. Halbleiter-Packung nach Anspruch 6, wobei die Kontaktflecken (13, 13') der oberen und unteren Chips (11, 11') alternierend zickzack-förmig ange­ ordnet sind und darauf ausgebildete Lötstellen (14, 14') haben.
8. Halbleiter-Packung nach Anspruch 6, wobei die Kontaktflecken (13, 13') der oberen und unteren Chips (11, 11') so angeordnet sind, daß sie parallel zueinander sind und darauf ausgebildete Lötstellen (14, 14') haben.
9. Verfahren zum Herstellen einer Halbleiterpackung, welche die Merkmale des Anspruchs 1 aufweist mit folgenden Verfahrensschritten:
Ausbilden der Polyimidschichten (12, 12') auf den Halbleiter-Chips (11, 11');
Ausbilden der Lötstellen (14, 14') auf den Kontaktflecken (13, 13') der Halbleiter-Chips (11, 11');
Anordnen der Halbleiter-Chips (11, 11') auf zugehörigen inneren Leitun­ gen (15), die bezüglich der Halbleiter-Chips (11, 11') in Richtung auf nur eine Chipkante angeordnet sind;
Verbinden der jeweiligen inneren Leitungen (15) mit den Lötstellen (14, 14') der Chips (11, 11');
Überlagern zweier nach obigen Schritten hergestellten Chipanordnungen durch Umdrehen einer der Chipanordnung derart, daß die inneren Leitun­ gen für den unteren Chip in entgegengesetzter Richtung zu den inneren Leitungen des oberen Chips angeordnet sind; und
Durchführen einer Umhüllung (16) der Chips (11, 11') mit Epoxidharz.
10. Verfahren nach Anspruch 9, wobei auf die Chips (11, 11') eine Cr/Cu/Au- Schicht während einer Chip-Kontaktfleckenmetallisierung aufgebracht wird, die anschließend mit Pb-Sn-Legierungen beschichtet wird, wozu die Chips (11, 11') zeitweilig auf eine bestimmte Temperatur erwärmt werden, um die Lötstellen auf den daraufliegenden Kontaktflecken auszubilden.
11. Verfahren nach Anspruch 10, wobei der Umhüllungs-Epoxidharzüberzug mittels Spritzgießens durchgeführt wird.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465743B1 (en) 1994-12-05 2002-10-15 Motorola, Inc. Multi-strand substrate for ball-grid array assemblies and method
US5986209A (en) 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
JP3937265B2 (ja) 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
US6885092B1 (en) 1997-09-29 2005-04-26 Hitachi, Ltd. Semiconductor device and a memory system including a plurality of IC chips in a common package
US6049467A (en) * 1998-08-31 2000-04-11 Unisys Corporation Stackable high density RAM modules
US7026718B1 (en) 1998-09-25 2006-04-11 Stmicroelectronics, Inc. Stacked multi-component integrated circuit microprocessor
US6476499B1 (en) 1999-02-08 2002-11-05 Rohm Co., Semiconductor chip, chip-on-chip structure device and assembling method thereof
KR100325291B1 (ko) * 1999-03-22 2002-02-21 김영환 적층형 반도체 패키지용 리드프레임의 구조 및 이를 이용한 적층형 반도체 패키지의 제조방법
DE19933265A1 (de) 1999-07-15 2001-02-01 Siemens Ag TSOP-Speicherchipgehäuseanordnung
US7450308B2 (en) 2004-04-27 2008-11-11 Panasonic Corporation Beam shaping lens, lens part, mounting plate, optical head, optical information recording and reproducing apparatus, computer, image recording and reproducing apparatus, image reproducing apparatus, server and car navigation system
US7816775B2 (en) * 2004-09-09 2010-10-19 United Test And Assembly Center Limited Multi-die IC package and manufacturing method
US7473579B2 (en) * 2005-01-31 2009-01-06 Purdue Research Foundation Self-aligned wafer level integration system
JP2009064854A (ja) * 2007-09-05 2009-03-26 Nec Electronics Corp リードフレーム、半導体装置、及び半導体装置の製造方法
US20090261469A1 (en) * 2008-04-21 2009-10-22 Qwan Ho Chung Semiconductor package and method for manufacturing the same
JP4970388B2 (ja) * 2008-09-03 2012-07-04 株式会社東芝 半導体装置及び半導体装置の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5512791A (en) * 1978-07-14 1980-01-29 Nec Corp Semiconductor device
JPS5624955A (en) * 1979-08-07 1981-03-10 Fujitsu Ltd Semiconductor device
EP0198194A1 (de) * 1985-04-18 1986-10-22 International Business Machines Corporation Halbleiterelement in einem Gehäuse
US4862322A (en) * 1988-05-02 1989-08-29 Bickford Harry R Double electronic device structure having beam leads solderlessly bonded between contact locations on each device and projecting outwardly from therebetween
EP0389826A1 (de) * 1989-03-20 1990-10-03 Seiko Epson Corporation Anordnung von Halbleiterbauelementen und Verfahren und Vorrichtung zur Montage von Halbleiterbauelementen
US5014112A (en) * 1985-11-12 1991-05-07 Texas Instruments Incorporated Semiconductor integrated circuit device having mirror image circuit bars bonded on opposite sides of a lead frame
US5068712A (en) * 1988-09-20 1991-11-26 Hitachi, Ltd. Semiconductor device
EP0461639A2 (de) * 1990-06-15 1991-12-18 Hitachi, Ltd. Halbleiteranordnung vom Plastikumhüllungstyp

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5810839A (ja) * 1981-07-14 1983-01-21 Mitsubishi Electric Corp 半導体装置
JPS5868959A (ja) * 1981-10-19 1983-04-25 Ricoh Co Ltd フイルムキヤリア
KR970003915B1 (ko) * 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
JP2780355B2 (ja) * 1989-07-10 1998-07-30 日本電気株式会社 半導体集積回路装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5512791A (en) * 1978-07-14 1980-01-29 Nec Corp Semiconductor device
JPS5624955A (en) * 1979-08-07 1981-03-10 Fujitsu Ltd Semiconductor device
EP0198194A1 (de) * 1985-04-18 1986-10-22 International Business Machines Corporation Halbleiterelement in einem Gehäuse
US5014112A (en) * 1985-11-12 1991-05-07 Texas Instruments Incorporated Semiconductor integrated circuit device having mirror image circuit bars bonded on opposite sides of a lead frame
US4862322A (en) * 1988-05-02 1989-08-29 Bickford Harry R Double electronic device structure having beam leads solderlessly bonded between contact locations on each device and projecting outwardly from therebetween
US5068712A (en) * 1988-09-20 1991-11-26 Hitachi, Ltd. Semiconductor device
EP0389826A1 (de) * 1989-03-20 1990-10-03 Seiko Epson Corporation Anordnung von Halbleiterbauelementen und Verfahren und Vorrichtung zur Montage von Halbleiterbauelementen
EP0461639A2 (de) * 1990-06-15 1991-12-18 Hitachi, Ltd. Halbleiteranordnung vom Plastikumhüllungstyp

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
IBM TDB Vol. 33, No. 5, Oct. 1990, pp. 424-425 *
IBM TDB Vol. 33, No. 6A, Nov. 1990, pp. 352-353 *
Kawanobe, T. et. al.: Solder Bmp Fabrication by Electrochemical Method for Flip Chip Intercon- nection. In: IEEE CH 1671-7/81/0000-0149, 1981, pp. 149-155 *
Patents Abstracts of Japan, E-4, Vol. 4, No. 40, 28.3.1980 & JP 55-012791 A *

Also Published As

Publication number Publication date
US5572068A (en) 1996-11-05
JPH05129517A (ja) 1993-05-25
KR920022429A (ko) 1992-12-19
DE4215467A1 (de) 1992-11-12
JPH0754844B2 (ja) 1995-06-07
KR940003560B1 (ko) 1994-04-23

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