DE10257707B4 - Verfahren zum Herstellen eines gestapelten Chip-Paketes - Google Patents
Verfahren zum Herstellen eines gestapelten Chip-Paketes Download PDFInfo
- Publication number
- DE10257707B4 DE10257707B4 DE10257707A DE10257707A DE10257707B4 DE 10257707 B4 DE10257707 B4 DE 10257707B4 DE 10257707 A DE10257707 A DE 10257707A DE 10257707 A DE10257707 A DE 10257707A DE 10257707 B4 DE10257707 B4 DE 10257707B4
- Authority
- DE
- Germany
- Prior art keywords
- substrate
- forming
- semiconductor chip
- connection
- attaching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims description 17
- 238000005266 casting Methods 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 3
- 239000002390 adhesive tape Substances 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01025—Manganese [Mn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0103—Zinc [Zn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01049—Indium [In]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01051—Antimony [Sb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01055—Cesium [Cs]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01083—Bismuth [Bi]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30105—Capacitance
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
Verfahren zum Herstellen eines gestapelten Chip-Paketes, mit den Schritten:
Anbringen eines ersten Substrates einschließlich eines ersten zentralen Fensters auf einem ersten Halbleiter-Chip mit einer Vielzahl von auf dem zentralen Teil angeordneten Verbindungsplatten;
Bilden einer ersten Verbindungsleitung, die den ersten Halbleiter-Chip und das erste Substrat verbindet;
Anbringen eines zweiten ein zweites zentrales Fenster aufweisenden Substrates auf einem zweiten Halbleiter-Chip mit einer Vielzahl von auf dem zentralen Teil angeordneten Verbindungsplatten;
Bilden einer zweiten Verbindungsleitung, die den zweiten Halbleiter-Chip und das zweite Substrat verbindet;
Zusammenführen der Rückseiten des sich ergebenden ersten und des sich ergebenden zweiten Halbleiter-Chips;
Bilden einer dritten Verbindungsleitung, die das erste und das zweite Substrat verbindet;
Bilden eines Gusskörpers, welcher die erste, die zweite und die dritte Verbindungsleitung überdeckt; und
Anbringen einer leitenden Kugel auf dem ersten Substrat,
mit den weiteren Schritten des Bildens eines ersten und eines zweiten Balkens zum...
Anbringen eines ersten Substrates einschließlich eines ersten zentralen Fensters auf einem ersten Halbleiter-Chip mit einer Vielzahl von auf dem zentralen Teil angeordneten Verbindungsplatten;
Bilden einer ersten Verbindungsleitung, die den ersten Halbleiter-Chip und das erste Substrat verbindet;
Anbringen eines zweiten ein zweites zentrales Fenster aufweisenden Substrates auf einem zweiten Halbleiter-Chip mit einer Vielzahl von auf dem zentralen Teil angeordneten Verbindungsplatten;
Bilden einer zweiten Verbindungsleitung, die den zweiten Halbleiter-Chip und das zweite Substrat verbindet;
Zusammenführen der Rückseiten des sich ergebenden ersten und des sich ergebenden zweiten Halbleiter-Chips;
Bilden einer dritten Verbindungsleitung, die das erste und das zweite Substrat verbindet;
Bilden eines Gusskörpers, welcher die erste, die zweite und die dritte Verbindungsleitung überdeckt; und
Anbringen einer leitenden Kugel auf dem ersten Substrat,
mit den weiteren Schritten des Bildens eines ersten und eines zweiten Balkens zum...
Description
- Hintergrund der Erfindung
- Gebiet der Erfindung
- Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Halbleiterpaketes, weiter insbesondere auf ein Verfahren zum Herstellen eines gestapelten Chip-Paketes mit einer gestapelten Struktur, die eine Vielzahl von Halbleiterchips enthält.
- Beschreibung des Standes der Technik
- In letzter Zeit weisen elektronische Vorrichtungen kleine Abmessungen und eine einfache Struktur auf. Daher ist es notwendig, ein Paket mit einer hohen Dichte und einer hohen Aufbaurate zu entwickeln. Und aufgrund der erhöhten Speicherkapazität wird die Chip-Größe erhöht, wie etwa bei einem Direkt-Zugriffsspeicher (RAM) und einem blockweise löschbaren Speicher, während jedoch die Paketgröße klein wird.
- Es wurden verschiedene Verfahren vorgeschlagen, um eine Paketgröße zu reduzieren, einschließlich eines Multi-Chip-Paketes (MCP) und eines Multi-Chip-Modules (MCM), die eine Vielzahl von Chips und Paketen aufweisen. Die obigen Verfahren weisen jedoch Begrenzungen bei der Produktion auf, da Halbleiter-Chips und Pakete auf einem Substrat in einem planaren Modus angeordnet werden.
- Um diese Begrenzungen zu überwinden, wurde ein gestapeltes Chip-Paket vorgeschlagen, welches durch Stapeln einer Vielzahl von Chips mit derselben Speicherkapazität gebildet wird.
- Das gestapelte Chip-Paket weist verschiedene Vorteile auf, einschließlich niedriger Herstellungskosten aufgrund des vereinfachten Prozesses und der Massenherstellung, und gleichzeitig Nachteile in Bezug auf die kleine Fläche für innere Leitungen aufgrund der erhöhten Chip-Größe auf.
-
1 ist ein Querschnitt, welcher ein herkömmliches Verfahren zur Herstellung eines gestapelten Chip-Paketes zeigt. - Gemäß
1 weist das herkömmliche gestapelte Chip-Paket100 eine Struktur auf, bei der eine Vielzahl von Halbleiter-Chips120 ,130 und140 auf einem Substrat110 in einem planaren Modus angebracht wird. - Die Halbleiter-Chips
120 ,130 und140 werden auf der Befestigungsregion des Substrates110 durch einen Klebstoff114 befestigt, und es werden eine Vielzahl von Verbindungsplattformen122 ,132 und142 auf einer Rückseite der an dem Substrat110 angebrachten Seite gebildet. Die Halbleiter-Chips120 ,130 und140 sind stufenförmig angeordnet und die Verbindungsplattformen122 ,132 und142 sind auf dem Rand der Halbleiter-Chips120 ,130 und140 gebildet. - Verbindungsleitungen
124 ,134 und144 werden gebildet, um die Verbindungsplattformen122 ,132 und142 und ein leitendes Muster112 elektrisch miteinander zu verbinden. - Um die verbindenden Teile auf den Halbleiter-Chips
120 ,130 und140 und dem Substrat110 zu schützen, werden sie mit Epoxy-Harz umschlossen, wodurch ein Paketkörper150 vervollständigt wird. - Das leitende Muster
112 auf dem Substrat110 ist eine Verbindungsschicht für die elektrische Verbindung der Halbleiter-Chips120 ,130 und140 und einer Lötkugel160 . - Die Halbleiter-Chips
120 ,130 und140 werden elektrisch miteinander verbunden durch ein Schaltungsmuster, welches auf dem Substrat110 gebildet wird, oder es werden Verbindungsplattformen122 ,132 und142 mit Verbindungsleitungen124 ,134 und144 mit dem leitenden Muster112 verbunden, um die elektrische Verbindung herzustellen. - Die gestapelten Chips weisen jedoch verschiedene Größen auf, und sie sind nur in einer mit dem Gesicht nach oben zeigenden Richtung auf dem Rand durch Verbindungsplattformen gestapelt, wodurch es schwierig ist, dies auf Chips anzuwenden, die die gleiche Größe haben und Verbindungsplattformen in der Mitte des Halbleiter-Chips aufweisen.
- Und es ist unmöglich, die Anzahl der gestapelten Chip-Anschlüsse bei dem herkömmlichen Verfahren zu erhöhen. Als Ergebnis besteht ein Problem darin, dass ein NC-Pin zusätzlich benötigt wird, da die Chip-Auswahl-Pins (CS-Pins) der obersten Chips und der untersten Chips geschlitzt sind, wobei einer von diesen mit dem CS-Pin verbunden ist und der andere mit dem NC-Pin verbunden ist.
- Verfahren zum Herstellen von gestapelten Chip-Paketen der eingangsgenannten Art sind beispielsweise aus der
DE 100 23 823 A1 ,US 5,814,881 ,WO 01/50525 A2 US 6,118,176 und derUS 6,472,736 B1 bekannt. - Zusammenfassung der Erfindung
- Demnach wurde die vorliegende Erfindung getätigt als Maßnahme, um die Probleme, die im Stand der Technik auftreten zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines gestapelten Chip-Paketes mit einer Anschlussplattform auf dem Mittelteil zur Verfügung zu stellen und Halbleiter-Chips der gleichen Größe sowohl mit dem Gesicht nach oben als auch mit dem Gesicht nach unten stapeln zu können.
- Um das zweite Ziel zu erreichen, weist die vorliegende Erfindung die folgenden Schritte auf:
Anbringen eines ersten Substrates einschließlich eines ersten zentralen Fensters auf einem ersten Halbleiter-Chip mit einer Vielzahl von auf dem Mittelteil angeordneten Verbindungsplattformen; Bilden einer ersten Verbindungsleitung, die den ersten Halbleiter-Chip und das erste Substrat verbindet; Anbringen eines zweiten Substrates einschließlich eines zweiten zentralen Fensters auf einem zweiten Halbleiter-Chip mit einer Vielzahl von zweiten Verbindungsplattformen auf dem Mittelteil; Bilden von zweiten Verbindungsleitungen, die den zweiten Halbleiter-Chip und das zweite Substrat verbinden; Befestigen der Rückseiten der sich ergebenden ersten und zweiten Halbleiter-Chips; Bilden einer dritten Verbindungsleitung, die die ersten und zweiten Substrate miteinander verbindet; Bilden eines ersten kapselnden Körpers, welcher die ersten, zweiten und dritten Verbindungsleitungen überdeckt; und Anbringen einer leitenden Kugel an dem ersten Substrat. - Das vorliegende Verfahren weist weiterhin die Schritte des Bildens von ersten und zweiten Balken auf, zum Fixieren der Position auf den Rückseiten der ersten und zweiten Substrate auf der Seite, auf der die ersten und zweiten zentralen Fenster gebildet werden.
- Die ersten und zweiten Balken zum Fixieren der Position werden aus Löt-Abdecklack gebildet.
- Die ersten und zweiten Balken zum Fixieren der Position weisen eine Dicke von 20 μm bis 1 mm auf.
- Kurze Beschreibung der Zeichnungen
- Die obigen Ziele und andere Eigenschaften und Vorteile der vorliegenden Erfindung werden klarer nach dem Lesen der folgenden detaillierten Beschreibung in Zusammenhang mit den Zeichnungen, in denen:
-
1 ein Querschnitt ist, welcher ein herkömmliches Verfahren zum Herstellen eines gestapelten Chip-Paketes zeigt; -
2A bis2F sind Zeichnungen, die ein Verfahren zum Herstellen eines gestapelten Chip-Paketes zeigen; und -
3A bis3E sind Zeichnungen, die ein Verfahren zum Herstellen eines gestapelten Chip-Paketes gemäß einer Ausführungsform der vorliegenden Erfindung zeigen. - Detaillierte Beschreibung der bevorzugten Ausführungsformen
- Es wird nun in stärkerem Detail Bezug genommen auf eine bevorzugte Ausführungsform der Erfindung, von welcher ein Beispiel in den begleitenden Zeichnungen dargestellt ist. Wo immer möglich, werden die gleichen Bezugszeichen innerhalb der Zeichnungen und der Beschreibung verwendet, um auf gleiche oder ähnliche Teile Bezug zu nehmen.
-
2A bis2F sind Zeichnungen, die ein Verfahren zum Herstellen eines gestapelten Chip-Paketes darstellen. - Gemäß
2A wird ein erstes ein zentrales Fenster13 aufweisendes Substrat12 auf einem ersten Halbleiter-Chip10 , der eine Vielzahl von ersten (nicht dargestellten) Verbindungsplattformen auf dem zentralen Teil aufweist, angebracht. Dann werden die erste Verbindungsplattform und das erste Substrat12 durch eine erste Verbindungsleitung14 verbunden. - Gemäß
2B wird ein ein zweites zentrales Fenster23 aufweisendes zweites Substrat22 auf einem zweiten Halbleiter-Chip20 angebracht, der eine Vielzahl von zweiten (nicht dargestellten) Verbindungsplattformen auf dem zentralen Teil aufweist. Anschließend werden die zweite Verbindungsplattform und das zweite Substrat22 durch eine zweite Verbindungsleitung24 miteinander verbunden. Die ersten und zweiten Halbleiter-Chips10 und20 weisen die gleiche Größe auf. - Dann werden gemäß
2C die ersten und zweiten Halbleiter-Chips verbunden. Der Verbindungsprozess wird ausgeführt, um die Rückseiten (d. h. die Seite, die der Seite, auf der die Schaltung gebildet wird, gegenüberliegt) der ersten und zweiten Halbleiter-Chips zu verbinden. - Gemäß
2D werden das erste Substrat12 und das zweite Substrat22 durch eine dritte Verbindungsleitung30 miteinander verbunden. Die ersten, zweiten und dritten Verbindungsleitungen14 ,24 und30 sind aus Aluminium (Al) oder Gold (Au) gebildet. - Anschließend wird ein Umschließungsprozess auf der sich ergebenden Struktur ausgeführt, um einen umschließenden Körper
32 zu bilden, der die ersten, zweiten und dritten Verbindungsleitungen14 ,24 und30 gemäß2E überdeckt. - Gemäß
2F wird eine leitende Kugel34 auf einem (nicht dargestellten) Kugelboden auf dem Boden des ersten Substrates12 befestigt. Der Kugelboden weist einen Durchmesser im Bereich von 150–700 μm auf. Die leitende Kugel34 weist einen Durchmesser im Bereich von 100 μm bis 1 mm auf. Die leitende Kugel34 ist vor allem aus Sn gebildet, und weist weiterhin ein Material auf, welches aus der Gruppe ausgewählt ist, die besteht aus Pb, In, Bi, Au, Zn, Cu und Sb. -
3A bis3E sind Zeichnungen, die ein Verfahren zum Herstellen eines gestapelten Chip-Paketes gemäß einer Ausführungsform der vorliegenden Erfindung zeigen. - Gemäß
3A wird ein erstes, ein erstes zentrales Fenster103 aufweisendes Substrat102 auf einem ersten Halbleiter-Chip100 , der eine Vielzahl von ersten (nicht dargestellten) Verbindungsplatten aufweist, die auf dem zentralen Teil durch ein (nicht dargestelltes) Klebeband angeordnet sind, angebracht. - Anschließend wird ein erster Damm
106 auf dem ersten Substrat102 angebracht und es wird eine erste Verbindungsleitung104 gebildet, um die erste Verbindungsplatte und das erste Substrat102 unter Verwendung eines Verbindungsprozesses zu verbinden. Der erste Damm106 verhindert ein Kippen und ein Exponieren des ersten Halbleiter-Chips100 während eines Paketumhüllungsprozesses. - Gemäß der
3B wird ein erstes, ein erstes zentrales Fenster203 aufweisendes Substrat202 auf einem zweiten Halbleiter-Chip200 angebracht, welcher eine Vielzahl von zweiten (nicht dargestellten) Verbindungsplatten aufweist, die auf dem zentralen Teil durch ein Klebeband angeordnet sind. Anschließend wird ein zweiter Damm206 auf dem zweiten Substrat202 angeordnet, und es wird dann eine zweite Verbindungsleitung gebildet, um die zweite Verbindungsplatte und das zweite Substrat202 unter Verwendung eines Verbindungsprozesses zu verbinden. Der zweite Damm206 verhindert das Erzeugen eines Gussgrates auf dem zweiten Halbleiter-Chip200 während des folgendes Gießprozesses. Die ersten und zweite Dämme106 und206 werden auf dem Lötabdecklack oder einem isolierenden Material bis zu einer Dicke von 20 μm bis 1 mm gebildet, und sie verhindern unerwünschtes Fließen der Gießkomponenten während des folgenden Prozesses. - Nach dem Verbindungsprozess werden die Rückseiten der ersten und zweiten Halbleiter-Chips
100 und200 befestigt und es wird dann eine dritte Verbindungsleitung230 unter Verwendung eines Verbindungsprozesses gebildet, um das zweite Substrat202 und das erste Substrat102 gemäß3C zu verbinden. - Gemäß
3E wird ein Gussprozess auf der sich ergebenden Struktur ausgeführt, um einen Gusskörper250 zu bilden, der die ersten und zweiten Halbleiter-Chips100 und200 und die erste, zweite und dritte Verbindungsleitung104 ,204 und230 überdeckt. In diesem Fall stehen der erste und der zweite Verbindungsdamm106 und206 in Kontakt mit der Oberfläche des unteren und des oberen Gussstückes262 bzw.260 , wodurch ein Kippen und ein Exponieren der ersten und zweiten Halbleiter-Chips100 und200 aufgrund eines unerwünschten Gussflusses in einer Richtung, in der die Vorderseite nach oben zeigt, und das Erzeugen eines Gussgrates in einer Richtung, in der die Oberfläche nach unten zeigt, verhindert wird. - Die Lücke des unteren Gussstückes
260 und des zweiten Dammes202 ist ziemlich klein und das Klebeband wird als Puffer in der Richtung eines zweiten Halbleiter-Chips angeklebt. Daher ist der zweite Halbleiter-Chip frei von Schäden und das Erzeugen eines Gussgrates wird verhindert. - Anschließend wird eine leitende Kugel
252 auf einem (nicht dargestellten) Kugelboden eines zweiten Substrates angeklebt. Der Kugelboden weist einen Durchmesser im Bereich von 150 bis 700 μm und die leitende Kugel252 weist einen Durchmesser im Bereich von 100 μm bis 1 mm auf. Die leitende Kugel252 ist vor allem aus Sn gebildet, und enthält weiterhin ein Material, welches aus einer Gruppe ausgewählt ist, die besteht aus Pb, In, Bi, Au, Zn, Cu und Sb. - Gemäß der Ausführungsform der vorliegenden Erfindung wird eine Vielzahl von Verbindungsplatten auf dem zentralen Teil angeordnet, und die ersten und zweiten Halbleiter-Chips gleicher Größe werden angebracht, um einen Verbindungsleitungsprozess und einen Gussprozess auszuführen.
- Wie oben beschrieben, ist es möglich, die Speicherdichte in einem beschränkten Bereich zu erhöhen, indem Verbindungsplatten auf dem zentralen Teil gebildet werden, und indem eine Vielzahl von Halbleiter-Chips mit der gleichen Größe gestapelt wird.
- In den Zeichnungen und in der Beschreibung wurden typische bevorzugte Ausführungsformen der Erfindung offenbart und, obwohl spezielle Begriffe verwendet wurden, wurden diese nur in einer allgemeinen und beschreibenden Weise verwendet und nicht zum Zwecke der Beschränkung, so dass der Schutzbereich der vorliegenden Erfindung durch die folgenden Ansprüche bestimmt wird.
Claims (3)
- Verfahren zum Herstellen eines gestapelten Chip-Paketes, mit den Schritten: Anbringen eines ersten Substrates einschließlich eines ersten zentralen Fensters auf einem ersten Halbleiter-Chip mit einer Vielzahl von auf dem zentralen Teil angeordneten Verbindungsplatten; Bilden einer ersten Verbindungsleitung, die den ersten Halbleiter-Chip und das erste Substrat verbindet; Anbringen eines zweiten ein zweites zentrales Fenster aufweisenden Substrates auf einem zweiten Halbleiter-Chip mit einer Vielzahl von auf dem zentralen Teil angeordneten Verbindungsplatten; Bilden einer zweiten Verbindungsleitung, die den zweiten Halbleiter-Chip und das zweite Substrat verbindet; Zusammenführen der Rückseiten des sich ergebenden ersten und des sich ergebenden zweiten Halbleiter-Chips; Bilden einer dritten Verbindungsleitung, die das erste und das zweite Substrat verbindet; Bilden eines Gusskörpers, welcher die erste, die zweite und die dritte Verbindungsleitung überdeckt; und Anbringen einer leitenden Kugel auf dem ersten Substrat, mit den weiteren Schritten des Bildens eines ersten und eines zweiten Balkens zum Fixieren der Position auf den Rückseiten des ersten und des zweiten Substrates zu der Seite, auf der das erste und das zweite zentrale Fenster geformt sind.
- Verfahren nach Anspruch 1, wobei der erste und der zweite Balken zum Fixieren der Position aus Lötabdecklack gebildet sind.
- Verfahren nach Anspruch 1, wobei der erste und der zweite Balken zum Fixieren der Position eine Dicke von 20 μm bis 1 mm aufweisen.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR01-0088327 | 2001-12-29 | ||
KR10-2001-0088327A KR100480909B1 (ko) | 2001-12-29 | 2001-12-29 | 적층 칩 패키지의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10257707A1 DE10257707A1 (de) | 2005-01-13 |
DE10257707B4 true DE10257707B4 (de) | 2010-04-08 |
Family
ID=19717932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10257707A Expired - Fee Related DE10257707B4 (de) | 2001-12-29 | 2002-12-11 | Verfahren zum Herstellen eines gestapelten Chip-Paketes |
Country Status (5)
Country | Link |
---|---|
US (1) | US6818474B2 (de) |
KR (1) | KR100480909B1 (de) |
CN (1) | CN1188906C (de) |
DE (1) | DE10257707B4 (de) |
TW (1) | TWI304236B (de) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6531335B1 (en) * | 2000-04-28 | 2003-03-11 | Micron Technology, Inc. | Interposers including upwardly protruding dams, semiconductor device assemblies including the interposers, and methods |
US7254226B1 (en) | 2001-05-08 | 2007-08-07 | At&T Intellectual Property, Inc. | Call waiting priority alert |
DE10127009A1 (de) * | 2001-06-05 | 2002-12-12 | Infineon Technologies Ag | Kunststoffgehäuse mit mehreren Halbleiterchips und einer Umverdrahtungsplatte sowie ein Verfahren zur Herstellung des Kunststoffgehäuses in einer Spritzgußform |
US7085358B2 (en) | 2001-06-25 | 2006-08-01 | Bellsouth Intellectual Property Corporation | Visual caller identification |
US7315614B2 (en) | 2001-08-14 | 2008-01-01 | At&T Delaware Intellectual Property, Inc. | Remote notification of communications |
US7269249B2 (en) | 2001-09-28 | 2007-09-11 | At&T Bls Intellectual Property, Inc. | Systems and methods for providing user profile information in conjunction with an enhanced caller information system |
US7315618B1 (en) | 2001-12-27 | 2008-01-01 | At&T Bls Intellectual Property, Inc. | Voice caller ID |
US7139374B1 (en) | 2002-07-23 | 2006-11-21 | Bellsouth Intellectual Property Corp. | System and method for gathering information related to a geographical location of a callee in a public switched telephone network |
US7623645B1 (en) | 2002-07-23 | 2009-11-24 | At&T Intellectual Property, I, L.P. | System and method for gathering information related to a geographical location of a caller in a public switched telephone network |
US7443964B2 (en) | 2003-04-18 | 2008-10-28 | At&T Intellectual Property, I,L.P. | Caller ID messaging |
US7978833B2 (en) | 2003-04-18 | 2011-07-12 | At&T Intellectual Property I, L.P. | Private caller ID messaging |
US7061121B2 (en) * | 2003-11-12 | 2006-06-13 | Tessera, Inc. | Stacked microelectronic assemblies with central contacts |
US7623849B2 (en) | 2003-11-13 | 2009-11-24 | At&T Intellectual Property, I, L.P. | Method, system, and storage medium for providing comprehensive originator identification services |
US7672444B2 (en) | 2003-12-24 | 2010-03-02 | At&T Intellectual Property, I, L.P. | Client survey systems and methods using caller identification information |
CN100386876C (zh) * | 2004-03-26 | 2008-05-07 | 乾坤科技股份有限公司 | 多层基板堆叠封装结构 |
US8195136B2 (en) | 2004-07-15 | 2012-06-05 | At&T Intellectual Property I, L.P. | Methods of providing caller identification information and related registries and radiotelephone networks |
KR100771860B1 (ko) * | 2004-12-28 | 2007-11-01 | 삼성전자주식회사 | 솔더볼을 사용하지 않는 반도체 패키지 모듈 및 그 제조방법 |
SG130055A1 (en) | 2005-08-19 | 2007-03-20 | Micron Technology Inc | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
DE102005039786A1 (de) * | 2005-08-22 | 2007-03-15 | Infineon Technologies Ag | Dual-Die-FBGA |
SG130066A1 (en) * | 2005-08-26 | 2007-03-20 | Micron Technology Inc | Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices |
KR100791576B1 (ko) * | 2005-10-13 | 2008-01-03 | 삼성전자주식회사 | 볼 그리드 어레이 유형의 적층 패키지 |
US20070268660A1 (en) * | 2006-05-17 | 2007-11-22 | Stats Chippac Ltd. | Spacerless semiconductor package chip stacking system |
US7696629B2 (en) * | 2007-04-30 | 2010-04-13 | Chipmos Technology Inc. | Chip-stacked package structure |
JP2009038142A (ja) * | 2007-07-31 | 2009-02-19 | Elpida Memory Inc | 半導体積層パッケージ |
US8243909B2 (en) | 2007-08-22 | 2012-08-14 | At&T Intellectual Property I, L.P. | Programmable caller ID |
US8160226B2 (en) | 2007-08-22 | 2012-04-17 | At&T Intellectual Property I, L.P. | Key word programmable caller ID |
US8247894B2 (en) * | 2008-03-24 | 2012-08-21 | Stats Chippac Ltd. | Integrated circuit package system with step mold recess |
US8102666B2 (en) * | 2008-08-19 | 2012-01-24 | Stats Chippac Ltd. | Integrated circuit package system |
KR101026488B1 (ko) * | 2009-08-10 | 2011-04-01 | 주식회사 하이닉스반도체 | 반도체 패키지 |
US8553420B2 (en) | 2010-10-19 | 2013-10-08 | Tessera, Inc. | Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics |
KR101116731B1 (ko) * | 2010-10-27 | 2012-02-22 | 주식회사 하이닉스반도체 | 듀얼 다이 패키지 |
US8378478B2 (en) | 2010-11-24 | 2013-02-19 | Tessera, Inc. | Enhanced stacked microelectronic assemblies with central contacts and vias connected to the central contacts |
US8928153B2 (en) | 2011-04-21 | 2015-01-06 | Tessera, Inc. | Flip-chip, face-up and face-down centerbond memory wirebond assemblies |
US8952516B2 (en) | 2011-04-21 | 2015-02-10 | Tessera, Inc. | Multiple die stacking for two or more die |
US8304881B1 (en) | 2011-04-21 | 2012-11-06 | Tessera, Inc. | Flip-chip, face-up and face-down wirebond combination package |
US8970028B2 (en) | 2011-12-29 | 2015-03-03 | Invensas Corporation | Embedded heat spreader for package with multiple microelectronic elements and face-down connection |
US9013033B2 (en) | 2011-04-21 | 2015-04-21 | Tessera, Inc. | Multiple die face-down stacking for two or more die |
US8338963B2 (en) | 2011-04-21 | 2012-12-25 | Tessera, Inc. | Multiple die face-down stacking for two or more die |
US8633576B2 (en) | 2011-04-21 | 2014-01-21 | Tessera, Inc. | Stacked chip-on-board module with edge connector |
US10142034B2 (en) | 2013-09-02 | 2018-11-27 | Philips Lighting Holding B.V. | Optically transmissive electronic device having an optically transmissive light emitting device to transmit optical signal to a second optically transmissive light receiving device through a first optically transmissive light receiving device |
JP6504401B2 (ja) * | 2015-11-05 | 2019-04-24 | パナソニックIpマネジメント株式会社 | はんだ合金およびそれを用いた実装構造体 |
US10672696B2 (en) * | 2017-11-22 | 2020-06-02 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5814881A (en) * | 1996-12-20 | 1998-09-29 | Lsi Logic Corporation | Stacked integrated chip package and method of making same |
US6118176A (en) * | 1999-04-26 | 2000-09-12 | Advanced Semiconductor Engineering, Inc. | Stacked chip assembly utilizing a lead frame |
WO2001050525A2 (en) * | 1999-12-30 | 2001-07-12 | Intel Corporation | Integrated circuit die having bond pads near adjacent sides to allow stacking of dice without regard to dice size |
DE10023823A1 (de) * | 2000-05-15 | 2001-12-06 | Infineon Technologies Ag | Multichip-Gehäuse |
US6472736B1 (en) * | 2002-03-13 | 2002-10-29 | Kingpak Technology Inc. | Stacked structure for memory chips |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6072233A (en) * | 1998-05-04 | 2000-06-06 | Micron Technology, Inc. | Stackable ball grid array package |
US6020629A (en) * | 1998-06-05 | 2000-02-01 | Micron Technology, Inc. | Stacked semiconductor package and method of fabrication |
KR100293815B1 (ko) * | 1998-06-30 | 2001-07-12 | 박종섭 | 스택형 패키지 |
US6515355B1 (en) * | 1998-09-02 | 2003-02-04 | Micron Technology, Inc. | Passivation layer for packaged integrated circuits |
KR100304959B1 (ko) | 1998-10-21 | 2001-09-24 | 김영환 | 칩 적층형 반도체 패키지 및 그 제조방법 |
KR100297451B1 (ko) | 1999-07-06 | 2001-11-01 | 윤종용 | 반도체 패키지 및 그의 제조 방법 |
TW415056B (en) * | 1999-08-05 | 2000-12-11 | Siliconware Precision Industries Co Ltd | Multi-chip packaging structure |
KR20010027266A (ko) * | 1999-09-13 | 2001-04-06 | 윤종용 | 적층 패키지 |
JP2001085604A (ja) * | 1999-09-14 | 2001-03-30 | Toshiba Corp | 半導体装置 |
US6322903B1 (en) | 1999-12-06 | 2001-11-27 | Tru-Si Technologies, Inc. | Package of integrated circuits and vertical integration |
US6376904B1 (en) * | 1999-12-23 | 2002-04-23 | Rambus Inc. | Redistributed bond pads in stacked integrated circuit die package |
KR20010060875A (ko) * | 1999-12-28 | 2001-07-07 | 윤종용 | 듀얼 다이 패키지 |
KR100639556B1 (ko) * | 2000-01-06 | 2006-10-31 | 삼성전자주식회사 | 칩 스케일 적층 패키지와 그 제조 방법 |
US6344401B1 (en) | 2000-03-09 | 2002-02-05 | Atmel Corporation | Method of forming a stacked-die integrated circuit chip package on a water level |
KR100379600B1 (ko) | 2000-08-14 | 2003-04-10 | 삼성전자주식회사 | 듀얼 칩 패키지의 제조 방법 |
US7273769B1 (en) * | 2000-08-16 | 2007-09-25 | Micron Technology, Inc. | Method and apparatus for removing encapsulating material from a packaged microelectronic device |
US20020043709A1 (en) * | 2000-10-13 | 2002-04-18 | Yeh Nai Hua | Stackable integrated circuit |
US6451626B1 (en) | 2001-07-27 | 2002-09-17 | Charles W.C. Lin | Three-dimensional stacked semiconductor package |
US20030134451A1 (en) * | 2002-01-14 | 2003-07-17 | Picta Technology, Inc. | Structure and process for packaging back-to-back chips |
KR100460063B1 (ko) * | 2002-05-03 | 2004-12-04 | 주식회사 하이닉스반도체 | 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법 |
-
2001
- 2001-12-29 KR KR10-2001-0088327A patent/KR100480909B1/ko not_active IP Right Cessation
-
2002
- 2002-12-10 TW TW091135655A patent/TWI304236B/zh not_active IP Right Cessation
- 2002-12-11 US US10/316,647 patent/US6818474B2/en not_active Expired - Fee Related
- 2002-12-11 DE DE10257707A patent/DE10257707B4/de not_active Expired - Fee Related
- 2002-12-19 CN CNB021578087A patent/CN1188906C/zh not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5814881A (en) * | 1996-12-20 | 1998-09-29 | Lsi Logic Corporation | Stacked integrated chip package and method of making same |
US6118176A (en) * | 1999-04-26 | 2000-09-12 | Advanced Semiconductor Engineering, Inc. | Stacked chip assembly utilizing a lead frame |
WO2001050525A2 (en) * | 1999-12-30 | 2001-07-12 | Intel Corporation | Integrated circuit die having bond pads near adjacent sides to allow stacking of dice without regard to dice size |
DE10023823A1 (de) * | 2000-05-15 | 2001-12-06 | Infineon Technologies Ag | Multichip-Gehäuse |
US6472736B1 (en) * | 2002-03-13 | 2002-10-29 | Kingpak Technology Inc. | Stacked structure for memory chips |
Also Published As
Publication number | Publication date |
---|---|
US20030124766A1 (en) | 2003-07-03 |
KR20030059464A (ko) | 2003-07-10 |
TWI304236B (en) | 2008-12-11 |
DE10257707A1 (de) | 2005-01-13 |
CN1430251A (zh) | 2003-07-16 |
CN1188906C (zh) | 2005-02-09 |
KR100480909B1 (ko) | 2005-04-07 |
TW200410346A (en) | 2004-06-16 |
US6818474B2 (en) | 2004-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10257707B4 (de) | Verfahren zum Herstellen eines gestapelten Chip-Paketes | |
DE69621851T2 (de) | Mehrchipanlage und sandwich-typ verfahren zur herstellung durch verwendung von leitern | |
DE10009733B4 (de) | Halbleitervorrichtung und Verfahren zum Herstellen derselben | |
DE112005001949B4 (de) | Verfahren zum Bereitstellen von Stapelchipelementen | |
DE69325749T2 (de) | Gestapelte Mehrchip-Module und Verfahren zur Herstellung | |
DE10231385B4 (de) | Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung | |
DE19709295B4 (de) | Halbleiterbaugruppe | |
DE4238646B4 (de) | Halbleiter-Bauelement mit spezieller Anschlusskonfiguration | |
DE69526895T2 (de) | Verfahren zur Herstellung einer halbleitenden Anordnung und einer Halbleiterscheibe | |
DE3787671T2 (de) | Halbleiterpackung mit Eingang/Ausgang-Verbindungen hoher Dichte. | |
DE69527668T2 (de) | Anschlussstelle für Halbleiterbauelement | |
DE10261009B4 (de) | Halbleiterchip-Stapelpackung und Leiterrahmen hierfür | |
DE19747105A1 (de) | Bauelement mit gestapelten Halbleiterchips | |
DE10301512A1 (de) | Verkleinertes Chippaket und Verfahren zu seiner Herstellung | |
DE10259221A1 (de) | Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben | |
DE102004001829A1 (de) | Halbleitervorrichtung | |
DE102007037798A1 (de) | Anordnung von Halbleiterchips mit integrierter Schaltung und Verfahren zum Fertigen derselben | |
DE4230030A1 (de) | Halbleitergehaeuse und verfahren zu dessen zusammenbau | |
DE69004581T2 (de) | Plastikumhüllte Hybrid-Halbleiteranordnung. | |
DE19709259B4 (de) | Mehrlagiges Bodenanschlussgehäuse | |
WO2005015488A1 (de) | Chipkarte, chipkartenmodul sowie verfahren zur herstellung eines chipkartenmoduls | |
DE10301510B4 (de) | Verfahren zur Herstellung eines Verkleinerten Chippakets | |
DE69223825T2 (de) | Isolierter Leiterrahmen für eingekapselte Halbleiteranordnungen | |
DE19821916C2 (de) | Halbleitereinrichtung mit einem BGA-Substrat | |
DE10302022B4 (de) | Verfahren zur Herstellung eines verkleinerten Chippakets |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8127 | New person/name/address of the applicant |
Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR |
|
8127 | New person/name/address of the applicant |
Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR |
|
8110 | Request for examination paragraph 44 | ||
8125 | Change of the main classification |
Ipc: H01L 25/065 AFI20051017BHDE |
|
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20140701 |