DE4213250A1

DE4213250A1 - Halbleiterbauelement

Info

Publication number: DE4213250A1
Application number: DE4213250A
Authority: DE
Inventors: Hiroshi Otani; Yoshiharu Takahashi; Yasuhiro Murasawa; Tadashi Ichimasa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-04-23
Filing date: 1992-04-22
Publication date: 1992-10-29
Anticipated expiration: 2012-04-23
Also published as: DE4213250C2; JP2634351B2; JPH0582937A; US5374848A

Description

Die Erfindung bezieht sich auf ein sogenanntes doppel seitig verpacktes Halbleiterbauelement, bei welchem die integrierten Schaltbausteine auf den beiden Ober flächen einer Platine montiert sind.

In Fig. 14 ist ein Querschnitt eines herkömmlichen Halbleiterbauelementes vom doppelseitig bepackten Typ wiedergegeben. In Fig. 14 bezeichnet die Bezugsziffer 1 eine Platine und die Bezugsziffern 2 und 3 integrierte Schaltungsbausteine. Jeder der integrierten Schaltbau steine 2 und 3 sind vom Oberflächenmontage-Typ mit einem rechteckförmigen Bausteinkörper 2a bzw. 3a sowie knickflügelförmigen Leiterklemmen 2b bzw. 3b, die sich von den beiden Seiten der Bausteinkörper 2a bzw. 3a ausgehend, erstrecken. Die Platine 1 trägt Montage plättchen 4, die auf ihrer oberen sowie ihrer unteren Oberfläche ausgebildet sind. Die Montageplättchen 4 sind auf der oberen und der unteren Hauptoberfläche in Posi tionen angeordnet, die symmetrisch in bezug auf die Platine 1 sind. Die Leiterklemmen 2b und 3b der integrierten Schaltungsbausteine 2 und 3 sind an den Montageplättchen 4 über Lötstellen 5 bzw. 6 befestigt.

Wenn die integrierten Schaltbausteine 2 und 3 an den beiden Oberflächen der Platine 1 montiert werden sollen, werden zu nächst die Lötstellen 5 auf die Montageplättchen 4 aufge bracht, die auf der oberen Oberfläche der Platine 1 ausge bildet sind. Als nächstes werden die Leiterklemmen 2b der integrierten Schaltbausteine 2 auf die Lötstellen 5 aufge bracht, worauf die Lötstellen 5 erhitzt und dabei ge schmolzen werden, wodurch eine elektrische Verbindung zwischen den Montageplättchen 4 und den Leiterklemmen 2b entsteht. Hierauf werden die integrierten Schaltungsbau steine 3 auf der unteren Oberfläche der Platine 1 in der gleichen Weise aufgebracht.

Da bei dem vorbeschriebenen herkömmlichen Halbleiterbau element die integrierten Schaltungsbausteine 2 und 3 auf der oberen und der unteren Oberfläche der Platine in Po sitionen montiert sind, die symmetrisch in bezug auf die Platine 1 sind, besitzt das herkömmliche Halbleiterbau element die folgenden Nachteile.

Wenn die integrierten Schaltungsbausteine 2 und 3 auf der Platine 1 montiert werden, oder wenn bei einem Temperatur zyklustest, der nach der Herstellung durchgeführt wird, der Wärmeexpansionskoeffizient der integrierten Schaltungsbau steine 2 und 3 sich von demjenigen der Platine 1 unter scheidet und das Deformationsausmaß aufgrund der Temperatur änderungen somit zwischen den integrierten Schaltungsbau steinen 2 und 3 und der Platine 1 unterschiedlich ist, wird eine Spannung, wie ein Zug oder ein Druck, auf die Löt stellen 5 und 6, die die Verbindungsbereiche zwischen den integrierten Schaltungsbausteinen 2 und 3 und der Platine 1 darstellen, ausgeübt. Dementsprechend können Risse in den Lötstellen 5 und 6 eintreten, die die elektrischen Charak teristika des Halbleiterbauelementes nachteilig beeinflussen.

Der Erfindung liegt dementsprechend die Aufgabe zugrunde, ein Halbleiterbauelement zur Verfügung zu stellen, das in der Lage ist, in einer wirkungsvollen Weise das Entstehen von Rissen in den Lötstellen, die durch Temperaturänderungen verursacht werden, zu verhindern.

Gelöst wird diese Aufgabe gemäß der Erfindung durch die im Kennzeichen des Hauptanspruches angegebenen Merkmale, wobei hinsichtlich bevorzugter Ausgestaltungen des erfindungsge mäßen Halbleiterbauelementes auf die Merkmale der Unteran sprüche verwiesen wird.

Nach der Erfindung umfaßt das Halbleiterbauelement, bei welchem integrierte Schaltungsbausteine auf beiden Haupt flächen einer Platine montiert sind, eine Platine mit einer oberen und einer unteren Oberfläche, eine Mehrzahl von Mon tageplättchen, die auf jeder der beiden Hauptflächen der Platine ausgebildet sind, wobei die Mehrzahl der Montage plättchen eine vorbestimmte Breite besitzen, eine Mehrzahl von integrierten Schaltungsbausteinen, die jeweils an ihren beiden Seiten mit Leiterklemmen versehen sind, von denen jede einen Leiterbereich besitzt, der auf der Oberfläche des entsprechenden Montageplättchens befestigt wird, wo bei die integrierten Schaltungsbausteine auf den Haupt flächen der Platine montiert werden, indem die Leiter bereiche mit den entsprechenden Montageplättchen ver bunden werden, sowie einen Verbindungsteil zum Befestigen eines jeden der Leiterteile mit dem entsprechenden Montage plättchen. Die Position der Montageplättchen, die auf der unteren Hauptfläche der Platine ausgebildet sind, unter scheidet sich von der Position der Montageplättchen, die auf der oberen Hauptfläche ausgebildet sind, um einen Ab stand, der der Breite der Montageplättchen oder mehr in einer Richtung entlang der Hauptflächen entspricht.

Nach einer anderen Ausführungsform des erfindungsgemäßen Halbleiterbauelementes befinden sich die integrierten Schaltungsbausteine auf der oberen und der unteren Haupt fläche der Platine in einer solchen Weise, daß sie ein ander gegenüberliegen und die Platine zwischen sich ein schließen, in einer solchen Weise, daß die Leiterklemmen im wesentlichen senkrecht zueinander sind.

Gemäß einer weiteren Ausführungsform des erfindungsgemäßen Halbleiterbauelementes, bei welchem die Platine eine Dicke von 0,5 mm oder weniger besitzt, sind die integrierten Schaltungsbausteine in einer solchen Weise angeordnet, daß die Leiterbereiche der Leiterklemmen der integrierten Schalt bausteine auf der oberen Hauptfläche der Platine einen Ab stand von den Leiterbereichen der Leiterklemmen der inte grierten Schaltungsbausteine auf der unteren Hauptfläche der art besitzen, daß sie den integrierten Schaltungsbausteinen auf der oberen Hauptfläche gegenüberliegen und durch die Platine um 1,2 mm oder mehr in einer Richtung entlang (parallel zu) der Hauptflächen versetzt sind.

Gemäß einer weiteren Ausgestaltung des erfindungsgemäßen Halbleiterbauelementes sind die integrierten Schaltungs bausteine derart montiert, daß die Leiterteile der inte grierten Schaltungsbausteine, die sich auf der oberen Ober fläche der Platine befinden, einen Abstand von den Leiter bereichen der integrierten Schaltungsbausteine, die sich auf der unteren Oberfläche befinden, entsprechend dem 2,4 oder Mehrfachen der Dicke der Platine besitzen, in einer Richtung entlang den Hauptflächen.

Da, nach den verschiedenen Ausführungsformen der Erfindung, die integrierten Schaltungsbausteine auf den beiden Haupt flächen der Platine in Positionen montiert sind, die von einander abweichen, kann ein Unterschied der Deformation zwischen den integrierten Schaltungsbausteinen und der Platine, die durch einen Unterschied des thermischen Ex pansionskoeffizienten hierzwischen verursacht werden, ab sorbiert werden durch die Deformation der Platine, und die Spannung, die in den Lötstellen erzeugt wird, die den Verbindungsbereich zwischen den integrierten Schaltbau steinen und der Platine darstellen, kann verringert werden, so daß damit verhindert wird, daß Risse in den Lötstellen entstehen.

Weitere Vorteile, Einzelheiten und erfindungswesentliche Merkmale ergeben sich aus den nachfolgenden Beschreibungen unterschiedlicher Ausführungsformen des erfindungsgemäßen Halbleiterbauelementes, unter Bezugnahme auf die beige fügten Zeichnungen. Dabei zeigen im einzelnen:

Fig. 1 einen Querschnitt durch eine erste Ausführungsform des erfindungsgemäßen Halbleiterbauelementes,

Fig. 2 einen Querschnitt durch eine zweite Ausführungsform des erfindungsgemäßen Halbleiterbauelementes,

Fig. 3 einen Querschnitt durch eine dritte Ausführungsform des erfindungsgemäßen Halbleiterbauelementes,

Fig. 4 einen vergrößerten Querschnitt des Bereiches A der Fig. 3,

Fig. 5 eine vergrößerte Darstellung eines Leiterteiles einer knickflügelförmigen Leiterklemme,

Fig. 6 eine vergrößerte Darstellung eines Leiterbereiches einer J-förmigen Leiterklemme,

Fig. 7 eine vergrößerte Darstellung eines Leiterteils einer keimförmigen Leiterklemme,

Fig. 8 die Darstellung der Beziehung zwischen einem Ab stand L zwischen den Leiterbereichen und dem Spannungserzeugungsverhältnis σ und der Lötstelle,

Fig. 9 die Spannungsverteilung in der Platine in einem Punkt B, entsprechend der Darstellung in Fig. 8,

Fig. 10 die Spannungsverteilung in der Platine an einem Punkt C, entsprechend der Darstellung in Fig. 8,

Fig. 11 die Spannungsverteilung in der Platine in einem Punkt D, entsprechend der Darstellung in Fig. 8,

Fig. 12 einen Querschnitt durch eine vierte Ausführungsform des erfindungsgemäßen Halbleiterbauelementes, bei welchem eine Mehrzahl von integrierten Schaltbau steinen auf jeder der beiden Oberflächen der Platine montiert ist,

Fig. 13 einen Querschnitt durch eine fünfte Ausführungsform des erfindungsgemäßen Halbleiterbauelementes, bei welcher eine Mehrzahl von integrierten Schaltungsbau steinen auf jeder der beiden Oberflächen der Platine montiert ist, und

Fig. 14 einen Querschnitt durch ein herkömmliches Halb leiterbauelement.

Es sollen nun die einzelnen Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnungen erläutert werden.

Fig. 1 stellt einen Querschnitt einer ersten Ausführungsform eines Halbleiterbauelementes gemäß der Erfindung dar. Die Teile, die denjenigen des herkömmlichen Halbleiterbauelementes, welches in Fig. 14 dargestellt ist, entsprechen, sind mit den gleichen Be zugsziffern versehen. Die Bezugsziffer 1 bezeichnet eine Pla tine, während die Bezugsziffern 2 und 3 integrierte Schalt bausteine identifizieren. Bei jedem der integrierten Schalt bausteine 2 und 3 handelt es sich um einen Baustein vom Ober flächenmontage-Typ mit einem rechteckförmigen Bausteinkörper 2a bzw. 3a sowie knickflügelförmigen Leiterklemmen 2b bzw. 3b, die sich, von den beiden Seiten des Bausteinkörpers 2a bzw. 3a aus gehend, erstrecken. Die Platine 1 trägt Montageplättchen 4, die jeweils auf der oberen und der unteren Oberfläche ausgebildet sind.

Bei dieser Ausführungsform weicht die Position der Montage plättchen 4, die auf der oberen Hauptfläche der Platine 1 ausgebildet sind, ab von derjenigen, an welcher die Montageplättchen 4 auf der unteren Hauptfläche ausgebildet sind, um einen Abstand, der der Länge oder mehr der Montage plättchen 4 in einer Richtung entlang den Hauptflächen ent spricht, d. h., in einer Richtung parallel zu den Hauptflächen. Die integrierten Schaltungsbausteine 2 und 3 werden mit den oberen bzw. unteren Montageplättchen 4 durch die Lötstellen 5 bzw. 6 verbunden. Bei dem Halbleiterbauelement, das in der vorbeschriebenen Weise aufgebaut ist, werden die integrierten Schaltbausteine 2 und 3 in der gleichen Weise montiert, wie dies bei den herkömmlichen der Fall ist. Da nun die oberen und unteren Montageplättchen 4 in Positionen ausgebildet sind, die zueinander versetzt sind, wird die thermische Deformation der Platine 1 nicht durch die integrierten Schaltbausteine 2 und 3 behindert, und die Platine 1 kann sich somit frei de formieren. Dementsprechend wird die verbleibende Spannung in den Lötstellen in starkem Ausmaß reduziert, und das Ent stehen von Rissen innerhalb der Lötstellen 5 und 6 kann so mit vermieden werden.

Die Fig. 2 stellt einen Querschnitt durch eine zweite Aus führungsform eines Halbleiterbauelementes gemäß der Er findung dar. Teile, die die gleichen sind wie die in Fig. 1 gezeigten oder diesen entsprechen, sind durch die gleichen Bezugsziffern bezeichnet.

Bei dieser Ausführungsform sind die Montageplättchen 4 auf der Platine 1 derart angeordnet, daß die integrierten Schal tungsbausteine 2 und 3 auf der oberen sowie der unteren Fläche der Platine 1 in einer solchen Weise montiert werden können, daß sie einander gegenüberliegen und zwischen sich die Platine 1 einschließen, in Richtungen, die senkrecht aufeinander stehen, d. h., in Richtungen, in welchen sich die Leiterklemmen 2b und 3b senkrecht oder im wesentlichen senkrecht zueinander erstrecken.

Da bei dieser Ausführungsform die Montageplättchen 4 auf der oberen und der unteren Fläche der Platine 1 in Positionen ausgebildet sind, die zueinander versetzt sind, kann die Er zeugung von Rissen in den Lötstellen 5 und 6 aufgrund von Temperaturänderungen vermieden werden, wie im Fall der ersten Ausführungsform.

Bei den vorangehend beschriebenen Ausführungsformen wurden DIL-Gehäuse (Dual Inline Package) 2 und 3 beschrieben. Die Erfindung läßt sich jedoch auch anwenden auf FPT-Bausteine (Flat Package Type).

Darüber hinaus wurden bei den zuvor beschriebenen Aus führungsformen die knickflügelförmigen Leiterklemmen 2b und 3b beschrieben. Die Erfindung läßt sich jedoch auch auf J-förmige Leiterklemmen (siehe Fig. 6) und keim förmige Leiterklemmen (siehe Fig. 7) anwenden.

Bei der nachfolgenden dritten Ausführungsform ist die Po sitionsabweichung zwischen den integrierten Schaltbausteinen, die auf der oberen und der unteren Oberfläche der Platine 1 montiert sind, numerisch abgegrenzt von Versuchsergebnissen.

In Fig. 3 ist ein Querschnitt einer dritten Ausführungsform eines erfindungsgemäßen Halbleiterbauelementes wiedergegeben. Die Fig. 4 stellt einen vergrößerten Querschnitt eines Teils A dar, der in Fig. 3 angegeben ist. Teile, die die gleichen wie bei den zuvor beschriebenen Ausführungsformen sind, oder diesen entsprechen, sind durch die gleichen Bezugsziffern bezeichnet. In Fig. 4 geben die Leiterbereiche 20b und 30b der Leiterklemmen 2b und 3b Bereiche an, die mit den Mon tageplättchen 4 durch die Lötstellen 5 bzw. 6 verbunden sind. T gibt die Dicke der Platine 1 an. To bezeichnet die Dicke einer jeden der Leiterklemmen 2b bzw. 3b. L gibt den Abstand an zwischen dem Leiterbereich 20b der Leiterklemme 2b des integrierten Schaltungsbausteins 2, der auf der oberen Oberfläche montiert ist und dem Leiterbereich 30b der Leiter klemme 3b des integrierten Schaltbausteins 3, der auf der unteren Oberfläche montiert ist.

In den Fig. 5, 6 und 7 sind die Leiterbereiche der ver schiedenen Typen der Leiterklemmen, die erfindungsgemäß definiert sind, durch das Zeichen X angegeben. Bei der knick flügelförmigen Leiterklemme, die in Fig. 5 wiedergegeben ist, ist ein Bereich zwischen dem vorwärtigen Ende der Leiterklemme und einem Abschnitt an der unteren Biegung, wo die Mittellinien einander kreuzen, als Leiterbereich X definiert. Bei der J-förmigen Leiterklemme, entsprechend der Darstellung in Fig. 6, ist die Breite der gesamten Leiterklemme als Leiterbereich X definiert. Bei der keim förmigen Leiterklemme, entsprechend der Darstellung in Fig. 7, ist die Breite des Leiters als Leiterbereich X definiert.

Bei dieser Ausführungsform sind die integrierten Schaltbau steine 2 und 3 auf der oberen und unteren Oberfläche der Platine 1 derart montiert, daß die Enden der Leiterbereiche 20b und 30b der Leiterklemmen 2b und 3b einen Abstand von einander besitzen, parallel zur Oberfläche der Platine 1, um einen Abstand L, der das 2,4 oder Mehrfache beträgt als die Dicke T der Platine 1. Somit befinden sich die Montage plättchen 4 auf der Platine 1 derart, daß sie die obige Bedingung erfüllen.

Die Fig. 8 erläutert die Beziehung zwischen dem Abstand L zwischen den Leiterbereichen und dem Spannungserzeugungs verhältnis σ, welches man erhält aus der Analyse, die durch geführt wird unter Einsatz eines strukturellen Analyse programms eines Computers. Die Abszisse gibt den Abstand L an zwischen den Leiterbereichen (in Richtung entlang der Platine (parallel hierzu)), während die Ordinate das Spannungserzeugungsverhältnis σ repräsentiert. Das Spannungs erzeugungsverhältnis σ ist eine Proportion der Spannung, die relativ zur Spannung erzeugt wird, die in den Lötstellen 5 und 6 auftritt, wenn die integrierten Schaltungsbausteine auf der oberen und unteren Oberfläche der Platine 1 montiert werden in Positionen, die symmetrisch sind in bezug auf die Platine 1. Die Dicke T der Platine 1 beträgt 0,5 mm. Die Dicke To einer jeden der Leiterklemmen 2b und 3b beträgt 0,125 mm. Wie sich aus Fig. 8 ergibt, wird, wenn der Ab stand L etwa 1,2 mm oder mehr beträgt, die in den Lötstellen 5 und 6 erzeugte Spannung stark reduziert. Es wurde ebenfalls bestätigt, daß der gleiche Effekt erzielt werden kann bei der Durchführung des Temperaturzyklus-Testes. Somit muß der Ab stand L zwischen den Leiterbereichen das 2,4-fache oder mehr betragen als die Dicke T der Platine 1 ausmacht.

Die Fig. 9, 10 und 11 zeigen die Verteilung der erzeugten Spannung in den Punkten B, C und D innerhalb der Platine 1, entsprechend der Darstellung in Fig. 8, unter Verwendung der Konturen 7. Eine Markierung K gibt den kürzesten Abstand zwischen den Leiterbereichen der oberen und unteren Oberfläche der Platine 1 an. In dem in Fig. 9 wiedergegebenen Status, bei welchem der Abstand zwischen den Leiterbereichen 20b und 30b gering ist, beeinflussen sich die Spannungen, die in der oberen und der unteren Oberfläche der Platine 1 erzeugt wer den, gegenseitig, und die Spannung, die in den Lötstellen 5 und 6 erzeugt wird, steigt somit an.

Bei dem in Fig. 10 gezeigten Status, der die Verteilung der Spannung im Punkt C gemäß Fig. 8 wiedergibt, kann man sehen, daß, da der Abstand L (= 1,2 mm) zwischen dem oberen und dem unteren Leiterbereich 20b und 30b groß ist, die Lötstellen 5 und 6 einander nicht wesentlich beeinflussen. Im Punkt C ist der Abstand L (= 1,2 mm) zwischen dem oberen und dem unteren Leiterbereich 2,4 mal so lang wie die Dicke T (= 0,5 mm) der Platine 1.

In dem in Fig. 11 wiedergegebenen Status, der die Verteilung der Spannung, die im Punkt D gemäß Fig. 8 erzeugt wird, zeigt, wobei der Abstand L zwischen den Leiterbereichen 20b und 30b der oberen und unteren integrierten Schaltungsbausteinen größer ist als in Punkt C, beeinflussen sich die Lötstellen 5 und 6 nicht wesentlich, wie in dem in Fig. 10 wiederge gebenen Fall.

Es ergibt sich somit aus den Fig. 9, 10 und 11, daß auch dann, wenn der Abstand L zwischen den Leiterbereichen 20b und 30b der oberen und unteren integrierten Schaltungsbau steine größer ist als im Punkt C (L = 1,2 mm), der Effekt gleich bleibt und der Abstand im Punkt C (L = 1,2 mm) ausreicht, um eine Reduktion der Spannung sicherzustellen, die in den Lötstellen 5 und 6 erzeugt wird.

Es ergibt sich somit, daß der Abstand L zwischen den Leiter bereichen 20b und 30b der oberen und unteren integrierten Schaltungsbausteine das 2,4 oder Mehrfache der Dicke T der Platine 1 ausmachen muß.

Da darüber hinaus der gegenseitige Einfluß zwischen den Löt stellen 5 und 6 von dem Abstand zwischen den Leiterbereichen 20b und 30b der oberen und unteren integrierten Schaltungs bausteine abhängt, kann man den Einfluß herabsetzen durch das Erhöhen des Wertes des kürzesten Abstandes K zwischen den Leiterbereichen 20b und 30b, der die Dicke T der Platine 1 einschließt, entsprechend der Darstellung in Fig. 10. Das bedeutet, daß das Spannungsausmaß, das in den Lötstellen 5 und 6 erzeugt wird, ebenfalls reduziert werden kann durch eine Erhöhung der Dicke T der Platine 1.

Dementsprechend gilt zusätzlich zu der Bedingung, daß der Abstand L zwischen den Leiterbereichen der oberen und un teren Oberfläche mehr als das 2,4 oder Mehrfache als die Dicke der Platine 1 ausmacht, die weitere Bedingung, daß der Abstand L zwischen den Leiterbereichen der oberen und unteren integrierten Schaltungsbausteine 1,2 mm oder mehr ausmacht, wenn eine Platine mit einer Dicke von 0,5 mm oder weniger eingesetzt wird. Da weiterhin die Dicke To der Leiterklemme (des Leiterbereiches) 0,125 mm, relativ zur Dicke T (= 0,5 mm) der Platine in den obigen Experimenten war, kann eine Bedingung, daß die Dicke T der Platine das Vierfache oder weniger als die Dicke To der Leiterklemmen ausmacht, den oben genannten Bedingungen hinzugefügt werden.

Entsprechend der Darstellung in den Fig. 12 und 13, kann eine Mehrzahl von integrierten Schaltungsbausteinen 2 und 3 auf der oberen und der unteren Oberfläche der Platine 1 montiert sein. Die vorliegende Erfindung läßt sich auch auf solche Fälle anwenden.

Bei dieser Ausführungsform wurden integrierte Schaltungs bausteine mit knickflügelförmigen Leiterklemmen beschrieben. Die Erfindung läßt sich jedoch auch auf integrierte Schal tungsbausteine mit J-förmigen oder keimförmigen Leiter klemmen oder integrierte Schaltungsbausteine mit einer Kom bination von J-förmigen und keimförmigen Leiterklemmen an wenden. In den Fällen der J-förmigen und keimförmigen Lei terklemmen werden die Leiterbereiche definiert durch X in den Fig. 6 und 7, wie oben erwähnt.

Zusammenfassend können Risse, die in den Lötstellen erzeugt werden, verhindert werden durch eine Reduzierung der Spannung, die innerhalb der Lötstellen erzeugt werden, aufgrund des Unterschiedes des thermischen Expansionskoeffizienten zwischen einem Paar von integrierten Schaltungsbausteinen, die auf den beiden Oberflächen einer Platine symmetrisch in bezug auf die Platine angeordnet sind, wobei sich die Platine zwischen den integrierten Spannungsbausteinen befindet. Nach der Er findung weicht die Position eines integrierten Schaltungsbau steines 2, der sich auf der oberen Oberfläche einer Platine 1 befindet, ab von einer Position des integrierten Spannungs bausteins 3, der sich auf ihrer unteren Oberfläche befindet. Um dies zu erreichen, weichen die Positionen der Montage plättchen 4, die auf der oberen Oberfläche ausgebildet sind, ab von der Position der Montageplättchen, die auf der unteren Oberfläche angeordnet sind, um einen Abstand, der der Breite der Montageplättchen oder mehr entspricht. Alternativ werden die integrierten Schaltungsbausteine auf der oberen und der unteren Oberfläche in Richtungen angeordnet, die im wesent lichen senkrecht zueinander sind. Alternativ werden die integrierten Schaltungsbausteine 2 und 3 derart montiert, daß die Position der Leiterbereiche 20b des oberen inte grierten Schaltungsbausteins 2 abweicht von der Position des Leiterbereichs 30b des unteren integrierten Schaltungs bausteins 3 um einen Abstand, der das 2,4 oder Mehrfache der Dicke der Platine 1 ausmacht.

Es soll an dieser Stelle noch einmal ausdrücklich angegeben werden, daß es sich bei der vorangehenden Beschreibung ledig lich um eine solche beispielhaften Charakters handelt und daß verschiedene Abänderungen und Modifikationen möglich sind, ohne dabei den Rahmen der Erfindung zu verlassen. So ist, da die integrierten Schaltungsbausteine auf den beiden Oberflächen der Platine in Positionen angeordnet sind, die voneinander abweichen, die Deformation der Pla tine nicht eingeschränkt durch die integrierten Schaltbau steine auf der oberen und der unteren Oberfläche, und die Platine kann somit frei deformiert werden. Dementsprechend kann das Spannungsausmaß, das in den Lötstellen 5 und 6 er zeugt wird, reduziert werden, verglichen mit demjenigen bei herkömmlichen Bauelementen, und die Erzeugung von Rissen in den Lötstellen kann verhindert werden.

Claims

1. Halbleiterbauelement, bei welchem integrierte Schaltungs bausteine auf beiden Hauptflächen einer Platine montiert sind, gekennzeichnet durch:
eine Platine (1) mit einer oberen und einer unteren Haupt fläche,
einer Mehrzahl von Montageplättchen (4), die auf den beiden Hauptflächen der Platine (1) montiert sind, wobei die Mon tageplättchen (4) eine vorbestimmte Breite besitzen,
eine Mehrzahl von integrierten Schaltungsbausteinen (2, 3), die jeweils an beiden Seiten eine Leiterklemme (2b, 3b) tragen, und jede der Leiterklemmen einen Leiterbereich besitzt, der auf dem entsprechenden Montageplättchen (4) fixierbar ist, wobei die integrierten Schaltungsbausteine (2, 3) auf den Hauptflächen der Platine (1) durch die Be festigung der Leiterteile auf den entsprechenden Montageplättchen (4) gehalten sind, und
Lötstellen (5, 6) zur Befestigung eines jeden Leiterbe reiches an dem entsprechenden Leiterplättchen (4),
wobei die Position der Montageplättchen (4) auf der unteren Oberfläche der Platine (1) von der Position des Leiter plättchens (4) auf der oberen Oberfläche der Platine (1) um einen Abstand abweicht, der der Breite der Montage plättchen (4) oder mehr in einer Richtung entlang der Haupt fläche entspricht.

2. Halbleiterbauelement, bei welchem integrierte Schaltungs bausteine auf beiden Hauptflächen einer Platine montiert sind, gekennzeichnet durch:
eine Platine (1) mit einer oberen und einer unteren Haupt fläche,
eine Mehrzahl von Montageplättchen (4), die auf den beiden Hauptflächen der Platine (1) montiert sind, wobei die Mon tageplättchen (4) eine vorbestimmte Breite besitzen,
eine Mehrzahl von integrierten Schaltungsbausteinen (2, 3), die jeweils an beiden Seiten eine Leiterklemme (2b, 3b) tragen, und jede der Leiterklemmen einen Leiterbereich besitzt, der auf dem entsprechenden Montageplättchen (4) fixierbar ist, wobei die integrierten Schaltungsbausteine (2, 3) auf den Hauptflächen der Platine (1) durch die Be festigung der Leiterteile auf den entsprechenden Montage plättchen (4) gehalten sind, und
Lötstellen (5, 6), zur Befestigung eines jeden Leiterbe reiches an dem entsprechenden Leiterplättchen (4),
wobei die Montageplättchen (4) derart auf der Platine (1) angeordnet sind, daß die Leiterklemmen (2b, 3b) der inte grierten Schaltungsbausteine (2, 3), die auf der oberen und der unteren Hauptfläche der Platine (1) montiert sind, einander gegenüberliegen und die Platine (1) zwischen sich einschließen und im wesentlichen senkrecht zueinander angeordnet sind.

3. Halbleiterbauelement, bei welchem integrierte Schaltungs bausteine auf beiden Hauptflächen einer Platine montiert sind, gekennzeichnet durch:
eine Platine (1) mit einer oberen und einer unteren Ober fläche sowie einer Dicke von 0,5 mm oder weniger,
eine Mehrzahl von Montageplättchen (4), die auf jeder der beiden Hauptflächen der Platine (1) ausgebildet ist,
eine Mehrzahl von integrierten Schaltungsbausteinen (2, 3), die jeweils endseitig eine Leiterklemme (2b, 3b) tragen, wobei jede der Leiterklemmen einen Leiterbereich besitzt, der auf der Oberfläche des entsprechenden Montageplättchens (4) fixierbar ist, wobei die integrierten Schaltungsbausteine (2, 3) auf den Hauptflächen der Platine (1) gehalten sind, durch die Befestigung der Leiterteile an den entsprechenden Montageplättchen (4) sowie
Lötstellen (5, 6) zur Befestigung der Leiterbereiche an den entsprechenden Montageplättchen (4),
wobei die Montageplättchen (4) derart auf den beiden Haupt flächen der Platine (1) angeordnet sind, daß die Leiterbe reiche der Leiterklemmen (2b) des integrierten Schaltbau steins (2), der auf der oberen Hauptfläche der Platine (1) montiert ist, einen Abstand von den Leiterbereichen der Leiterklemmen (3b) des integrierten Schaltbausteins, der auf der unteren Hauptfläche montiert ist, in einer solchen Weise, daß er dem integrierten Schaltbaustein, der auf der oberen Hauptfläche ausgebildet ist, gegenüberliegt und die Platine (1) sich hierzwischen befindet, um 1,2 mm oder mehr in einer Richtung entlang der Hauptoberflächen besitzt.

4. Halbleiterbauelement nach Anspruch 3, dadurch gekenn zeichnet, daß die Dicke der Platine (1) 0,5 mm oder weniger beträgt und vier- oder wenigermal so breit ist wie die Dicke der Leiterklemme des integrierten Schaltungsbausteins (2, 3) oder darunter.

5. Halbleiterbauelement, bei welchem integrierte Schaltungs bausteine auf beiden Hauptflächen einer Platine montiert sind, gekennzeichnet durch:
eine Platine (1) mit einer oberen und einer unteren Haupt fläche,
eine Mehrzahl von Montageplättchen (4), die auf den beiden Hauptflächen der Platine (1) montiert sind, wobei die Mon tageplättchen (4) eine vorbestimmte Breite besitzen,
eine Mehrzahl von integrierten Schaltungsbausteinen (2, 3), die jeweils an beiden Seiten eine Leiterklemme (2b, 3b) tragen, und jede der Leiterklemmen einen Leiterbereich besitzt, der auf dem entsprechenden Montageplättchen (4) fixierbar ist, wobei die integrierten Schaltungsbausteine (2, 3) auf den Hauptflächen der Platine (1) durch die Be festigung der Leiterteile auf den entsprechenden Montage plättchen (4) gehalten sind, und
Lötstellen (5, 6) zur Befestigung eines jeden Leiterbe reiches an dem entsprechenden Leiterplättchen (4),
wobei die Montageplättchen (4) auf den beiden Hauptflächen der Platine (1) derart angeordnet sind, daß die Leiter bereiche der Leiterklemmen (2b) des integrierten Schaltbau steins (2), der auf der oberen Hauptfläche der Platine (1) montiert ist, einen Abstand besitzen von den Leiterbereichen der Leiterklemmen (3b) des auf der unteren Hauptfläche der art montierten integrierten Schaltbausteines (3), daß er dem integrierten Schaltbaustein (2) auf der oberen Haupt fläche gegenüberliegt, mit dazwischenliegender Platine, um das 2,4 oder Mehrfache der Dicke der Platine (1).

6. Halbleiterbauelement nach Anspruch 5, dadurch gekenn zeichnet, daß die Dicke der Platine (1) vier- oder weniger fach so groß ist wie die Dicke der Leiterklemme (2b, 3b) des integrierten Schaltbausteines (2, 3).