DE4192081C2

DE4192081C2 - Vorrichtung zur Frequenzsynthese unter Verwendung nicht ganzzahliger Frequenzteilungsverhältnisse

Info

Publication number: DE4192081C2
Application number: DE4192081A
Authority: DE
Inventors: Alexander W Hietala; Duane C Rabe
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1990-08-31
Filing date: 1991-08-01
Publication date: 1996-02-01
Anticipated expiration: 2011-08-02
Also published as: KR920702570A; CA2066745C; KR960001074B1; ITRM910653A0; FR2666464A1; SE9201350D0; IT1250771B; WO1992004766A1; AT402247B; AU632243B2; AU8395591A; GB9209282D0; MX9100853A; DK54892D0; US5070310A; JPH05502154A; GB2255680A; ITRM910653A1; DE4192081T; SE469579B

Description

Die vorliegende Erfindung betrifft eine Vorrichtung zur Fre quenzsynthese unter Verwendung nicht ganzzahliger Frequenzver hältnisse gemäß dem Oberbegriff des Patentanspruchs 1.

Eine derartige Vorrichtung ist aus US 4 609 881 bekannt.

Es sind bereits Frequenzsynthesizer bekannt, die mit nicht ganzzahligen Frequenzteilungsverhältnissen arbeiten. In ihrer einfachsten Form verwenden diese Frequenzsynthesizer ein einzi ges Speicherwerk (Akkumulator). Bei dieser Form der Frequenz synthese treten in hohem Maße Störsignale im Bereich der Nutz frequenz auf.

Wie in US 4 609 881 sowie in US 4 816 774 gezeigt ist, kann durch den Einsatz von zwei oder mehr Speicherwerken (Akkumulatoren) der Einfluß der Störsignale verringert werden. Je mehr Speicherwerke verwendet werden, desto besser können die Störsignale unterdrückt werden.

Weiterhin ist aus EP 0 353 399 A eine digital einstellbare Fre quenzteilungsordnung für Frequenzsynthesizer bekannt. Die Folge der Frequenzteilungsfaktoren wird durch mehrfach digitale Inte gration des Inhalts eines Phasenakkumulators, Abschneiden des Ergebnisses auf einen ganzen Wert und mehrfache digitale Diffe renzierung gewonnen. Auf diese Weise läßt sich am Ausgang des Frequenzteilers ein Signal mit geringen Phasenstörungen erzeu gen.

Nachteilig an oben aufgeführten Frequenzsynthesizern ist, daß diese bei der Erzeugung der Ausgangssignale nur in ungenügendem Maße unterdrückt werden. Die in US 4 609 881 und US 4 816 774 verwendete Maßnahme zur Störsignalunterdrückung, nämlich die Erhöhung der Anzahl der verwendeten Speicherwerke, kann nicht beliebig erweitert werden. Die Daten, die in den ersten Akkumulator eingegeben werden, müssen während der Zeitdauer ei nes einzigen Taktes auf das ganze digitale Netzwerk wirken, d. h. der Datentransfer durch alle Akkumulatoren muß innerhalb eines Taktes erfolgen. Beim Stand der Technik addieren sich die Laufzeitverzögerungen der einzelnen Akkumulatoren so lange, bis die Daten während einer Taktdauer nicht mehr durch das ganze System laufen können. Daraus folgt, daß bei gegebener Taktfre quenz die Anzahl der Akkumulatoren, die zur Unterdrückung der Störsignale eingesetzt werden können, begrenzt ist. Wegen der begrenzten Anzahl der Akkumulatoren können auftretende Stör signale nur in begrenztem Maße unterdrückt werden.

Ähnlich wie bei den Frequenzsynthesizern aus US 4 609 881 und US 4 816 774 muß bei dem System gemäß der EP 0 353 399 A der Datentransfer durch alle Integrierer und die Differenzierer in nerhalb eines Taktes erfolgen. Zur Unterdrückung der Phasenstö rungen können deshalb nicht beliebig viele Integrierer und Dif ferenzierer hintereinandergeschaltet werden. Die Phasenstörun gen können deshalb nur zum Teil unterdrückt werden.

Die PLL-Frequenzsynthese (phasengekoppelte Schleife) stellt ein wohlbekanntes Verfahren zur Erzeugung eines mehrerer mit einander in Beziehung stehender Signale von einem spannungs gesteuerten Oszillator (VCO) dar. In einem PLL mit einer ein zigen Schleife ist ein Ausgangssignal von dem VCO an einen programmierbaren Frequenzteiler gekuppelt, der durch eine aus gewählte ganze Zahl teilt, um einem Phasendetektor ein fre quenzgeteiltes Signal zur Verfügung zu stellen, der das fre quenzgeteilte Signal mit einem Referenzsignal von einem ande ren Festfrequenzoszillator vergleicht, der häufig wegen der Frequenzstabilität bezüglich Änderungen im Verlauf der Zeit und Änderungen der Umgebungsbedingungen ausgewählt wird. Jeg liche Phasendifferenz zwischen dem frequenzgeteilten Signal und dem Referenzsignal wird von dem Phasendetektor ausgegeben, über ein Schleifenfilter gekuppelt, und an den VCO auf eine solche Weise angelegt, daß das Ausgangssignal von dem VCO zu einer Frequenzänderung veranlaßt wird, so daß der Phasenfehler (die Phasenverschiebung) zwischen dem frequenzgeteilten Signal und dem Referenzsignal minimalisiert wird. Da der programmier bare Teiler nur durch ganze Zahlen teilt, ist die Stufengröße der Ausgangsfrequenz darauf beschränkt, daß sie gleich der Referenzsignalfrequenz ist. Bei einem PLL mit einer einzigen Schleife muß ein technischer Kompromiß getroffen werden zwi schen den widerstreitenden Erfordernissen der Schleifenein rastzeit, der Ausgangsfrequenz-Stufengröße, den Rauscheigen schaften, und der Erzeugung innerer Störsignale.

Zur Überwindung der bei dem PLL mit einer einzigen Schleife auftretenden Begrenzungen wurden programmierbare Frequenztei ler entwickelt, die eine Teilung durch nicht ganze Zahlen vornehmen können. Es werden Ausgangsfrequenz-Stufengrößen erhalten, welche Bruchteile der Referenzsignalfrequenz dar stellen, während eine hohe Referenzfrequenz und eine breite Schleifenbandbreite aufrechterhalten werden.

Bei dem in US 4816 774 beschriebenen System werden zwei Speicherwerke verwendet, um die Leistung der Bruchteils-Synthese des Um schaltens zwischen unterschiedlichen ganzzahligen Werten von Teilern zu simulieren, und zwar ohne die zugehörigen inneren Störsignale, die durch ein derartiges Schalten erzeugt werden. Das Verfahren mit zwei Speicherwerken wirkt so, daß es die un erwünschten inneren Störsignale durch Auslöschung und Schlei fenfilterunterdrückung reduziert.

Daher wird die Referenzsignalfrequenz für den Frequenz-Synthesizer durch die Stufengröße der VCO-Ausgangs frequenz, multipliziert mit dem Nenner des programmierbaren Frequenzteilers, bestimmt. Die erwähnte Synthese erlaubt die Verwendung einer Referenzfrequenz, die erheblich höher ist als der tatsächliche Kanalabstand, und erlaubt es Aus führungsformen, infolge der Reduzierung niederfrequenter Ausgangsstörsignale breitere Bandbreiten zu verwenden. Brei tere Bandbreiten gestatten schnelle Verriegelungszeiten und die Möglichkeit einer Breitbandmodulation, die an den Refe renzeingang oder das Bruchteils-Teilungsschema angelegt wird.

Unglücklicherweise ist das System nicht perfekt und erzeugt einige innere Störsignale, die bei einer Frequenz ausgegeben werden, die gleich dem Kanalabstand ist. Die gewünschte Aus gangssignalreinheit ist besser als bei dem Nicht-Bruchteils system, kann jedoch für einige Systeme hoher Qualität immer noch ungenügend sein.

Um die Wirkungen dieses Störausgangssignals zu minimalisieren wurden Systeme mit zwei Spei cherwerken entwickelt, welche die Störsignale zu Frequenzen hin ausbreiten, bei welchen das Filtern kostengünstig und ein fach ist. Durch Verwendung von Systemen mit mehr als zwei Speicherwerken kann dieser Vorteil dramatisch erhöht werden.

Die momentanen Systeme mit mehreren Speicherwerken weisen sämtlich insoweit eine Schwierigkeit auf, als die Speicher werke den Daten "eine Welligkeit aufprägen". Mit anderen Wor ten müssen bei jedem Taktimpuls die Daten auf den gesamten Aufbau des digitalen Netzwerks wirken. Dies führt zu einer verhältnismäßig niedrigen oberen Frequenzgrenze im Betrieb für ein System mit mehreren Speicherwerken infolge von Aus breitungsverzögerungen in der digitalen Schaltung, die zum Aufbau des Systems verwendet wird.

Der grundlegende Aufbau eines Bruchteils-N-Systems mit einem Speicherwerk ist in dem Blockschaltbild von Fig. 1 gezeigt. Ein VCO 101 erzeugt ein Ausgangssignal, das typischerweise an einen programmierbaren Frequenzteiler 103 angekoppelt wird, der einen Ausgang zu einem Phasendetektor (ϕ) 105 aufweist. Der Steuereingang ist eine Summierung einer Grobkanaleinstel lung und des Ausgangs des digitalen Netzwerkes, welches den Bruchteilsanteil der Teilung zur Verfügung stellt. Der Phasen detektor 105 vergleicht konventionell die Phase der geteilten Frequenz, f_V, mit der Phase der Referenzsignalfrequenz f_r, die von einem Referenzoszillator 107 ausgegeben wird, um ein Signal zu erzeugen, welches an ein Schleifenfilter 109 und daraufhin an den VCO 101 angelegt wird, um das VCO-Ausgangs signal phasenstarr zu verriegeln.

Die Auswahl des Teilerwertes des variablen Frequenzteilers 103 wird durch ein digitales Netzwerk 111 vorgenommen, welches bei bisher bekannten Implementierungen, wie beispielsweise als das Z-Transformationsäquivalent im US-Patent Nr. 4 758 802 be schrieben, einen konventionellen Addierer 113 aufweist, einen Komparator 115 (welcher ein "Überlauf"-Signal erzeugt, wenn das Eingangssignal des Komparators 115 einen vorgegebenen nu merischen Wert überschreitet), und eine Rückkopplungslogik 117, welche (wenn ein Überlauf-Ausgangssignal auftritt) den Nenner von dem durch eine digitale Zahl repräsentierten Aus gangssignal von dem Addierer 113 und dem Komparator 115 sub trahiert, bevor die Digitalzahldarstellung an den Addierer 113 angelegt wird. Eine zweite Digitalzahldarstellung, welche bei den erwähnten Synthesizern das digitale Äquivalent des ersten Differentials der Offset-Phase in bezug auf die Zeit (die Offset-Frequenz) darstellt, wird an einen weiteren Eingang des digitalen Netzwerks 111 angelegt. Die Gesamtwir kung des digitalen Netzwerks 111 besteht darin, daß die dif ferentielle Phase integriert wird, und daß an den PLL ein Steuersignal angelegt wird (in Form eines digitalen Überlauf signals), welches ein Äquivalent erster Ordnung des Phasen- Offsets darstellt. Der Addierer 113 summiert die bisherigen Inhalte des Addierers 113 mit do/dt (einem Zähler) bei jedem Auftreten des Referenzfrequenzsignals f_r. Wie in dem US- Patent Nr. 4 816 774 beschrieben ist, wird das Ausgangssig nal des Addierers 113 mit einer Zahl verglichen (einem Nenner eines gewünschten Bruchteils-Anteils des Divisors, wenn der Divisor des Frequenzteilers 103 als eine Summe aus einer gan zen Zahl und einem Wert (Zähler/Nenner) ausgedrückt wird). Wenn der Inhalt des Addierers 113 den Nenner übersteigt, dann wird der Überlaufausgang auf "wahr" gesetzt, und der Inhalt des Addierers wird in der Rückkopplungslogik 117 durch den Nenner verringert, bevor der nächste Referenzimpuls auftritt.

Als Beispiel wird angenommen, daß der Nenner 13 ist und der Zähler 1. Bei jedem dreizehnten Referenzimpuls übersteigt der Wert des Addierers 113 den Nenner und erzeugt ein Überlauf- Ausgangssignal, welches den Divisor des Frequenzteilers 103 um eins erhöht für einen Referenzsignalimpuls f_r. Dies ent fernt einen Impuls von dem Ausgangssignal des VCO 101 und verringert daher den akkumulierten Phasenfehler um 360°. Dies entspricht einer Teilung mit 1/13, welche der nominellen Schleifenteilerzahl zugefügt wird.

In dem Z-Transformationsdiagramm von Fig. 2 ist ein Z-trans formationsäquivalentes digitales Netzwerk 111 dieses Systems mit einem Speicherwerk gezeigt, welches dem in dem US-Patent Nr. 4 758 802 gezeigten System entspricht. Die Z-Transforma tionsgleichung für das System mit einem einzigen Speicherwerk lautet:

Der Z-Transformationsaddierer 201 wird von dem Zähler versorgt (minus den Nenner, wenn ein Überlauf auftritt), und dem vor herigen Inhalt des Addierers, repräsentiert durch einen z^-1- Block 203, 205 (Verzögerungsblock). Der Vergleich wird als ei ne digitale Scheibenbildungseinrichtung angesehen, wobei ein Quantisierungsfehler Q bei 207 zugefügt wird. Das Ausgangssig nal von dem Addierer 207 ist die digitale Zahl, die zum Addie rer 201 zurückgeführt wird, und das Überlaufsignal wird als das Ausgangssignal verwendet. Allerdings muß für eine Z-Trans formationsanalyse kein Unterschied zwischen dem Ausgangssignal und dem Rückkopplungssignal gemacht werden.

An dem Punkt B kann eine Gleichung wie nachstehend angegeben aufgestellt werden.

B(z)=B(z) z^-1 + A(z) oder B(z)=A(z)/(1-z^-1)

Jedoch ist Data out = B(z)+Q und A(z) = Data in -B(z)-Q.

Wird dies eingesetzt und nach B(z) aufgelöst, so ergibt sich:

B(z) = Data in/(2-z^-1) - Q/(2-z^-1)

Als Lösung für Data out ergibt sich:

Data out = Data in/(2-z^-1) + Q(1-z^-1)/2-z^-1)

Diese Gleichung kann nun in den Frequenzbereich umgewandelt werden (es wird darauf hingewiesen, daß "v" auf die Faltungs frequenz frequenznormiert wird):

Daher werden die in den Addierer 201 eingegebenen Daten ge ringfügig tiefpaßgefiltert, und das Quantisierungsrauschen, welches durch das digitale Netzwerk 111′ hervorgerufen wird, wird hochpaßgefiltert. Die Hochpaßfilterung des Quantisie rungsrauschens hat die Wirkung, daß die inneren Störsignale verringert werden, die bei der Frequenz des Frequenzabstands von Kanal zu Kanal des Sende/Empfangs-Geräts auftreten, wenn das Störsignal bei einer Frequenz weit unterhalb der Ecke des Hochpasses auftritt. Durch Auswahl einer PLL-Reaktion mit einer Tiefpaß-Eckfrequenz, welche eine erheblich niedrigere Frequenz aufweist als die Hochpaßecke, ist es möglich, bei nahe sämtliches Rauschen zu unterdrücken. Bei einem System mit einem einzigen Speicherwerk beträgt die Hochpaßdämpfung 20 dB/Dekade. Daher muß die Referenzfrequenz hoch sein, um die Hochpaßecke zu hohen Frequenzen hin zu schieben, wenn eine ausreichende Rauschunterdrückung erzielt werden soll. (Oder der PLL-Tiefpaß muß eine sehr niedrige Frequenz auf weisen, und daher die Vorteile der breiten Bandbreite ver lieren.)

Um die Hochpaßfilterung des grundlegenden Bruchteils-N-Auf baus zu verbessern ist es bekannt, eine Bruchteils-N-Synthese bei Systemen zu verwenden, die mehr als ein Speicherwerk auf weisen. In dem US-Patent Nr. 4 204 174 ist ein Bruchteils-N- Synthesizer mit zwei Speicherwerken beschrieben. Weiterhin ist ein Beispiel für einen Bruchteils-N-Synthesizer mit mehre ren Speicherwerken in dem Blockschaltbild von Fig. 3 gezeigt, in welchem das einzige digitale Netzwerk 111 von Fig. 1 durch zusätzliche Speicherwerke vergrößert ist, in diesem Falle um ein Speicherwerk 303, ein Speicherwerk 305, und ein Speicher werk 307.

In einem System mit mehreren Speicherwerken wird der Inhalt des ersten Speicherwerkes 111 das Dateneingangssignal für das zweite Speicherwerk 303. Der Inhalt des zweiten Speicherwerks 303 wird das Dateneingangssignal für das dritte Speicherwerk 305. Sobald die Daten an dem Ausgang des Addierers 113 des Speicherwerks 111 anliegen, müssen sie an den Dateneingang des Addierers 113 des Speicherwerks 303 übertragen werden. Sobald die Daten an dem Ausgang des Addierers 113 des Spei cherwerks 303 anliegen, müssen sie an den Dateneingang des Speicherwerks 305 übertragen werden, usw. Die gesamte Über tragung muß innerhalb eines Taktimpulses durchgeführt werden (der typischerweise von dem Ausgang des Frequenzteilers 103 abgeleitet wird). Dieser Vorgang wurde als ein "Welligkeits erzeugungsvorgang′ bezeichnet, und die Speicherwerke sind als "Welligkeits"-Speicherwerke bekannt. Offensichtlich wird durch den Welligkeitserzeugungsvorgang eine obere Grenze für die Geschwindigkeit und/oder die Anzahl der Speicherwerke gesetzt.

Das zweite Speicherwerk 303 weist seinen eigenen Z-Transforma tions-Quantisierungsfehler Q2 auf, zusätzlich zu dem Fehler Q1 des ersten Speicherwerks. Allerdings wird die Kombination dieser beiden Fehler im Vergleich zum Falle eines einzigen Speicherwerks wesentlich verringert. Der Überlaufausgang des zweiten Speicherwerks 303 wird an ein logisches Verzögerungs element 309 angelegt, und nach dem Differenzieren, welches von dem Verzögerungselement 309 durchgeführt wird, dem Addie rer 311 zugeführt. Der Überlaufausgang des Komparators des Speicherwerks 305 wird zweimal differenziert, durch logische Verzögerungselemente 313 und 315, und als Eingangssignal dem Addierer 311 zugeführt. Der Überlaufausgang des Komparators des Speicherwerks 307 wird dreimal differenziert durch logi sche Verzögerungselemente 317, 319 und 321, und als Eingangs signal dem Addierer 311 zugeführt. Die wie voranstehend be schrieben differenzierten Überlaufausgangssignale werden ad diert und als ein effektives Überlaufsignal ausgegeben, wel ches an den Frequenzteiler 103 angelegt wird. Daher besteht die von dem System mit mehreren Speicherwerken hervorgerufene Wirkung darin, den Phasen-Offset der ersten Ordnung des Über laufausgangs des Speicherwerks 111 und den Phasen-Offset der zweiten Ordnung des differenzierten Überlauf-Ausgangssignals des Speicherwerks 303, den Phasen-Offset der dritten Ordnung des zweifach differenzierten Überlaufausgangssignals des Spei cherwerkes 305, und den Phasen-Offset der vierten Ordnung des dreifach differenzierten Überlaufausgangssignals des Speicher werks 307 zu addieren, um das effektive Überlaufsignal zu er zielen.

Zur Vereinfachung ist das Z-Transformationsmodell des ersten und zweiten Speicherwerkes in dem Diagramm von Fig. 4 gezeigt. DO1 ist das Signal "Data out" des ersten Speicherwerks. Aus der voranstehenden Berechnung ergibt sich:

Di2 ist der Speicherwerkinhalt des ersten Speicherwerks:

Eine ähnliche Gleichung wie voranstehend angegeben ergibt sich für DO2:

Einsetzen in die Gleichung Di2 und dann Einsetzen für DO1 er gibt:

Jedoch ist DO3 = DO2(1-z^-1) und Data out = DO1 + DO3.

Daher ergibt sich nach einigen algebraischen Umformungen:

Diese Darstellung wird dann in den Frequenzbereich umgewandelt (wiederum ist "v" auf die Faltungsfrequenz frequenznormiert):

In diesem Falle tritt die Hochpaßecke etwa bei derselben Fre quenz auf wie im Falle des einzigen Speicherwerks, jedoch beträgt die Frequenzantwort der Hochpaßcharakteristik in bezug auf das Quantisierungsrauschen 40 dB/Dekade. Dies erlaubt es, daß der PLL eine größere Bandbreite aufweist, also gestattet es dem Bruchteils-System, bei einer niedrigeren Frequenz zu arbeiten als im Falle des einen Speicherwerks, während immer noch die gewünschte Rauschunterdrückung aufrechterhalten wird.

Die Anzahl an Speicherwerken kann theoretisch auf jeden ge wünschten Grad erhöht werden. Die sich ergebende Steilheit der Reaktion der Hochpaßeigenschaften in bezug auf das Quantisie rungsrauschen ergibt sich als die Anzahl der Speicherwerke, multipliziert mit 20 dB/Dekade. Die Speicherwerke werden "re kombiniert" durch ein als "Pascal′sches Dreiecksverfahren" be kanntes Verfahren, wie es in dem US-Patent Nr. 4 609 881 be schrieben ist. Im allgemeinen werden die Speicherwerke höhe rer Ordnung rekombiniert entsprechend (1-Z^-1)^(n-1).

Bei den voranstehend erwähnten Systemen ist es erforderlich, daß die Daten bei einem Taktimpuls wellig sämtliche Speicher werke durchlaufen müssen. Für ein System höherer Ordnung be grenzt dieses Erfordernis die maximale Speicherwerk-Taktrate und begrenzt daher die erhältliche Rauschunterdrückung. Der Grund für diese Begrenzung liegt darin, daß die Ausbreitungs verzögerung jedes Speicherwerks sich addiert, bis die Daten nicht mehr innerhalb des Zeitraumes eines Taktimpulses das System wellig durchlaufen können.

Es ist die Aufgabe der vorliegenden Erfindung, einen Frequenz synthesizer mit verbesserter Störsignalunterdrückung bereitzu stellen.

Diese Aufgabe wird durch den Gegenstand des Patentanspruchs 1 gelöst.

Bevorzugte Ausgestaltungen der vorliegenden Erfindung sind Ge genstand der Unteransprüche 2-5. Der PA 6 betrifft die Anwendung der Vorrichtung in einem Radiosender.

Anhand der beiliegenden Zeichnungen wird im folgenden eine be vorzugte Ausführungsform der vorliegenden Erfindung erläutert. Dabei zeigen die Zeichnungen im einzelnen:

Fig. 1 ist ein Blockschaltbild eines Bruchteils-N-Synthesi zers erster Ordnung;

Fig. 2 ein Z-Transformationsdiagramm-Äquivalent des digita len Netzwerkes in Fig. 1;

Fig. 3 ein Blockschaltbild eines Welligkeits-Bruchteils-N- Synthesizers höherer Ordnung;

Fig. 4 ein Z-Transformationsdiagramm-Äquivalent des digita len Netzwerks eines Welligkeits-Speicherwerks zweiter Ordnung;

Fig. 5 ein Blockschaltbild eines Radio-Sende/Empfangs- Geräts, bei welchem die vorliegende Erfindung einge setzt werden kann;

Fig. 6 ein Blockschaltbild eines Bruchteils-N-Synthesizers mit mehreren verriegelten Speicherwerken gemäß der vorliegenden Erfindung;

Fig. 7 sind Einzelheiten eines Blockschaltbilds eines eine Verzögerung hinzufügenden oder Welligkeits-Speicher werkaufbaus;

Fig. 8 sind Einzelheiten eines Blockschaltbilds eines keine Verzögerung hinzufügenden oder verriegelten Speicher werkaufbaus, welcher bei der vorliegenden Erfindung eingesetzt werden kann;

Fig. 9 ist ein Z-Transformationsdiagramm-Äquivalent des ver riegelten Speicherwerks in Fig. 8;

Fig. 10 das Z-Transformationsdiagramm-Äquivalent eines Systems mit drei Speicherwerken gemäß der vorliegen den Erfindung;

Fig. 11 zeigt die Abschwächung infolge des digitalen Netz werkes der "Data in" -Glieder und der Quantisierungs rauschglieder für ein System mit drei Speicherwerken.

In Fig. 5 ist ein grundlegendes Blockschaltbild eines Radio- Sende/Empfängers gezeigt, bei welchem die vorliegende Erfin dung eingesetzt werden kann. Ein derartiger Radio-Sende/ Empfänger ist vorzugsweise ein digitaler Radio-Sende/Empfän ger, der in einem digitalen Funktelefonsystem eingesetzt wer den kann. Das Ausgangssignal des Synthesizers 503 wird sowohl von dem Empfänger 505 als auch dem Sender 507 verwendet, um ein lokales Oszillatorsignal bzw. ein Sendesignal zu erzeugen. Die Steuerung der Funktionen des Sende/Empfängers, beispiels weise für den Kanal der Betriebsfrequenz, wird durch die Funk tion einer Steuerlogik 509 zur Verfügung gestellt und wird dem ersten Speicherwerk eines Bruchteils-N-Synthesizers als Zähler-Data in zugeführt.

In Fig. 6 ist ein Bruchteils-N-Synthesizer mit mehreren ver riegelten Speicherwerken gezeigt. Der Frequenzsynthesizer ver wendet einen spannungsgesteuerten Oszillator VCC 101 , welcher die gewünschte Ausgangsfrequenz f₀ zur Verfügung stellt, und das Eingangssignal einer Teilerschaltung 103 mit variabler digitaler Frequenz zuführt. Das Ausgangssignal des variablen Frequenzteilers 103 wird an einen Eingang einer Phasenkompa ratorschaltung 105 angelegt, während der andere Eingang von einem Referenzoszillator 107 beaufschlagt wird. Das Ausgangs signal des Phasenkomparators 105 wird gefiltert, um durch das Schleifenfilter 109 externe Rauschkomponenten zu entfernen. Dann wird das Ausgangssignal des Schleifenfilters 109 auf den Steuereingang des VCO 101 zurückgeführt, so daß der VCO 101 seine Ausgangsfrequenz f₀ so einstellt, daß sie gleich der Frequenz des Referenzoszillators 107 multipliziert mit dem digitalen Teilerverhältnis des Frequenzteilers 103 ist.

Bei der bevorzugten Ausführungsform wird das Teilerverhält nis N des Frequenzteilers 103 entsprechend einer periodischen Sequenz variiert, so daß die Ausgangsfrequenz f₀ des VCO 101 in Frequenzschritten eingestellt werden kann, die gleich ei nem Bruchteil der Frequenz des Referenzoszillators 107 einge stellt werden kann. Diese periodische Sequenz wird durch ein digitales Netzwerk 611 mit mehreren Speicherwerken erzeugt. In Fig. 6 ist ein digitales Netzwerk mit vier Speicherwerken gezeigt.

Zählerdaten, die dem Frequenz-Offset entsprechen, und welche Modulationsinformation enthalten können, werden von einer Frequenzauswahlschaltung (nicht dargestellt) eingegeben und an den ersten Addierer 113 des Speicherwerks 615 angelegt. Das Datenausgangssignal des ersten Speicherwerks 615 wird am Ausgang der Rückkopplungslogik 117 abgenommen, nach der Bear beitung durch den Komparator 115. Dieses Datenausgangssignal ist verfügbar, nachdem das von dem Frequenzteiler 103 abge leitete Takteingangssignal das Speicherwerk 615 getaktet hat. Es stellt ein wesentliches Merkmal der vorliegenden Erfindung dar, daß die von einem Speicherwerk an das nächste übergebe nen Daten nur an das nächste Speicherwerk in der Kette während eines Taktzyklus übertragen werden, wodurch das Problem ver mieden wird, daß ein Durchlauf durch sämtliche Speicherwerke während eines Taktimpulses erfolgen muß. Jedes Speicherwerk hinter dem ersten wird mit dem Inhalt des nächsten Speicher werks niedriger Ordnung versorgt. Jedes Speicherwerk führt eine digitale Integration des Inhalts des Speicherwerks der nächst niedrigeren Ordnung durch, wobei das erste Speicher werk 615 eine digitale Integration der Zählereingangsdaten durchführt. Das zweite Speicherwerk 617 führt eine Doppel integration der Zählereingangsdaten durch, das dritte Spei cherwerk 619 führt eine Dreifachintegration der Zählerein gangsdaten durch, und das vierte Speicherwerk 621 führt eine Vierfachintegration der Zählereingangsdaten durch.

Das Ausgangssignal jedes Speicherwerkes ist das Übertrags- oder Überlaufausgangssignal. Für das erste Speicherwerk 615 bedeutet dieses Ausgangssignal, daß die Ausgangsfrequenz f₀ des VCO 101 360° Phasenfehler relativ zur Frequenz des Aus gangssignals von dem Referenzoszillator 107 angenommen hat. Um dieses zu korrigieren, wird das Teilerverhältnis des Fre quenzteilers 103 um eine ganze Zahl für das nächste Taktin tervall erhöht, und der interne Inhalt des Speicherwerks 615 wird durch seine Kapazität verringert. Dieser Vorgang ent fernt in der Wirkung einen Zyklus der Ausgangsfrequenz f₀ von dem Eingangssignal des Phasendetektors 105 und führt da her zu einer Phasenkorrektur von 360° an dem Ausgang des VCO 101. Diese Korrektur tritt nur an dem Punkt auf, an welchem ohne ein Schleifenfilter 109 die Ausgangsfrequenz f₀ einen Phasenfehler von 360° annehmen würde. Ein derartiger Zustand führt zu einer sägezahnartigen Signalform an dem Ausgang des Phasendetektors 105, die dann durch das Schleifenfilter 109 gefiltert werden muß. Der Mittelwert dieses Sägezahnsignals ist das korrekte Steuersignal zur Auswahl von Frequenzen, die um Bruchteils-Inkremente des Referenzfrequenz-Ausgangssignals von dem Referenzoszillator 107 beabstandet sind.

Allerdings repräsentiert der interne Inhalt des ersten Spei cherwerks 615 einen Zwischenwert für den Phasenfehler. Es sind Speicherwerke höherer Ordnung vorgesehen, um den internen In halt des ersten Speicherwerks 615 zu bearbeiten, um Zwischen wertkorrekturen des Phasenfehlers zur Verfügung zu stellen, mit dem Ergebnis, daß die sägezahnförmige Signalform bezüglich der Frequenz unterteilt werden kann, und dies führt zu einem geringeren Rauschausgangssignal bei der Fundamentalfrequenz der ursprünglichen sägezahnförmigen Signalform.

Die Ausgangssignale der Speicherwerke höherer Ordnung werden durch digitale Verzögerungsnetzwerke geführt (623, 625, 627, 629), welche Ableitungen der Überlaufausgangssignale durch führen. Da diese Überlaufausgangssignale der Speicherwerke di gitale Integrationen des Zählerdateneingangssignals darstel len, ist das Nettoergebnis eine Korrektur höherer Ordnung für die gewünschte Phase.

Beispielsweise wird das Überlaufausgangssignal des zweiten Speicherwerks 617 an das digitale Verzögerungsnetzwerk 625 an gelegt, wo es durch ein konventionelles Verzögerungselement 631 und ein konventionelles Verzögerungselement 633 verzögert wird, bevor es einem konventionellen digitalen Addierer 635 zugeführt wird. In dem Addierer 635 wird das verzögerte Aus gangssignal des zweiten Speicherwerks 617 dem Negativen seines vorherigen Wertes hinzuaddiert, der von dem Ausgang des kon ventionellen Verzögerungselementes 637 erhalten wird. Dies stellt im digitalen Sinne eine erste Ableitung dar. Da das Ausgangssignal des zweiten Speicherwerkes 617 das Doppelinte gral der Zählereingangsdaten ist, stellt das Nettoausgangs signal dieser Anordnung eine Phasenkorrektur zweiter Ordnung des Bruchteils-Frequenz-Offsets dar. (Es wird darauf hinge wiesen, daß die Zählerdaten ein Frequenz-Offset sind, der die Ableitung der Phase ist.)

Das Überlaufausgangssignal des dritten Speicherwerks 619 wird dem digitalen Verzögerungsnetzwerk 627 zugeführt, wo es durch das Verzögerungselement 639 verzögert wird und dem Zweifachen des Negativen seines vorherigen Wertes plus seinem zweiten vorherigen Wert hinzuaddiert wird. Diese vorherigen Werte wer den von dem Ausgang des Verzögerungselementes 641 bzw. 643 erhalten. Dies entspricht einer digitalen Ableitung zweiter Ordnung. Da das Ausgangssignal des dritten Speicherwerkes 619 das Dreifachintegral des Zählerdateneingangssignals darstellt, ist die Gesamtwirkung eine Korrektur dritter Ordnung für die Phase des Bruchteils-Frequenz-Offsets.

Diese Technik kann bis zur gewünschten Ordnung der Korrektur durchgeführt werden, und zwar durch Hinzufügung weiterer Spei cherwerkabschnitte zum digitalen Netzwerk 611. Die Koeffizien ten der Addition jeder Sequenz entsprechen den Faktoren in der Entwicklung von (1 - z^-1)^X, wobei X die Ordnung des betreffenden Speicherwerkes ist. Es ist ebenfalls möglich, andere Koeffizienten einzuführen, bei welchen die Summe der Koeffizienten für das erste Speicherwerk Eins ist und Null für alle Speicherwerke höherer Ordnung. Allerdings führt je de Auswahl, die anders ist als die voranstehenden Koeffizien ten, zu einem Rauschunterdrückungsvermögen, welches niedriger als optimal ist.

In Fig. 7 ist ein Blockschaltbild eines Welligkeits-Speicher werks gezeigt. Werden mehrere dieser Speicherwerke in Kaska denschaltung angeordnet, wie in Fig. 10 gezeigt ist, so daß der Datenausgang des einen den Dateneingang des nächsten ver sorgt, so würde die sich ergebende Schaltung eine Gruppe von Addierern in Kaskadenschaltung aufweisen mit einer Tiefe gleich der Anzahl der Speicherwerke. Eine derartige Anordnung würde eine Einstellzeit erfordern, die gleich der Verzögerung des Additionsvorgangs für ein Speicherwerk ist, multipliziert mit der Anzahl von Speicherwerken. Falls eine Korrektur der Phase hoher Ordnung gewünscht ist, so wird eine große Anzahl von Speicherwerken erforderlich, mit einer entsprechenden Verringerung der maximalen Betriebsrate.

Bei der bevorzugten Ausführungsform wird ein Aufbau mit ver riegelten Speicherwerken verwendet, wie dies in Fig. 8 für Speicherwerke 615, 617, 619 und 621 gezeigt ist. Das Data out- Signal 801 jedes Speicherwerkes wird als das verriegelte Aus gangssignal von der konventionellen Verriegelungsschaltung 803 verwendet. Eine Kaskade derartiger Speicherwerke weist nur eine einzige Addierverzögerung beim Auftreten jedes Takt impulses auf (der über 805 an die Verriegelungsschaltung 803 angelegt wird), da die Verriegelungsschaltung 803 den zugehö rigen Addierer 807 isoliert. Diese Anordnung führt dazu, daß jede Überlaufsignalausgangssequenz des Speicherwerks von dem Addierer 807 um einen Taktzyklus gegenüber der Ausgangssequenz des nächsten Speicherwerks niedriger Ordnung verzögert ist.

Wie wiederum aus Fig. 6 hervorgeht, wird beispielsweise in einem System mit vier Speicherwerken die Überlaufausgangssig nalsequenz des vierten Speicherwerks 621 , welche an das digi tale Netzwerk 629 angelegt wird, um drei Zyklen gegenüber der ersten Überlaufausgangssignalsequenz des ersten Speicherwerks 615 verzögert, die Überlaufausgangssignalsequenz des dritten Speicherwerks 619 wird um zwei Zyklen gegenüber der Überlauf ausgangssignalsequenz des ersten Speicherwerkes 615 verzögert, und die Überlaufausgangssignalsequenz des zweiten Speicherwer kes 617 wird um einen Zyklus gegenüber der Überlaufausgangs signalsequenz des ersten Speicherwerkes 615 verzögert. Um die Sequenzen zeitlich zu ordnen, wird das Ausgangssignal des er sten Speicherwerkes 615 dreimal durch die Verzögerungselemen te 645, 647 und 649 verzögert, das Ausgangssignal des zweiten Speicherwerkes 617 wird durch die Verzögerungselemente 631 und 633 zweimal verzögert, und das Ausgangssignal des dritten Speicherwerkes 619 wird einmal durch das Verzögerungselement 639 verzögert. Alle anderen Verzögerungen stehen in Beziehung mit den digitalen Differenziervorgängen.

Um zu demonstrieren, daß ein schneller Betriebsablauf erfor derlich ist, ist in Fig. 9 ein äquivalentes Modell 900 für ein verriegeltes Speicherwerk und ein zugeordnetes digitales Verzögerungsnetzwerk gezeigt, welches für die Analyse des Rauschverhaltens des digitalen Netzwerkes geeignet ist. Die ses Modell, welches auf konventioneller Z-Transformations theorie basiert, repräsentiert den Verriegelungsvorgang als einen Block 901 mit digitaler Verzögerung oder einer z^-1- Verstärkung. Der Addierer in dem Speicherwerk wird durch den Addiererblock 903 repräsentiert, der dem Verzögerungsblock 901 zugeordnet ist. In der äußeren Schleife wird ein zweiter Addiererblock 905 verwendet, um die Subtraktion der Speicher werkkapazität zu repräsentieren, welche jedesmal dann auf tritt, wenn das Speicherwerk überläuft. Schließlich wird ein dritter Addiererblock 907 verwendet, um das Rauschen zu re präsentieren, welches durch die Quantisierung des Phasenfeh lers hervorgerufen wird.

Für diesen Speicherwerkaufbau können zwei Übertragungsfunktio nen definiert werden:

Carry OUT = z^-1 _*Data IN + (1 - z^-1)Q
Data OUT = Data IN Next = z^-1 _*Data IN z^-1 _*Q

Zur Vereinfachung sind in dem Z-Transformationsdiagramm-Äqui valent von Fig. 10 drei verriegelte Speicherwerke und zugeord nete Verzögerungsnetzwerke gezeigt, welche die drei unterster Ordnung von Fig. 6 repräsentieren. Das Überlaufausgangssignal jedes Speicherwerks höherer Ordnung wird durch eine korrespon dierende Anzahl digitaler Ableitungen hindurchgeführt und dann in einem gemeinsamen Addierer 1001 wiedervereinigt. Jedes Speicherwerkausgangssignal niedriger Ordnung wird verzögert, um sämtliche Sequenzen wieder miteinander in Einklang zu brin gen. Eine Gesamtübertragungsfunktion für dieses System läßt sich wie nachstehend angegeben ableiten:

DO = z^-3(3 - 3z^-1 + z^-2)DI + z^-2(1 - z^-1)³Q1 + z^-1(1 - z^-1)³Q2 + (1 - z^-1)³Q3

Dieser Ausdruck läßt sich wiederum in den Frequenzbereich umwandeln durch die Substitution e^j ^Πν = z. Dies ergibt den nachstehenden Ausdruck für DO. (Es wird darauf hingewiesen, daß dies ein gliedweiser Größenausdruck ist.)

In dem voranstehenden Ausdruck bedeutet ν die Frequenz, nor miert auf die Faltungsfrequenz. Die Faltungsfrequenz ist gleich der Hälfte der Rate, mit welcher die Speicherwerktakt geber arbeiten.

Die Kurve von Fig. 11 (Frequenz in Abhängigkeit von der Ab schwächung) zeigt das Ausgangssignal jedes Gliedes dieses Aus drucks. Es wird darauf hingewiesen, daß DI (oder Data in) bei hohen Frequenzen zum Data out (DO) leicht gestört ist, und daß jedes der Quantisierungsrauschglieder (Q) hochpaßgefil tert ist. Das Hochpaßglied wird mit einem Abfall von 60 dB/ Dekade gedämpft, und die Ecke des Hochpasses tritt etwa bei der Hälfte der Faltungsfrequenz auf.

Zwei Ergebnisse lassen sich aus Fig. 11 ableiten. Zunächst einmal werden die gewünschten Frequenz-Offset-Daten durch das digitale Netzwerk mit geringer Verzerrung geleitet. Zweitens sieht man, daß die Rauschunterdrückung des digitalen Netzwer kes bei niedrigen Frequenzen für jedes zusätzliche Speicher werk verbessert wird, da der Abfall der Hochpaßeigenschaften zum Quantisierungsrauschen das 20fache der Anzahl der Spei cherwerke in dB/Dekade beträgt. Darüber hinaus sollte das digitale Netzwerk bei einer möglichst hohen Rate betrieben werden, so daß die Ecke der Hochpaßcharakteristik bei einer möglichst hohen Frequenz liegt. Wenn das niederfrequente Rauschen ordnungsgemäß in dem digitalen Netzwerk unterdrückt wird, dann kann der gesamte Synthesizer rauscharm ausgelegt werden, da der PLL, der von dem digitalen Netzwerk versorgt wird, ein Tiefpaßnetzwerk ist, welches jegliche verbleiben den hochfrequenten Rauschkomponenten unterdrückt, die nicht von dem digitalen Netzwerk unterdrückt werden.

Bei der bevorzugten Ausführungsform wird eine Modulationsin formation an das digitale Netzwerk 611 mit mehreren Speicher werken des Bruchteils-N-Synthesizers als die sechzehn nieder wertigsten Bits eines Zählerdateneingangssignals, welches aus einer Zahl mit vierundzwanzig Bits besteht, von der Steuer logik 509 des Sende/Empfangs-Geräts angelegt. Da ein Sende/ Empfangs-Gerät, welches die vorliegende Erfindung verwendet, wirksam in dem digitalen Funktelefonsystem des GSM-Pan-Euro patyps verwendet werden kann, werden schnelle Frequenzänderun gen, Modulation, und niedrige Stör- und Rauschpegel mit einem Bruchteils-N-Synthesizer erzielt. Für die Modulation verwendet der Bruchteils-N-Synthesizer eine Nachschlagetabelle, um den zu übertragenden Datenstrom in Frequenz-Offsets (Frequenzver schiebungen) für den Bruchteils-N-Synthesizer umzuwandeln. Die Schleifendivision des Synthesizers wird entsprechend dem Eingangsdatenstrom eingestellt, so daß sie dem momentanen Frequenz-Offset folgt, der für das GMSK-modulierte Signal er forderlich ist. Dies kann bei der Offset-Frequenz oder direkt bei der Hauptfrequenz erfolgen.

Die Anordnung des Bruchteils-N-Synthesizers mit verriegelten Speicherwerken wird mit großen Speicherwerken betrieben, um Störsignale zu eliminieren, eine D/A-Wandlung zur Verfügung zu stellen, um diskrete Störsignale zu reduzieren, und um eine direkte digitale Modulation für den PLL zur Verfügung zu stel len. In dem GSM-System ist die Datenrate 270,83333 kb mit ei nem BT-Produkt von 0,3. Dies führt zu einer Frequenz von etwa 81 kHz, die mit geringer Verzerrung als Modulation durch den PLL hindurchgeführt werden muß.

Die tatsächlichen Frequenz-Offset-Komponenten des GMSK-Signals reichen von 10 Hz bis zu etwa 70 kHz. Dieser Bereich legt die Länge der Speicherwerke fest, da es erforderlich ist, Schrit te von weniger als 10 Hz zu synthetisieren. Bei der bevorzug ten Ausführungsform des GSM-Systems, mit einer Referenzfre quenz von 26 MHz, beträgt die Speicherwerklänge 24 Bits, muß jedoch als Minimum zumindest 22 Bits betragen.

Offensichtlich liegen die gewünschten momentanen Frequenz- Offsets infolge der Modulation deutlich unterhalb der Ab schneidefrequenz des Schleifenfilters. Daher schwächt die Frequenzsynthesizerschleife nicht irgendeines der Fundamental frequenz-"Kanalisierungs"-Störsignale infolge der Modulation ab. Mit einem Mehrfach-Speicherwerksystem wird jedoch dieses Problem gelöst.

Es ist möglich, und vorzuziehen, die Fraktionalisierung (den Wert des Nenners des Bruchteils der Division) zu vergrößern, so daß sämtliche Störsignal-Ausgangssignale zu sehr niedrigen Frequenzen hin verschoben werden, bei welchen die kombinier ten Wirkungen der Verwendung zahlreicher Speicherwerke bei einer hohen Taktrate zu einer starken Abschwächung des Quan tisierungsrauschens des Bruchteils-Vorgangs führen. Auf diese Weise teilt ein großer Nenner wirksam die Frequenz des Refe renzoszillators, so daß erzeugte Störsignale deutlich unter halb der drei Dezibel-Ecke der Hochpaßcharakteristik der Schleife fallen. Die Verwendung zahlreicher Speicherwerke vergrößert die Steilheit der Hochpaß-Filterwirkung. Die Er höhung der Betriebsrate bewegt die Eckenfrequenz des Hochpaß filters zu höheren Frequenzen.

Wie wiederum aus dem Blockschaltbild des Bruchteils-N-Synthe sizers mit verriegelten Speicherwerken gemäß Fig. 6 hervor geht, wird das Ausgangssignal des digitalen Netzwerkes 611 mit mehreren Bruchteils-N-Speicherwerken dem Teilungssteuer eingang des Frequenzteilers 103 zugeführt. Wenn das Netzwerk 611 eine Erhöhung der Division um eins für eine Taktreferenz periode verursacht, wird ein Ausgangsimpuls des VCO 101 wirk sam durch den Frequenzteiler 103 entfernt. Dieser Vorgang entspricht einer Phasenverschiebung von 2π Radian bei der Aus gangsfrequenz des VCO 101. Diese Phasenverschiebung wird dann von dem Frequenzteiler 103 geteilt, so daß die Phasenverschie bung am Eingang des Phasendetektors 105 2π Radian, geteilt durch den Division des Frequenzteilers 103, beträgt. Im all gemeinen erzeugt das Netzwerk 611 ein zeitlich variierendes Teilungsverhältnis. Daher kann im allgemeinen Fall das Ein gangssignal für den Phasendetektor 105 wie nachstehend ange gegeben dargestellt werden:

wobei N_L das nominelle Schleifenteilungsverhältnis ist, c(n) die Fourier-Komponente der digitalen Sequenz bei der Offset-Frequenz, und 1/s eingeführt wird, um die Frequenz in eine Phase umzuwandeln.

Die Fourier-Komponenten der digitalen Sequenz werden wie nachstehend angegeben berechnet:

wobei N die Gesamtanzahl von Punkten in einer Periode der Sequenz ist, θ(i) die zeitliche Signalform der Digital sequenz ist, i die Zeitkomponente ist, und n die Frequenz komponente ist.

Nachdem das Signal den Phasendetektor 105 durchlaufen hat, wird es dann dem Schleifenfilter 109 eingegeben. Der Ausgang des Schleifenfilters 109 versorgt den Steuereingang des VCO 101. Die Größe der Steuerfehlerspannung am Eingang des VCO 101 wird wie nachstehend angegeben ausgedrückt:

wobei K_ϕ die Wandlerverstärkung des Phasendetektors ist, und |F(ω)| die Größe der Filterantwort bei der Offset-Frequenz ist.

Diese Steuerspannung veranlaßt den VCO 101 zur Ausgabe einer Störkomponente wie nachstehend angegeben:

wobei ω_m die Störsignalkomponente der digitalen Sequenz ist, und K_v die Wandlerverstärkung des variablen Oszillators ist.

Die Rückkopplungseigenschaft des PLL korrigiert dies, so daß sich eine Störkomponente wie nachstehend angegeben ergibt:

Für kleine Störkomponenten läßt sich der Störpegel als β/2 approximieren, wobei β die Phase ist, die der voranstehend abgeleiteten Frequenz entspricht.

Daher lassen sich die Störpegel wie nachstehend angegeben approximieren:

für niedrige Frequenzen F(ω) → ∞ und ω_m → 0. Daher läßt sich der Störpegel wie nachstehend angegeben approximieren:

Wenn daher die Fourier-Komponenten des digitalen Netzwerkes 611 mit mehreren Speicherwerken so geformt sind, daß sämtli che Störkomponenten einen kleinen Wert aufweisen, dann ent hält das Ausgangssignal des PLL ebenfalls kleine Störwerte. Das Netzwerk 611 verhält sich gegenüber dem Quantisierungs rauschen wie ein Hochpaßfilter. Durch Erhöhung der Fraktiona lisierung auf eine sehr große Zahl befinden sich sämtliche Störsignale bei Frequenzverschiebungen, bei welchen der Bruch teils-Sequenzgenerator die Störpegel abschwächt auf Werte unterhalb des Grundrauschens des PLL. Nachdem sie zum Ausgang des PLL gelangt sind, halten die Störsignale immer noch den Pegel, der von dem Bruchteils-Sequenzgenerator festgelegt wird.

Bei der bevorzugten Ausführungsform arbeitet der Phasendetek tor bei 26 MHz, die von dem Referenzoszillator 107 geliefert werden, und die Fraktionalisierung erfolgt mit einer großen Zahl (2²⁴ = 16 777 216). Die Bruchteils-N-Störsignale treten bei den Harmonischen und Subharmonischen von 1,54972 Hz auf. Da sich die Referenz auf einer sehr hohen Frequenz befindet, liegt die Hochpaßecke des digitalen Netzwerks 611 mit mehre ren Bruchteils-N-Speicherwerken bei etwa 6,5 MHz. Daher ist die Abschwächung von Störsignalen, die durch die Bruchteils bildung hervorgerufen wird, extrem groß.

Die Eliminierung von Störsignalen durch Verwendung der Hoch paßeigenschaften des Netzwerkes 611 bringt wesentliche Vortei le mit sich. Zunächst einmal ist der Kanalabstand erheblich geringer als der minimal erforderliche Frequenzschritt für eine Modulation mit niedriger Verzerrung. Zweitens ist die Schleifenbandbreite extrem breit, da keine diskreten Störsignale oberhalb des Grundrauschens des PLL auftreten, die unterdrückt werden müssen (abgesehen von der Störung bei der tatsächlichen Referenz, die 26 MHz beträgt). Bei der bevor zugten Ausführungsform führt eine Frequenz von 400 kHz bei einer Einheitsverstärkung der offenen Schleife zu einem Spitzenwert von 5 Grad und einem RMS-Phasenfehler von 3,5 Grad für das GMSK-Signal. Angesichts der GSM-Spezifikationen mit einem Spitzenwert von 20 Grad und einem RMS (Effektiv wert) von 5 Grad stellt dies eine vernünftige Grenze dar. Der RMS-Wert von 3,5 Grad ist von daher sehr verläßlich, daß er durch die breite Bandbreite der Schleife bestimmt wird.

Bei einem System, welches für eine sehr hohe Fraktionalisie rung ausgelegt ist, könnte in der Hinsicht ein Problem auf treten, daß einige Kanal-Offsets zu einem gemeinsamen Faktor des Zählers und des Nenners führen könnten. Dies würde zu einer effektiven Bruchteils-Bildung führen, die erheblich ge ringer ist als gewünscht, und die diskreten Störsignale wür den wiederum auftreten. Diese Situation läßt sich durch Ein stellung des niedrigstwertigen Bits des Speicherwerkes ver meiden. Als ein Beispiel kann die voranstehende Situation be trachtet werden, in welcher ein Kanal eine Bruchteils-Ver schiebung von 1/4 erfordert. Dies würde zu Störausgangssig nalen bei den Harmonischen und Subharmonischen von 6,5 MHz führen. Wenn das niedrigstwertige Bit (LSB) gesetzt wird, so wird der Bruchteil zu 4 194 305/16 777 216, wodurch die Stör signale wieder zurück in den Bereich von 1 Hz geführt werden. Dies führt zu einem kleinen Frequenzfehler, allerdings ist in den meisten Fällen diese Fehlerart unbedeutend.

Eine zweite Vorgehensweise zur Sicherstellung einer hohen Fraktionalisierung besteht darin, zunächst den Speicherwerken mit einer Zahl, oder einer Gruppe von Zahlen, einen Offset zu geben, und dann die gewünschten Frequenzdaten einzugeben. Dieser anfängliche Offset veranlaßt ein Bruchteils-N-Speicher werk, welches zwei oder mehr interne Speicherwerke aufweist, zur Erzeugung eines Störsignalmusters, welches dem seiner vollständigen Speicherwerklänge für beinahe jeglichen Wert der Eingangsdaten entspricht. In einem System mit mehreren Speicherwerken führt der anfängliche Offset des niedrigsten Bits (oder der niedrigsten Bits) zu einem im wesentlichen statistischen Muster, welches den Offset-Daten überlagert wird. Diese Vorgehensweise ruft keinen Frequenzfehler hervor, da der anfängliche Offset entfernt wird, sobald die Daten in das System eingegeben werden. Es wird darauf hingewiesen, daß diese Vorgehensweise bei einem System mit einem einzigen Speicherwerk nicht wirksam ist, da bei einem System mit einem einzigen Speicherwerk die Signalform einem einfachen Sägezahn entspricht, der - unabhängig von einem anfänglichen Offset - zur selben Signalform zurückkehrt. Bei mehreren Speicherwer ken führt der Offset zu mehreren Mustern, die miteinander wechselwirken, um sehr lange Zeitsequenzen zu erzeugen, und zwar mit entsprechend niederfrequenten Spektralkomponenten, die in dem digitalen Netzwerk 111 unterdrückt werden.

Wenn daher ein Bruchteils-N-System der n-ten Ordnung vor liegt, können die Speicherwerke "verriegelt" werden, was zu einem synchronen System führt, in welchem Daten in einem Taktzyklus nicht mehr als ein Speicherwerk durchlaufen müs sen. Das erste Ausgangssignal des Speicherwerks, oder das Ausgangssignal mit der niedrigsten Ordnung, für die variab le Schleifenteilereinrichtung wird durch n-1 Takteinheiten verzögert, das Speicherwerk mit dem nächst niedrigen Pegel wird um n-2 Takteinheiten verzögert, usw., bis zum letzten Speicherwerk, dem Speicherwerk mit dem höchsten Pegel, wel ches nicht verzögert wird. Dies führt zu einer Neuordnung der Zeitsequenzen, um die Rauscheigenschaften eines unverriegel ten Systems zu erzielen.

Infolge der synchronen Eigenschaft des Systems kann dieses bei höheren Frequenzen arbeiten und es so ermöglichen, daß die PLL-Bandbreite größer ist. Dies erlaubt kürzere Verrie gelungszeiten und eine digitale Breitbandmodulation durch den Bruchteilsteiler (oder eine analoge Modulation durch das Referenzoszillator-Eingangssignal für den Phasendetek tor), während ein besseres und vorhersagbares Störsignalver halten sichergestellt wird.

Claims

1. Vorrichtung zur Frequenzsynthese unter Verwendung nicht ganzzahliger Frequenzteilungsverhältnisse, wobei die Vor richtung durch eine digitale Zahl ansteuerbar ist, um eine Ausgangssignalfrequenz (fo) eines steuerbaren Oszillators auszuwählen, und die die Ausgangssignalfrequenz durch einen Schleifenteiler (103) teilt, wobei der Schleifenteiler einen variablen Divisor aufweist, der von einem Eingangssteuersig nal steuerbar ist, um ein Rückkopplungssignal zu erzeugen, welches mit einem Referenzsignal verglichen wird, wobei die Vorrichtung zur Frequenzsynthese unter Verwendung nicht ganzzahliger Frequenzteilungsverhältnisse folgende Bestand teile aufweist:
eine Einrichtung (103) zur Erzeugung eines Taktsignals;
eine Einrichtung (615) zum Integrieren der digitalen Zahl und zur Erzeugung eines Ausgangssignals und eines ersten Übertrag-Ausgangssignals, wobei die digitale Zahl, die integriert wird, einen Teil der Frequenzeinstellinformation repräsentiert und die Einrichtung zum Integrieren eine Addiereinrichtung (807) und eine Verriegelungseinrichtung (803) aufweist, wobei die Ausgabe der Addiereinrichtung in die Verriegelungseinrichtung (803) eingegeben wird und die Ausgabe der Verriegelungseinrichtung (803) in die Addiereinrichtung zurückgeführt wird;
eine Einrichtung zum Integrieren (617) des Ausgangssignals und zum Erzeugen eines zweiten Übertrag-Ausgangssignals;
eine Einrichtung zum Verzögern (623) des ersten Übertrag-Ausgangssignals;
eine Einrichtung zum Differenzieren (625) des zweiten Übertrag-Ausgangssignals; und
eine Einrichtung zum Kombinieren (635) des verzögerten er sten Übertrag-Ausgangssignals mit dem differenzierten zwei ten Übertrag-Ausgangssignal, um das Eingangssteuer-Signal zu erzeugen, wobei die Vorrichtung zur Frequenzsynthese dadurch gekennzeichnet ist, daß
das Ausgangssignal ein verriegeltes Ausgangssignal ist, wel ches am Ausgang der Verriegelungseinrichtung erzeugt wird, wobei der aktuelle Zustand des verriegelten Ausgangssignals für die Dauer eines Taktes aufrechterhalten wird; daß
das erste Übertrag-Ausgangssignal bei einem ersten Auftreten des Taktsignals erzeugt wird; daß
das zweite Übertrag-Ausgangssignal bei einem zweiten Auftre ten des Taktsignals erzeugt wird; und daß
das erste Übertrag-Ausgangssignal bis zum zweiten Auftreten des Taktsignals verzögert wird.

2. Vorrichtung zur Frequenzsynthese nach Anspruch 1, bei welcher weiterhin eine Einrichtung (509) zum Modulieren des Ausgangssignals durch zeitliche Variation zumindest eines Bits der digitalen Zahl vorgesehen ist.

3. Vorrichtung zur Frequenzsynthese nach Anspruch 1 oder 2, bei welcher der variable Divisor einen Durchschnitts wert aufweist, der durch die Summe einer ganzen Zahl und eines Quotienten aus einem Zähler geteilt durch einen Nenner repräsentiert wird.

4. Vorrichtung zur Frequenzsynthese nach Anspruch 3, bei welcher der Nenner des variablen Divisors einen großen Wert aufweist, so daß die Frequenz des Quotienten des Referenzsignals, geteilt durch den Nenner, erheblich geringer als die Eckenfrequenz einer Hochpaßcharakteristik der Vorrichtung zur Frequenzsynthese ist, wodurch Störsignale in dem Ausgangssignal unterdrückt werden.

5. Vorrichtung zur Frequenzsynthese nach Anspruch 3 oder 4, bei welcher weiterhin eine Einrichtung (509) zur Aufrechterhaltung des Nenners für mehrere Zählerwerte durch Auswahl eines vorbestimmten Zustands für mindestens ein Bit der digitalen Zahl vorgesehen ist.

6. Radiosender (507) mit einer Vorrichtung zur Frequenz synthese unter Verwendung nicht ganzzahliger Frequenz teilungsverhältnisse nach einem der Ansprüche 1 bis 5, der weiterhin enthält:
eine auf das Eingangssteuersignal reagierende Einrichtung zum Erzeugen eines Betriebssignals; und
eine Einrichtung zum Übertragen des Betriebssignals.