DE4131075C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiter-Logikschaltungsvorrichtung, und bezieht sich insbesondere auf eine Halbleiter-Logikschaltungsvorrichtung, welche in der Lage ist, frühere Eingangsdaten zu halten und die Haltedaten gemäß einer Schaltvorrichtung zu ändern.

Aus Millman; Halkias, "Integrated Electronics: Analog and Digital Circuits and Systems; McGraw-Hill,Tokyo u. a. 1972, Seiten 624-625 ist eine Halbleiter-Logikschaltungsvorrichtung bekanntgeworden, welche in der Lage ist, Haltedaten zu ändern. Die Vorrichtung besitzt eine Inverterschaltung mit einem Eingang, eine Rückkopplungsschaltung, die zwischen den Vorrichtungen zum Liefern der ersten und zweiten Potentiale angeordnet ist und deren Eingang und Ausgang jeweils mit dem Ausgang und Eingang der Inverterschaltung verbunden ist, sowie eine Vorrichtung zum Herausnehmen von Daten, welche aus dem Ausgang der Inverterschaltung ausgegeben sind.

Eine weitere Halbleiter-Logikschaltungsvorrichtung ist beispielsweise aus der US 47 33 111 bekanntgeworden.

Fig. 1 stellt in einem Schaltungsdiagramm ein Konstruktionsbeispiel einer Halbleiter-Logikschaltungsvorrichtung dar (im folgenden einfach als Logikschaltungsvorrichtung bezeichnet), welche in der Lage ist (entsprechend einer Schaltvorrichtung), frühere Eingangsdaten zu halten und die Haltedaten zu ändern, wobei bei dem gezeigten Beispiel insbesondere eine Verhältnis-Regelungsschaltung vorgesehen ist.

Gemäß Fig. 1 ist die Logikschaltungsvorrichtung mit Inverterschaltungen 1a und 1b versehen, wobei insbesondere die Inverterschaltung 1b einen Feldeffekttransistor (im folgenden mit FET bezeichnet) 1c vom P-Typ und einen FET vom N-Typ 1d aufweist. Der Eingangsanschluß des Inverters 1a und der Ausgangsanschluß des Inverters 1b sind mit einem Knoten 2a verbunden, und der Eingangsanschluß des Inverters 1d und der Ausgangsanschluß des Inverters 1a sind mit einem Knoten 2b verbunden. Das eine Ende eines FET vom N-Typ 3 ist mit dem Knoten 2a verbunden, und das andere Ende dieses FET ist mit einem Dateneingangsanschluß 5 verbunden. Über einen Steueranschluß 6 wird an das Gate des FET 3 ein Steuersignal eingegeben. Der Knoten 2b ist ferner mit einem Datenausgangsanschluß 7 verbunden.

Als nächstes erfolgt die Erläuterung der Betriebsweise der in Fig. 1 gezeigten Logikschaltungsvorrichtung.

Unter Bezugnahme auf Fig. 1 erfolgt die Erklärung zuerst derjenigen Betriebsweise, bei der beispielsweise die Logik­ schaltungsvorrichtung ihren Zustand bei dem Zeitpunkt vom "0"-Haltezustand zum "1"-Haltezustand ändert. Bei diesem Fall wird ein Steuersignal "1" an das Gate des FET 3 einge­ geben, und der FET 3 wird leitend, so daß der Dateneingangs­ anschluß 5 und der Knoten 2a elektrisch verbunden sind. Da ein Wert des Knotens 2a vor der Eingabe von "1" als Steuer­ signal "0" ist, und der Wert des vom Eingangsanschluß 5 ein­ gegebenen Eingangswertes gleich "1" ist, beträgt der Wert des Knotens 2b gleich "1" und der FET 1d befindet sich im Ein-Zustand, bis der Inverter 1a invertiert wird. Somit wird entsprechend dem Verhältnis des FET 3 und des FET 1d das elektrische Potential des Knotens 2a weiterhin ansteigen. Da jedoch der FET 3 vom N-Typ ist und sich der FET 1d im Ein- Zustand befindet, ist das elektrische Potential geringer als dasjenige, welches geringer ist als das Sourcepotential auf­ grund der Schwelle Vth des FET 3. Wenn das elektrische Po­ tential des Knotens 2a soweit ansteigt, bis es die logische Schwelle des Inverters 1a übersteigt, wird der Inverter 1a invertiert, der FET 1a geht in den Aus-Zustand, und der FET 1c geht in den Ein-Zustand. Als Ergebnis steigt das elektri­ sche Potential des Knotens 2a soweit an, bis es das Sour­ cepotential erreicht. Wenn sich daran anschließend das Steu­ ersignal von "1" zu "0" ändert, und der FET 3 nichtleitend wird, werden in den Knoten 2a und 2b jeweils Werte in dem Zustand unmittelbar vor der Änderung des an das Gate des FET 3 einzugebenden Steuersignales gehalten, und der Da­ tenausgangsanschluß 7 gibt weiterhin den Wert des Knotens 2b aus, bis der FET 3 in den leitenden Zustand gesetzt wird.

Als nächstes zeigt Fig. 2 ein Schaltungsdiagramm eines wei­ teren Beispieles einer Logikschaltungsvorrichtung, bei der insbesondere eine Regelungsschaltung ohne Verhältnisfunktion vorgesehen ist.

Wie es in Fig. 2 dargestellt ist, sind ein Eingangsanschluß eines Inverters 1a, das eine Ende eines FET vom N-Typ 3a und das eine Ende eines FET vom P-Typ 3b miteinander zu einem Knoten 2a verbunden, ein Eingangsanschluß eines Inverters 1b und der Ausgangsanschluß des Inverters 1a sind zu einem Kno­ ten 2b verbunden, und ferner ist das andere Ende des FET vom P-Typ 3b und der Ausgangsanschluß des Inverters 1b miteinan­ der verbunden. Das andere Ende eines FET vom N-Typ 3 ist mit einem Dateneingangsanschluß 5 verbunden. An die Gates der FETs 3a und 3b wird über einen Steueranschluß 6 ein Steuer­ signal angelegt. Schließlich ist der Knoten 2b mit einem Da­ tenausgangsanschluß 7 verbunden.

Als nächstes erfolgt die Erläuterung der Betriebsweise der in Fig. 2 vorgezeigten Logikschaltungsvorrichtung.

Unter Bezugnahme auf Fig. 2 erfolgt die Erläuterung der Be­ triebsweise beispielsweise für den Zeitpunkt, wenn die Lo­ gikschaltungsvorrichtung ihren Zustand vom "0"-Haltezustand zum "1"-Haltezustand ändert.

Wenn in diesem Fall ein Steuersignal "1" an die FETs 3a und 3b eingegeben werden, geht der FET 3a in den leitenden Zu­ stand und der FET 3b in den nichtleitenden Zustand, wobei, während der Dateneingangsanschluß 5 elektrisch mit dem Kno­ ten 2a verbunden ist, der Knoten 2a nicht mit dem Ausgang des Inverters 1b elektrisch verbunden ist. Da hierbei der Wert des Knotens 2a vor der Eingabe von "1" als Steuersignal "0" ist, und der Wert der vom Dateneingangsanschluß 5 eingegebenen Eingangsdaten, steigt das elektrische Potential des Knotens 2a weiterhin an. Da jedoch der FET 3a vom N-Typ ist, steigt das elektrische Potential des Knotens 2a ledig­ lich bis zu demjenigen an, welches geringer ist als das Sourcepotential aufgrund der Schwelle Vth des FET 3a. Und selbst wenn das elektrische Potential des Knotens 2a die lo­ gische Schwelle des Inverters 1a zum Invertieren des Inver­ ters 1a überschreitet, wenn sich der FET 3b wie oben be­ schrieben in dem nichtleitenden Zustand befindet, übersteigt das elektrische Potential des Knotens 2a nicht dasjenige, welches geringer ist als das Sourcepotential aufgrund der Schwelle Vth des FET 3a. Wenn daran anschließend das Steuer­ signal sich von "1" nach "0" ändert, wird der FET 3a nicht­ leitend und der FET 3b leitend, die Knoten 2a und 2b halten die jeweiligen Werte in dem Zustand geradewegs vor der Ände­ rung des Steuersignales, und der Datenausgangsanschluß 7 fährt fort, den Wert des Knotens 2b auszugeben, bis der FET 3 leitend wird.

Als nächstes zeigt Fig. 3 ein Schaltungsdiagramm eines wei­ teren Beispiels einer Logikschaltungsvorrichtung, bei der insbesondere eine Verhältnis-Verriegelungsschaltung vorgese­ hen ist.

Der Unterschied der in Fig. 3 gezeigten Schaltung zu derje­ nigen gemäß Fig. 1 besteht darin, daß das eine Ende und das andere Ende des FET vom N-Typ 3a jeweils mit dem einen Ende und dem anderen Ende des FET vom P-Typ 3b verbunden sind, und an die Gates der FETs 3a und 3b Komplementärsignale jeweils von den jeweiligen Steueranschlüssen 6a und 6b ein­ gegeben werden.

Im folgenden wird die Betriebsweise der in Fig. 3 gezeigten Logikschaltungsvorrichtung erläutert.

Unter Bezugnahme auf Fig. 3 erfolgt die Beschreibung der Be­ triebsweise zu dem Zeitpunkt, wenn die Logikschaltungsvor­ richtung den Zustand von dem beispielsweise "0"-Haltezustand zum "1"-Haltezustand ändert.

Wenn in diesem Fall Steuersignale "1" und "0" von Steuersig­ naleingangsanschlüssen 6a und 6b jeweils an die FETs 3a und 3b eingegeben werden, werden beide FETs 3a und 3b leitend, und der Dateneingangsanschluß 5 wird elektrisch mit dem Kno­ ten 2a verbunden. Diese Betriebsweise ist dieselbe wie bei der in Fig. 1 dargestellten Logikschaltungsvorrichtung. Ob­ wohl sich der FET 1d im Ein-Zustand befindet, bis der Inver­ ter 1a invertiert wird, steigt das elektrische Potential des Knotens 2a zu einem solchen Potential an, welches ein wenig geringer ist als das Sourcepotential, da der FET 3b vom P- Typ ist. Wenn das elektrische Potential des Knotens 2a die logische Schwelle des Inverters 1a übersteigt, wird der In­ verter 1a invertiert, der FET 1d ist aus und der FET 1c ist ein, wodurch derselbe Fall eintritt, wie bei der Logikschal­ tungsvorrichtung gemäß Fig. 1, bei der das elektrische Po­ tential des Knotens 2a bis zum Sourcepotential ansteigt. Auch die Betriebsweise bei der anschließenden Änderung des Steuersignales von "1" nach "0" ist dieselbe wie bei der in Fig. 1 gezeigten Schaltung.

Als nächstes zeigt Fig. 4 ein Schaltungsdiagramm eines wei­ teren Beispieles einer Logikschaltungsvorrichtung, bei der insbesondere eine Regelungsschaltung ohne Verhältnisfunktion vorgesehen ist.

Die Unterschiede bei der in Fig. 4 gezeigten Logikschaltung und derjenigen gemäß Fig. 2 liegen darin, daß das eine Ende und das andere Ende des FET vom N-Typ 3a und diejenigen des FET vom P-Typ 3c jeweils miteinander verbunden sind, und das eine Ende und das andere Ende des FET vom P-Typ 3b und der­ jenigen des FET vom N-Typ 3d jeweils miteinander verbunden sind, und das Steuersignal von dem Steueranschluß 6a gemein­ sam an die Gates der FETs 3a und 3b eingegeben wird, und das Steuersignal von dem Steueranschluß 6b gemeinsam an die Ga­ tes der FETs 3c und 3d eingegeben wird, wobei das vom Steu­ eranschluß 6a eingegebene Signal komplementär ist zu demje­ nigen vom Anschluß 6b.

Als nächstes wird die Betriebsweise von der in Fig. 4 darge­ stellten Logikschaltungsvorrichtung erläutert.

Mit Bezugnahme auf Fig. 4 erfolgt die Beschreibung der Be­ triebsweise beispielsweise zu dem Zeitpunkt, wenn die Logik­ schaltungsvorrichtung den Zustand vom "0"-Haltezustand zum "1"-Haltezustand ändert.

Wenn in diesem Fall das Steuersignal "1" an die FETs 3a und 3b von dem Steuersignaleingangsanschluß 6a eingegeben wird, und das Steuersignal "0" an die FETs 3c und 3d von dem Steu­ ersignaleingangsanschluß 6b eingegeben wird, werden die FETs 3a und 3c leitend, und die FETs 3b und 3d werden nichtlei­ tend, und während der Dateneingangsanschluß 5 elektrisch mit dem Knoten 2a verbunden wird, wird der Knoten 2a und der Ausgang des Inverters 1b elektrisch nichtleitend. Die Be­ triebsweise ist dieselbe wie bei der in Fig. 2 dargestellten Logikschaltungsvorrichtung. Das elektrische Potential des Knotens 2a steigt bis zum Sourcepotential an, da die FETs 3b und 3d nichtleitend sind und der FET 3b vom P-Typ ist. Die Betriebsweise, wenn das Steuersignal daran anschließend in­ vertiert ist, ist dieselbe wie bei derjenigen gemäß Fig. 2.

Die Halbleiterlogikschaltungsvorrichtungen mit dem obig be­ schriebenen Aufbau weisen die folgenden Nachteile auf.

In dem Fall der Fig. 1 ergibt sich das Problem, daß die Be­ triebsweise bei dem Zeitpunkt, wenn die Logikschaltungsvor­ richtung ihren Zustand vom "0"-Haltezustand zum "1"-Haltezu­ stand ändert, nicht auf normale Weise durchgeführt werden kann, wenn das Sourcepotential gering ist. Dies bedeutet, daß, wenn der FET 3 durch Empfang des Steuersignales "1" leitend wird, das elektrische Potential des Knotens 2a wei­ terhin ansteigt entsprechend dem Verhältnis des FET 3 und des FET 1d wie oben erwähnt, da sich der FET 1d im Ein-Zu­ stand befindet, bis der Inverter 1a invertiert ist. Hierbei steigt das elektrische Potential des Knotens 2a lediglich bis zu dem elektrischen Potential, welches immer noch gerin­ ger ist als dasjenige, welches niedriger ist als das Source­ potential aufgrund der Schwellenspannung Vth, da der FET 3 vom N-Typ ist und der FET 1d sich im Ein-Zustand befindet. Da die Abhängigkeit des Sourcepotentiales des elektrischen Potentials des Knotens 2a größer ist als diejenige der logi­ schen Schwelle des Inverters 1a kann das elektrische Poten­ tial des Knotens 2a nicht die logische Schwelle des Inver­ ters 1a übersteigen, wenn das Sourcepotential gering ist, wodurch der Inverter 1a nicht invers betrieben werden kann.

Als nächstes ergibt sich im Falle der Fig. 2 das Problem, daß ein Durchgangsstrom über den Inverter 1a fließt, wenn die Logikschaltungsvorrichtung den Zustand vom "0"-Haltezu­ stand zum "1"-Haltezustand ändert, bzw. wenn der "0"-Halte­ zustand verlängert wird. Dies bedeutet, daß, wenn "1" an den FET 3a und den FET 3b als das Steuersignal eingegeben ist und der FET 3a leitend wird, und der FET 3b nichtleitend wird, das elektrische Potential des Knotens 2a weiterhin an­ steigt, da der Wert des vom Dateneingangsanschluß 5 eingege­ benen Eingangswertes "1" beträgt. Und da der FET 3a vom N- Typ ist und der FET 3b sich im Aus-Zustand befindet, steigt das elektrische Potential des Knotens 2a lediglich bis zu demjenigen, welches geringer ist als das Sourcepotential aufgrund der Schwellenspannung Vth des FET 3a. Während der Knoten 2a einen Wert von "0" nach "1" ändert, fließt dement­ sprechend ein DC-Durchgangsstrom über den Inverter 1a. Und wenn der "0"-Haltezustand verlängert wird, wird der FET 3b nichtleitend und lädt das elektrische Potential des Knotens 2a, um auf leichte Weise vom Massepotential des Knotens 2a zu floaten, da sowohl das elektrische Potential des Knotens 2a als auch der Ausgang des Inverters 1b auf Massepotential liegen, und der FET 3b vom P-Typ ist. Als Ergebnis steigt das elektrische Potential des Knotens 2a bis zu dem absolu­ ten Wert der Schwelle des FET 3b, d. h. das elektrische Po­ tential |Vth|, und dort sich die Möglichkeit ergibt, daß der Durchgangsstrom über den Inverter 1a fließt, bis der FET 3b leitend wird.

Als nächstes erfolgt unter Bezugnahme auf Fig. 3 die Be­ schreibung der Betriebsweise zu dem Zeitpunkt, wenn bei­ spielsweise die Logikschaltungsvorrichtung den Zustand vom "0"-Haltezustand zum "1"-Haltezustand ändert. Obwohl sich der FET 1d im Ein-Zustand befindet, bis der Inverter 1a in­ vertiert ist, steigt das elektrische Potential des Knotens 2a bis zu demjenigen an, welches ein wenig geringer ist als das Sourcepotential, da der FET 3b vom P-Typ ist. Dadurch ergibt sich im Vergleich zu dem in Fig. 1 gezeigten Bei­ spiel, daß der Inverter 1a leicht invertiert werden kann. Da jedoch die FETs 3a und 3b als erste Schaltvorrichtung CMOS- Schaltkreise aufweisen, werden zwei Arten von Steuersignalen benötigt, und darüber hinaus ergibt sich das Problem, daß, wenn diese erste Schaltvorrichtung als eine Gruppe einer Schaltvorrichtung aufgebaut wird, mit deren Anzahl die An­ zahl der Schaltelemente ansteigt.

Darüber hinaus weist die in Fig. 4 gezeigte Logikschaltungs­ vorrichtung eine größere Betriebsstabilität auf als bei den­ jenigen jeweils in den Fig. 1, Fig. 2 und Fig. 3 gezeigten Vorrichtungen. Da jedoch bei der in Fig. 4 gezeigten Logik­ schaltungsvorrichtung die FETs 3a und 3c als erste Schalt­ vorrichtung und die FETs 3b und 3d als zweite Schaltvorrich­ tung jeweils aus CMOS-Schaltkreisen aufgebaut sind, werden zwei Arten von Steuersignalen benötigt. Zusätzlich ergibt sich hier ein Problem dahingehend, daß, wenn die erste Schaltvorrichtung aus einer Gruppe von Schaltvorrichtungen be­ steht, mit deren Anzahl die Anzahl der Schaltelemente an­ steigt.

Die vorliegende Erfindung wurde in Anbetracht der obenerwähnten Umstände vorgeschlagen, wobei der Erfindung die Aufgabe zugrundeliegt, eine Halbleiterlogikschaltungsvorrichtung zur Verfügung zu stellen, welche in der Lage ist, die Betriebsstabilität und Betriebsgeschwindigkeit zu verbessern.

Des weiteren liegt der Erfindung die Aufgabe zugrunde, eine Halbleiterlogikschaltungsvorrichtung zur Verfügung zu stellen, bei der der verbrauchte Strom reduziert ist, und die Anzahl der Elemente und der Steuersignale verringert ist.

Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch die im Anspruch 1,2, 3, 5 oder 7 angegebenen Merkmale.

Die Halbleiterlogikschaltungsvorrichtung gemäß der Erfindung weist auf: eine Vorrichtung zum Liefern eines ersten Sourcepotentiales, eine Vorrichtung zum Liefern eines zweiten Sourcepotentiales, eine erste Schaltvorrichtung bestehend aus einem Feldeffekttransistor eines bestimmten Leitungstypes zum Ändern von Haltedaten, eine Vorrichtung zum Liefern eines Steuersignales zu der ersten Schaltvorrichtung, eine Inverterschaltung mit einem mit dem einen Ende der ersten Schaltvorrichtung verbundenen Eingang, eine Rückkopplungsschaltung, die zwischen den Vorrichtungen zum Liefern der ersten und zweiten Sourcepotentiale angeordnet ist, und deren Eingang und Ausgang jeweils mit dem Ausgang und Eingang der Inverterschaltung verbunden ist, eine Vorrichtung zum Liefern von Daten, welche in das andere Ende der ersten Schaltvorrichtung eingegeben sind, eine Vorrichtung zum Herausnehmen von Daten, welche aus dem Ausgang der Inverterschaltung ausgegeben sind, und eine zweite Schaltvorrichtung, die zwischen dem Ausgang der Rückkopplungsschaltung und der Vorrichtung zum Liefern des ersten oder des zweiten Sourcepotentiales entsprechend dem Leitungstyp der Feldeffekttransistoren angeordnet ist, zum Wirksam/Unwirksam- Schalten der Rückkopplungsschaltung. Diese ersten und zwei­ ten Schaltvorrichtungen werden in entgegengesetzter Phase zueinander geöffnet/geschlossen.

Entsprechend einer weiteren Ausführungsform der Erfindung weist die Halbleiterlogikschaltungsvorrichtung auf: eine Vorrichtung zum Liefern eines ersten Sourcepotentiales, eine Vorrichtung zum Liefern eines zweiten Sourcepotentiales, eine Gruppe einer ersten Schaltvorrichtung bestehend aus ei­ ner Vielzahl von Feldeffekttransistoren von demselben Lei­ tungstyp, deren jeweiligen einen Enden gemeinsam verbunden sind, zum Ändern von Haltedaten, eine Vorrichtung zum Lie­ fern eines Steuersignales an die Gruppe der ersten Schaltvorrichtung, eine Inverterschaltung, deren Eingang verbunden ist mit den gemeinsam verbundenen einen Enden der Gruppe der ersten Schaltvorrichtung, eine Rückkopplungs­ schaltung, welche zwischen den Vorrichtungen zum Liefern der ersten und zweiten Sourcepotentiale angeordnet ist, und einen Eingang und einen Ausgang aufweist, die jeweils ver­ bunden sind mit dem Ausgang und Eingang der Inverterschal­ tung, eine Vorrichtung zum Liefern von Daten, die in die je­ weils anderen Enden der Gruppe der ersten Schaltvorrichtung eingegeben sind, eine Vorrichtung zum Herausnehmen der Da­ ten, die aus dem Ausgang der Inverterschaltung ausgegeben sind, und eine zweite Schaltvorrichtung, die zwischen dem Ausgang der Rückkopplungsschaltung und der Vorrichtung zum Liefern der ersten und zweiten Sourcepotentiale entsprechend einem bestimmten Leitungstyp der Feldeffekttransistoren an­ geordnet ist, zum Wirksam/Unwirksam-Schalten der Rückkopp­ lungsschaltung. Die Gruppe der ersten Schaltvorrichtung und die zweite Schaltvorrichtung werden so geöffnet/geschlossen, daß die Gruppe der gesamten ersten Schaltvorrichtung sich im Aus-Zustand befinden mag, wenn sich die zweite Schaltvor­ richtung im Ein-Zustand befindet, und lediglich eine Schalt­ vorrichtung in der Gruppe der ersten Schaltvorrichtung sich im Ein-Zustand befinden mag, und sämtliche der restlichen hiervon sich im Aus-Zustand befinden.

Wenn die Halbleiterlogikschaltungsvorrichtung ihren Zustand vom "0"-Haltezustand zum "1"-Haltezustand ändert, wird eine Datenrückkopplung entsprechend der Rückkopplungsschaltung verhindert, bis die Inverterschaltung durch Vorsehen der zweiten Schaltvorrichtung invertiert wird, wodurch die Inverterschaltung auf leichte Weise invertiert werden kann. Wenn die Inverterschaltung invertiert ist, wird die Rückkopplungsschaltung durch Schalten der zweiten Schaltvor­ richtung wirksam, welche ermöglicht, daß das Eingangspoten­ tial der Inverterschaltung bis zu dem Sourcepotential an­ steigt.

Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung.

Es zeigt

Fig. 1 ein Schaltungsdiagramm eines ersten Konstrukti­ onsbeispieles einer Halbleiterlogikschaltungs­ vorrichtung,

Fig. 2 ein Schaltungsdiagramm eines zweiten Konstrukti­ onsbeispieles einer Halbleitervorrichtung,

Fig. 3 ein Schaltungsdiagramm eines dritten Konstrukti­ onsbeispieles einer Halbleitervorrichtung,

Fig. 4 ein Schaltungsdiagramm eines vierten Konstrukti­ onsbeispieles einer Halbleiterlogikschaltungs­ vorrichtung,

Fig. 5 ein Schaltungsdiagramm eines ersten Konstrukti­ onsbeispieles einer Halbleiterlogikschaltungs­ vorrichtung gemäß der Erfindung,

Fig. 6 ein Schaltungsdiagramm eines zweiten Konstrukti­ onsbeispieles einer Halbleiterlogikschaltungs­ vorrichtung gemäß der Erfindung,

Fig. 7 ein Schaltungsdiagramm eines dritten Konstrukti­ onsbeispieles einer Halbleiterlogikschaltungs­ vorrichtung gemäß der Erfindung,

Fig. 8 ein Schaltungsdiagramm eines vierten Konstrukti­ onsbeispieles einer Halbleiterlogikschaltungs­ vorrichtung gemäß der Erfindung,

Fig. 9 ein Schaltungsdiagramm eines Konstruktionsbei­ spieles des Falles, bei dem eine Halbleiterlo­ gikschaltungsvorrichtung gemäß der Erfindung bei einer Sensorverriegelungsschaltung einer Einzel­ bitleitung angewendet wird, und

Fig. 10 ein Schaltungsdiagramm eines Konstruktionsbei­ spieles der Speicherzelle hiervon.

Fig. 5 zeigt ein Schaltungsdiagramm eines ersten Konstrukti­ onsbeispieles einer Halbleiterlogikschaltungsvorrichtung ge­ mäß der Erfindung.

Gemäß Fig. 5 sind ein Eingangsanschluß einer Inverterschal­ tung 1a, das eine Ende eines Feldeffekttransistors (im fol­ genden als FET bezeichnet) 3a vom N-Typ, das eine Ende eines FET vom P-Typ 3b, und das eine Ende eines FET vom P-Typ 1c mit dem Knoten 2a verbunden, wobei ein Ausgangsanschluß des Inverters 1a mit einem Knoten 2b verbunden ist. Das andere Ende des FET 1c ist mit Sourcepotential verbunden, und das andere Ende des FET 3b ist mit dem einen Ende eines FET 1d verbunden, und schließlich ist das andere Ende des FET 1d mit Massepotential verbunden. Das andere Ende des FET vom N- Typ 3a ist mit einem Dateneingangsanschluß 5 verbunden. An die Gates der FETs 3a und 3b wird ein Steuersignal von einem Steuersignaleingangsanschluß 6 gemeinsam eingegeben, und an die Gates der FETs 1c und 1d wird ein Steuersignal von dem Knoten 2b gemeinsam eingegeben. Der Knoten 2b ist mit einem Datenausgangsanschluß 7 verbunden.

Die FETs 1c, 1d und 3b bilden eine Rückkopplungsschaltung, die das elektrische Potential bei dem Knoten 2b als Daten­ eingang, das Signal von dem Steuersignaleingangsanschluß 6 als Steuereingang, und das elektrische Potential bei dem Knoten 2a als Ausgang herstellt. Somit stellt der FET 3b ein Schaltelement (zweite Schaltvorrichtung) dar, welches zwi­ schen dem Knoten 2a und dem Massepotential in Reihe mit dem FET 1d angeordnet ist.

Als nächstes erfolgt die Beschreibung der Betriebsweise des in Fig. 5 dargestellten Ausführungsbeispieles.

Unter Bezugnahme auf Fig. 5 erfolgt die Erläuterung der Be­ triebsweise, wenn die Logikschaltungsvorrichtung ihren Zu­ stand vom "0"-Haltezustand zum "1"-Haltezustand ändert.

Wenn ein Steuersignal "1" an die FETs 3a und 3b von dem Steuersignaleingangsanschluß 6 eingegeben wird, wird der FET 3a leitend, der FET 3b nichtleitend, und der Dateneingangs­ anschluß 5 ist elektrisch mit dem Knoten 2a verbunden, wäh­ rend der Knoten 2a nicht mit dem Ausgang des FET 1d elek­ trisch verbunden ist.

Der bei dem Knoten 2a gehaltene Wert, bevor eine "1" als Steuersignal eingegeben ist, beträgt "0", und der Wert des Eingabewertes, der von dem Dateneingangsschluß 5 eingegeben ist, beträgt "1", so daß das elektrische Potential des Kno­ tens 2a weiterhin ansteigt. Da der FET 3a vom N-Typ ist, kann das elektrische Potential des Knotens 2a bis zu demje­ nigen ansteigen, welches geringer ist als das Sourcepoten­ tial aufgrund der Schwellenspannung Vth, bis der Inverter 1a invertiert ist. Der Grund, warum der Anstieg des elektri­ schen Potentiales möglich ist, besteht darin, daß der An­ stieg des elektrischen Potentiales nicht verhindert wird entsprechend der Rückkopplungsschaltung bestehend aus den FETs 1c, 1d und 3b, da sich der FET 3b auch dann im Aus-Zu­ stand befindet, wenn der FET 1d sich im Ein-Zustand befin­ det. Zusätzlich wird als Ergebnis dafür, daß der Anstieg des elektrischen Potentiales nicht vermindert ist, die Anstiegs­ geschwindigkeit des elektrischen Potentiales des Knotens 2a verbessert.

Und wenn das elektrische Potential bei dem Knoten 2a die lo­ gische Schwelle des Inverters 1a übersteigt, da der Inverter 1a invertiert wird und der FET 1c in den Ein-Zustand geht, steigt das elektrische Potential des Knotens 2a ferner an bis zum Sourcepotential, wodurch kein DC-Durchgangsstrom über den Inverter 1a fließt.

Wenn daran anschließend sich das Steuersignal von "1" nach "0" ändert, wird der FET 3a nichtleitend, der FET 3b lei­ tend, wodurch die Knoten 2a und 2b jeweils die Werte unmit­ telbar vor der Änderung des Steuersignales halten, und der Datenausgangsanschluß weiterhin den bei dem Knoten 2b gehal­ tenen Wert ausgibt, bis der FET 3a beim nächsten Mal leitend wird.

Als nächstes erfolgt die Beschreibung der Betriebsweise bei dem Fall, bei dem die Logikschaltungsvorrichtung ihren Zu­ stand vom "1"-Haltezustand zum "0"-Haltezustand ändert.

Hier befindet sich beim anfänglichen Zustand der Wert des Knotens 2b bei "0", und der FET 1c der Rückkopplungsschal­ tung befindet sich im Ein-Zustand. Wenn daher 0V an den Dateneingangsanschluß 5 angelegt werden, sinkt das elektri­ sche Potential des Knotens 2a bis auf dasjenige ab, welches bestimmt ist durch das Verhältnis des Ein-Widerstandes des FETs 3a zu demjenigen des FET 1c. Da der FET 3a vom N-Typ ist, kann das elektrische Potential bis zu demjenigen nahe 0V in dem Fall verringert sein, bei dem der Ein-Widerstand des FET 1c kleiner gemacht ist, wodurch der Inverter 1a si­ cher invertiert werden kann. Demgemäß ergibt sich bei der in Fig. 5 dargestellten Rückkopplungsschaltung nicht die Not­ wendigkeit, ein Schaltelement in Serie zum FET 1c zwischen dem Knoten 2a und dem Sourcepotential vorzusehen.

Zusätzlich sind die leitenden Typen der Transistoren der FETs 3a und 3b bei dem oben erwähnten Auführungsbeispiel je­ weils vom N-Typ und P-Typ, wobei jedoch derselbe Effekt auch durch Zwischenschalten des FET 3b in Serie mit dem FET 1c zwischen dem Sourcepotential und dem Knoten 2a nach Herstel­ len des leitenden Typs des FET 3a als P-Typ und desjenigen des FET 3b als N-Typ erzielt werden kann, wie es in Fig. 6 gezeigt ist, und durch Eingeben eines Steuersignales, wel­ ches durch Invertieren desjenigen im Falle des in Fig. 5 dargestellten Ausführungsform erhalten ist.

Obwohl darüber hinaus bei dem in Fig. 5 dargestellten Aus­ führungsbeispiel die Transistoren vom Leitungstyp der FETs 3a und 3b jeweils vom N-Typ und vom P-Typ sind, kann die­ selbe Wirkung erzielt werden durch Herstellen des Leitungs­ typs des FET 3b als N-Typ, wie es in Fig. 7 dargestellt ist, und durch Eingeben eines Steuersignales an den FET 3b, wel­ ches in komplementärer Beziehung steht zu dem in den FET 3a einzugebenden Steuersignale.

Obwohl des weiteren bei dem in Fig. 6 dargestellten Ausfüh­ rungsbeispiel die Transistoren vom Leitungstyp der FETs 3a und 3b jeweils vom P-Typ und N-Typ sind, kann dieselbe Wirkung erzielt werden durch Eingeben eines Steuersignales an den FET 3b, welches komplementär ist zu dem in den FET 3a einzugebenden, nach Herstellen des Leitungstypes des FET 3b vom P-Typ.

Als nächstes zeigt Fig. 9 ein Schaltungsdiagramm eines Aus­ führungsbeispieles, bei dem die Halbleiterlogikschaltungs­ vorrichtung der vorliegenden Erfindung bei einer Sensorver­ riegelungsschaltung einer Signalbitleitung angewendet wird.

Gemäß Fig. 9 weist eine Vielzahl von Speicherzellen 8 je­ weils eine Wortleitung 9 und Einzelbitleitungen 10a bis 10d auf. Dateneingangsanschlüsse 5a bis 5d sind jeweils mit den Einzelbitleitungen 10a bis 10d verbunden. Die einen Enden der FETs 3a bis 3d bilden einen gemeinsam verbundenen Knoten 2a und die anderen Enden hiervon sind jeweils mit den Daten­ eingangsanschlüssen 5a bis 5d verbunden. Der Ausgang eines Decoders 11 wird an die FETs 3a bis 3d als Steuersignal ge­ geben. Der Decoder 11 gibt eine Gruppe von Steuersignalen entsprechend von Adreßeingangssignalen 12a bis 12b aus, wo­ bei zur selben Zeit das von dem Steuersignaleingangsanschluß 6 in den FET 3e einzugebende Steuersignal ebenfalls als Steuersignal des Decoders 11 dient. Wenn ein solches Steuersignal eingegeben wird, das den FET 3e nichtleitend macht, gibt der Decoder 11 ein Steuersignal aus, das le­ diglich einen von den FETs 3a bis 3d leitend macht, und den Rest der FETs nichtleitend macht. Damit wird nur ein Wert der Vielzahl von Speicherzellen 8 an den Knoten 2a als Da­ teneingang eingegeben. Auf der anderen Seite wird, wenn ein derartiges Steuersignal eingegeben wird, das den FET 3e lei­ tend macht, der Decoder ein Steuersignal 11 ausgeben, wel­ ches sämtliche der FETs 3a bis 3d nichtleitend macht. Als Ergebnis halten die Knoten 2a und 2b die jeweiligen Daten.

Des weiteren zeigt Fig. 10 ein Schaltungsdiagramm einer FIFO-Schaltung als ein Beispiel der Speicherzelle 8 , wobei statt dessen auch eine ROM-Schaltung mit einem Multi­ portmemory oder dergleichen anstelle der Speicherzelle 8 verwendet werden kann.

Wie oben erwähnt ist erfindungsgemäß eine Halbleiterlogik­ schaltungsvorrichtung vorgesehen, welche aufweist: eine Vor­ richtung zum Liefern eines ersten Sourcepotentiales, eine Vorrichtung zum Liefern eines zweiten Sourcepotentiales, eine erste Schaltvorrichtung bestehend aus Feldeffekttransi­ storen eines bestimmten Leitungstyps zum Ändern der Halteda­ ten, eine Vorrichtung zum Liefern eines Steuersignales an die erste Schaltvorrichtung, eine Inverterschaltung, deren Eingang mit dem einen Ende der ersten Schaltvorrichtung ver­ bunden ist, eine Rückkopplungsschaltung, die zwischen den Vorrichtungen zum Liefern des ersten und zweiten Sourcepo­ tentiales angeordnet ist, und einen Eingang und einen Aus­ gang aufweist, der jeweils mit dem Ausgang und dem Eingang der Inverterschaltung verbunden ist, eine Vorrichtung zum Liefern von Daten, welche in das andere Ende der ersten Schaltvorrichtung eingegeben sind, und eine Vorrichtung zum Herausnehmen der Daten, die von dem Ausgang der Inverterschaltung ausgegeben sind, wobei die zweite Schalt­ vorrichtung zwischen dem Ausgang der Rückkopplungsschaltung und der Vorrichtung zum Liefern des ersten oder zweiten Sourcepotentiales angeordnet ist, zum Wirksam/Unwirksam- Schalten der Rückkopplungsschaltung, so daß die erste und zweite Schaltvorrichtung in entgegengesetzter Phase zueinan­ der geöffnet/geschlossen werden kann, wodurch die Betriebs­ stabilität und die Betriebsgeschwindigkeit der Halbleiterlogikschaltungsvorrichtung verbessert ist, und diese in der Lage ist, die Größe des verbrauchten Stromes zu reduzieren, und darüber hinaus die Anzahl der Elemente und der Steuersignale verringert ist.

Claims (8)

1. Halbleiterlogikschaltungvorrichtung zum Halten von Daten, welche aufweist:
eine erste Schaltvorrichtung, welche auf ein erstes Steuersignal reagiert und aus einem Feldeffekttransistor vom Leitungstyp besteht, zum Ändern der gehaltenen Daten;
eine Inverterschaltung, welche einen Ausgang der ersten Schaltvorrichtung empfängt und einen Ausgang erzeugt;
eine zwischen einem ersten Potentialknoten und einem zweiten Potentialknoten verbundene Rückkopplungsschaltung;
wobei ein Eingangsknoten der Rückkopplungsschaltung mit einem Ausgangsknoten der Inverterschaltung verbunden ist;
ein Ausgangsknoten der Rückkopplungsschaltung mit einem Eingangsknoten der Inverterschaltung verbunden ist;
eine Vorrichtung zum Liefern eines Dateneingangs an die erste Schaltvorrichtung; und
eine direkt mit dem Ausgangsknoten der ersten Schaltvorrichtung in der Rückkopplungsschaltung verbundene zweite Schaltvorrichtung, welche auf ein zweites Steuersignal reagiert zur Freigabe der Rückkopplungsschaltung, wenn sich die erste Schaltvorrichtung in einem nichtleitenden Zustand befindet, und zum Sperren der Rückkopplungsschaltung, wenn sich die erste Schaltvorrichtung in einem leitenden Zustand befindet.

2. Halbleiterlogikschaltungsvorrichtung zum Halten von Daten, welche aufweist:
eine erste Schaltvorrichtung bestehend aus einer Vielzahl von Feldeffekttransistoren vom Leitungstyp, deren eine Enden gemeinsam verbunden sind, zum Ändern der gehaltenen Daten;
eine Inverterschaltung, welche einen Ausgang von den gemeinsam verbundenen einen Enden der ersten Schaltvorrichtung empfängt und einen Ausgang erzeugt;
eine zwischen einem ersten Potentialknoten und einem zweiten Potentialknoten verbundene Rückkopplungsschaltung;
wobei ein Eingangsknoten der Rückkopplungsschaltung mit einem Ausgangsknoten der Inverterschaltung verbunden ist;
ein Ausgangsknoten der Rückkopplungsschaltung mit einem Eingangsknoten der Inverterschaltung verbunden ist;
eine Vorrichtung zum Liefern eines Dateneingangs an die erste Schaltvorrichtung; und
eine zwischen einem Ausgang der Rückkopplungsschaltung und dem ersten Potentialknoten und dem zweiten Potentialknoten verbundene zweite Schaltvorrichtung, welche auf ein zweites Steuersignal reagiert für die Freigabe der Rückkopplungsschaltung, wenn sämtliche der ersten Schaltvorrichtungen sich in einem nichtleitenden Zustand befinden, und zum Sperren der Rückkopplungsschaltung, wenn sich eine der ersten Schaltvorrichtungen in einem leitenden Zustand befindet.

3. Halbleiterlogikschaltungsvorrichtung zum Halten von Daten, welche aufweist:
einen Eingangsknoten, welcher einen Eingangswert empfängt;
einen ersten Schalttransistor mit einer ersten Hauptelektrode, welche mit dem Eingangsknoten verbunden ist, einer zweiten Hauptelektrode und einer Steuerelektrode, die ein erstes Steuersignal empfängt;
eine Inverterschaltung mit einem Eingangsknoten, der mit der zweiten Hauptelektrode des ersten Schalttransistors verbunden ist, und mit einem Ausgangsknoten zum Ausgeben eines Ausgangswertes;
einen zweiten Schalttransistor mit einer ersten Hauptelektrode, welche mit der zweiten Hauptelektrode des ersten Schalttransistors verbunden ist, einer zweiten Hauptelektrode und einer Steuerelektrode, welche ein zweites Steuersignal empfängt und, reagierend auf das zweite Steuersignal, einen leitenden Zustand herstellt, wenn sich der erste Schalttransistor in einem nichtleitenden Zustand befindet, und einen nichtleitenden Zustand herstellt, wenn sich der erste Schalttransistor in einem leitenden Zustand befindet; und
eine Rückkopplungsschaltung mit einem Transistor vom P-Kanaltyp, welcher zwischen einem Versorgungspotentialknoten und der zweiten Hauptelektrode des ersten Schalttransistors verbunden ist, und einem Transistor vom N-Kanaltyp, der zwischen einem Massepotentialknoten und der zweiten Hauptelektrode des zweiten Schalttransistors verbunden ist, wobei Steuerelektroden der Transistoren vom P-Kanal- und N-Kanaltyp mit dem Ausgangsknoten der Inverterschaltung verbunden sind.

4. Halbleiterlogikschaltungsvorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der erste Schalttransistor einen Transistor vom N-Kanaltyp und der zweite Schalttransistor einen Transistor vom P-Kanaltyp darstellt und die ersten und zweiten Steuersignale dieselben Signale darstellen.

5. Halbleiterlogikschaltungsvorrichtung zum Halten von Daten, welche aufweist:
einen Eingangsknoten, welcher einen Eingangswert empfängt;
einen ersten Schalttransistor mit einer ersten Hauptelektrode, welche mit dem Eingangsknoten verbunden ist, einer zweiten Hauptelektrode und einer Steuerelektrode, welche ein erstes Steuersignal empfängt;
eine Inverterschaltung mit einem Eingangsknoten, welcher mit der zweiten Hauptelektrode des ersten Schalttransistors verbunden ist, und einem Ausgangsknoten zum Ausgeben eines Ausgangswertes;
einen zweiten Schalttransistor mit einer ersten Hauptelektrode, welche mit der zweiten Hauptelektrode des ersten Schalttransistors verbunden ist, einer zweiten Hauptelektrode und einer Steuerelektrode, welche ein zweites Steuersignal empfängt und als Reaktion auf das zweite Steuersignal einen leitenden Zustand herstellt, wenn sich der erste Schalttransistor in einem nichtleitenden Zustand befindet, und einen nichtleitenden Zustand herstellt, wenn sich der erste Schalttransistor in einem leitenden Zustand befindet; und
eine Rückkopplungsschaltung mit einem Transistor vom P-Kanaltyp, welcher zwischen einem Versorgungspotentialknoten und der zweiten Hauptelektrode des zweiten Schalttransistors verbunden ist, und einem Transistor vom N-Kanaltyp, welcher zwischen einem Massepotentialknoten und der zweiten Hauptelektrode des ersten Schalttransistors verbunden ist, wobei Steuerelektroden der Transistoren vom P-Kanal- und N-Kanaltyp mit dem Ausgangsknoten der Inverterschaltung verbunden sind.

6. Halbleiterlogikschaltungsvorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der erste Schalttransistor einen Transistor vom P-Kanaltyp und der zweite Schalttransistor einen Transistor vom N-Kanaltyp darstellt und die ersten und zweiten Steuersignale dieselben Signale darstellen.

7. Halbleiterlogikschaltungsvorrichtung zum Halten von Daten, welche aufweist:
eine Vielzahl von Eingangsknoten, welche jeweils einen Eingangswert empfangen;
eine Steuersignalerzeugungsvorrichtung zum Erzeugen einer Vielzahl von ersten Steuersignalen;
eine Vielzahl von ersten Schalttransistoren, von denen jeder eine erste Hauptelektrode, welche mit dem entsprechenden Eingangsknoten verbunden ist, eine mit einem gemeinsamen Knoten verbundene zweite Hauptelektrode und eine Steuerelektrode aufweist, welche das entsprechende erste Steuersignal empfängt;
eine Inverterschaltung mit einem mit dem gemeinsamen Knoten verbundenen Eingangsknoten und einem Ausgangsknoten zum Ausgeben des Ausgangswertes;
eine Rückkopplungsschaltung mit einem Transistor vom P-Kanaltyp, welcher zwischen einem Versorgungspotentialknoten und dem gemeinsamen Knoten verbunden ist, und einem Transistor vom N-Kanaltyp, welcher zwischen einem Massepotentialknoten und dem gemeinsamen Knoten verbunden ist, wobei Steuerelektroden der Transistoren vom P-Kanal- und N-Kanaltyp mit dem Ausgangsknoten der Inverterschaltung verbunden sind; und
einen zweiten Schalttransistor, welcher in Reihe mit den Transistoren vom P-Kanal- und N-Kanaltyp zwischen dem Versorgungspotentialknoten und dem Massepotentialknoten verbunden ist und auf ein zweites Steuersignal reagiert zur Herstellung eines leitenden Zustandes, wenn sich sämtliche der ersten Schalttransistoren in einem nichtleitenden Zustand befinden, und zur Herstellung eines nichtleitenden Zustandes, wenn sich einer der ersten Schalttransistoren in einem leitenden Zustand befindet.

8. Halbleiterlogikschaltungsvorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Steuersignalerzeugungsvorrichtung, welche auf das zweite Steuersignal reagiert, die ersten Steuersignale für die Herstellung von sämtlichen der ersten Schaltkreistransistoren in einen nichtleitenden Zustand erzeugt, wenn sich der zweite Schalttransistor in einem leitenden Zustand befindet.