JPS6030215A - Cmos論理回路 - Google Patents
Cmos論理回路Info
- Publication number
- JPS6030215A JPS6030215A JP58138319A JP13831983A JPS6030215A JP S6030215 A JPS6030215 A JP S6030215A JP 58138319 A JP58138319 A JP 58138319A JP 13831983 A JP13831983 A JP 13831983A JP S6030215 A JPS6030215 A JP S6030215A
- Authority
- JP
- Japan
- Prior art keywords
- output
- level
- conductivity type
- input terminal
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、CMO8論理回路に関するもので、特に多
入力の論理ダートにおける動作速度の高速化に係る。
入力の論理ダートにおける動作速度の高速化に係る。
一般にCMOS論理回路は、Nチャネル形MO3FgT
で駆動回路を、Pチャネル形MO8F’ETで負(+!
i回路を構成し、それぞれに同数のトランジスタが使用
されている。第1図は、このようなCMOS論理回路の
一例としてn入力のNANI)ダートを示している。図
において、並列接続されたPチャネル形のMOS FF
、T Qp1* QP2 、 Qp5.・・・は負荷回
路11を41り成しており、直列接続されたNチャネル
形のMOS FET QN+ 、 QN2 r QN5
、・°・は駆動回路12を構成している。そして、入
力信号A、B、C,・・のNAND出力A−B−C・・
倚負イ;;J回路1ノと駆動回路12との接続点から得
るようになっている。
で駆動回路を、Pチャネル形MO8F’ETで負(+!
i回路を構成し、それぞれに同数のトランジスタが使用
されている。第1図は、このようなCMOS論理回路の
一例としてn入力のNANI)ダートを示している。図
において、並列接続されたPチャネル形のMOS FF
、T Qp1* QP2 、 Qp5.・・・は負荷回
路11を41り成しており、直列接続されたNチャネル
形のMOS FET QN+ 、 QN2 r QN5
、・°・は駆動回路12を構成している。そして、入
力信号A、B、C,・・のNAND出力A−B−C・・
倚負イ;;J回路1ノと駆動回路12との接続点から得
るようになっている。
しかし、上記のように多久カフ″−1−をCMOSスク
ティノク回路で構成すると、入力の数が増加するに虻っ
てケ゛−1−の遅延時間が入力数nのベキ乗に比例して
増大する/ζめ、動作速度が遅くなる欠点がある。これ
t」1.1・11えばNAND /f+” l・の場合
tよ、Nチャネル形のMOE; FETが直列接iノz
されるため、出力端の電圧が各チアネル形MO8FET
QN+ + QN2 + QN3 +・・・の1ルイ
ン・ソース間の電圧として分圧され、個々のMl)S
FETのダート・ソース間の電圧が低下し1.駆動回路
12を流れる電流が減少するためである。σらに、MO
S FETの直列段数が」°nすと、重圧降下のためト
ランノスタのソース電圧が上昇し、ノース−基板間が逆
バイアスされるためパ、ククゝ−ト幼果によシMO8F
’ETの実効的なしきい敏電圧が高くなシ、ドレインか
らソースへの電流が減少して速度が低士することになる
。
ティノク回路で構成すると、入力の数が増加するに虻っ
てケ゛−1−の遅延時間が入力数nのベキ乗に比例して
増大する/ζめ、動作速度が遅くなる欠点がある。これ
t」1.1・11えばNAND /f+” l・の場合
tよ、Nチャネル形のMOE; FETが直列接iノz
されるため、出力端の電圧が各チアネル形MO8FET
QN+ + QN2 + QN3 +・・・の1ルイ
ン・ソース間の電圧として分圧され、個々のMl)S
FETのダート・ソース間の電圧が低下し1.駆動回路
12を流れる電流が減少するためである。σらに、MO
S FETの直列段数が」°nすと、重圧降下のためト
ランノスタのソース電圧が上昇し、ノース−基板間が逆
バイアスされるためパ、ククゝ−ト幼果によシMO8F
’ETの実効的なしきい敏電圧が高くなシ、ドレインか
らソースへの電流が減少して速度が低士することになる
。
このような欠点を除去する/こめには、1(バ動用Mi
s FICl”のチャネル1面を大きく尼ニ一定ずれI
j:良いが、チャネル輻を大きく設定すると・9タ一ン
面積が大きくなる。
s FICl”のチャネル1面を大きく尼ニ一定ずれI
j:良いが、チャネル輻を大きく設定すると・9タ一ン
面積が大きくなる。
また、・9タ一ン面績が大きくなれは寄生容量が増し充
放電電流は増加し、γ1′i費電力が増加する欠点があ
る。
放電電流は増加し、γ1′i費電力が増加する欠点があ
る。
〔発明の目的」
この発明は」二記のような事情にR与てなされたもので
、その目的とするところは、人力信号叔が増加しても信
号遅延時間が増大することはなく高速化が可能であり、
かつ・?ターン面積および消費電力を低減できるCMO
S論理回路を提供することである。
、その目的とするところは、人力信号叔が増加しても信
号遅延時間が増大することはなく高速化が可能であり、
かつ・?ターン面積および消費電力を低減できるCMO
S論理回路を提供することである。
すなわち、この発明においては、一端が入力端子に接続
される第1導電形のMOS FETを設けるとともに、
−E112入力端子とこのMOS FF:Tのダート間
に遅延手段を挿設し、上記遅延手段(てよって入力信号
全遅延して反転するとともに、上記MO8FETによっ
て入力信号の変化に対応したパルス信号を生成する。ざ
らに、上記第1導電形MO8FETの他端と出力端子間
に出力用イン・ぐ−タを設けるとともに、上記出力用イ
ンバータの入力端と基や電源間にこの出力用インパーク
の出力で導通制御される帰還用の第2導電形MO8FE
Tを設け、論理反転およびラッチを行なうように構成し
たものである。
される第1導電形のMOS FETを設けるとともに、
−E112入力端子とこのMOS FF:Tのダート間
に遅延手段を挿設し、上記遅延手段(てよって入力信号
全遅延して反転するとともに、上記MO8FETによっ
て入力信号の変化に対応したパルス信号を生成する。ざ
らに、上記第1導電形MO8FETの他端と出力端子間
に出力用イン・ぐ−タを設けるとともに、上記出力用イ
ンバータの入力端と基や電源間にこの出力用インパーク
の出力で導通制御される帰還用の第2導電形MO8FE
Tを設け、論理反転およびラッチを行なうように構成し
たものである。
以下、この発明の一実施例について図面を参照して説明
する。第2図において、I J 、+132.133.
・・・は、入力信号A、B、C。
する。第2図において、I J 、+132.133.
・・・は、入力信号A、B、C。
・・・が供給きれる入力端子で、これら入力端子13、
.132.133 、・・・には第1導電形(Nチャネ
ル形)のMOS FET Q + 1+ Q + 21
Q13.・・・の一端がそれぞれ接続され、上記入力端
子ノJ + + I J 2 1133 + ・・とM
OS FETQ+++ Q121 Q131・・・のケ
゛−トとの間には遅延手段として働くインバータ14.
.142 。
.132.133 、・・・には第1導電形(Nチャネ
ル形)のMOS FET Q + 1+ Q + 21
Q13.・・・の一端がそれぞれ接続され、上記入力端
子ノJ + + I J 2 1133 + ・・とM
OS FETQ+++ Q121 Q131・・・のケ
゛−トとの間には遅延手段として働くインバータ14.
.142 。
143 、・・・がそれぞれ挿設される。上記MO8F
ET Qll r Q10 + Q10 +・・・の他
端はそれぞれ出力用インバータ15の入力端に一括して
接続される。上記インバータ15の出力端は、出力端子
16に接続はれるとともに、基準電源V。Cとこのイン
バータ15の入力端間に接続された帰還用の第2導電形
(P f rネル形) MOS FETQ20のケ“−
トに接続されてなる。なお、M、O8FgTQ++、(
ン+21 Q +3−及びMOS FET Q 20の
パ7クゲゞ−トはそれぞれ基準電源vcc及び接地点に
接続されている。
ET Qll r Q10 + Q10 +・・・の他
端はそれぞれ出力用インバータ15の入力端に一括して
接続される。上記インバータ15の出力端は、出力端子
16に接続はれるとともに、基準電源V。Cとこのイン
バータ15の入力端間に接続された帰還用の第2導電形
(P f rネル形) MOS FETQ20のケ“−
トに接続されてなる。なお、M、O8FgTQ++、(
ン+21 Q +3−及びMOS FET Q 20の
パ7クゲゞ−トはそれぞれ基準電源vcc及び接地点に
接続されている。
次に、上目己のような構成において動作を説明する。な
お、説1夕」を簡単化するために、2人力の場合につい
て入力信号をそれぞれA、Bとして説明する。今、入力
信号Aが・・((”H’ )レベル(Vcc電位)、B
がロー(”L”)レベル(接地電位)でちるとすると、
Nチャネル形のMO’S FET Q + 1はオフ状
態、Q10はオン状態となる。MOS FET Q +
2の駆動能力がMOS FET Q 20の駆動能力
より充分大きいとすると、インバータ15の入力I1.
リノードN、はII L IIレベルとなり、出力信号
は”)t”レベルとなる。次に、入力信号Bが°“L′
″レベルからパr(”レベルに変化すると、ノードN1
の電位は、MOS FgT Q 、 2がオンしている
開信号BのIIH″ルベルによる電流のjATh人によ
シ上昇し、ノードN、の電位が出力用インバータ15の
反転電圧を越えるとその出力はII Lljレベルとな
る。これによってMOS FgT Q 20がオン状態
となり、ノードN1の電位が”H” (Vcc)レベル
に高速に引き上げられる。従って、出力端子16の電位
は“L″レベル安定し、2人力のNAND出力A・Bが
得られる。同様にして、多入力の場合もトランジスタの
直列段数は増加しないのでMOS FETのチャネル幅
を大きく設定すること々く高速な論理出力が得られる。
お、説1夕」を簡単化するために、2人力の場合につい
て入力信号をそれぞれA、Bとして説明する。今、入力
信号Aが・・((”H’ )レベル(Vcc電位)、B
がロー(”L”)レベル(接地電位)でちるとすると、
Nチャネル形のMO’S FET Q + 1はオフ状
態、Q10はオン状態となる。MOS FET Q +
2の駆動能力がMOS FET Q 20の駆動能力
より充分大きいとすると、インバータ15の入力I1.
リノードN、はII L IIレベルとなり、出力信号
は”)t”レベルとなる。次に、入力信号Bが°“L′
″レベルからパr(”レベルに変化すると、ノードN1
の電位は、MOS FgT Q 、 2がオンしている
開信号BのIIH″ルベルによる電流のjATh人によ
シ上昇し、ノードN、の電位が出力用インバータ15の
反転電圧を越えるとその出力はII Lljレベルとな
る。これによってMOS FgT Q 20がオン状態
となり、ノードN1の電位が”H” (Vcc)レベル
に高速に引き上げられる。従って、出力端子16の電位
は“L″レベル安定し、2人力のNAND出力A・Bが
得られる。同様にして、多入力の場合もトランジスタの
直列段数は増加しないのでMOS FETのチャネル幅
を大きく設定すること々く高速な論理出力が得られる。
なお、上記実施例では、遅延手段としてインバータ14
..142.143 、・・・を設けたが、これに加え
てさらに、インバータ141,14□。
..142.143 、・・・を設けたが、これに加え
てさらに、インバータ141,14□。
143 、・・・の出力端と接地点間にそれぞれコンデ
ンサを挿接すれば、遅延時間の制御が可能である。
ンサを挿接すれば、遅延時間の制御が可能である。
第3図は、この発明の龍の実施例を示すもので、前記第
2図におけるMOS FET Q If I Q +2
1Q+31・・・のパックダートをノードN1側に接続
したものである。図において、前記第2図と同一構成部
には同じ符号を付してその説明は省略する。
2図におけるMOS FET Q If I Q +2
1Q+31・・・のパックダートをノードN1側に接続
したものである。図において、前記第2図と同一構成部
には同じ符号を付してその説明は省略する。
このような構成によれば、MOS FF、T Q r
s +Q+21Q+3 +・・・は、入力信号の“L″
レベルら” H”レベルへの変化時には逆方向ダイオー
ドとして働き、”H”レベルから°°L″レベルへの変
化時には順方向のダイオードとして働き IIHI+レ
ベルからIt L IIレベルへの変化時の動作速度を
高速化できる。
s +Q+21Q+3 +・・・は、入力信号の“L″
レベルら” H”レベルへの変化時には逆方向ダイオー
ドとして働き、”H”レベルから°°L″レベルへの変
化時には順方向のダイオードとして働き IIHI+レ
ベルからIt L IIレベルへの変化時の動作速度を
高速化できる。
なお、上記実施例では、第1辱電形のMOSFET Q
11e Q 12 T Q t3+・・・がNチャネ
ル形で、第2導電形の帰還用MO3FETがPチャネル
形の場合について説明したが、第4図にダッシュを付し
て示すようにそれぞれ逆極性のMOS FETQ 11
’ + Q +2’ r Q +3’ + ”’および
Q20’を設け、基準電源として接地電位をMOS F
ET Q 20’の一端に印加しても良い。この場合、
MOS FEi’ Q r I’ rQ +z’ r
Q ss”・およびMOS FET Q 2G’のバッ
クダートはそれぞれvcc電位および接地電位に接続さ
れることは勿論である。この回路においては、前記第2
図の回路とMOS FF、Tの極性が異なるのみで、前
記と同様な動作を行ないNOR出力出力+ B 十C−
1−・・・が得られる。寸だ、この回路においても第5
図に示すように、前記第3図と同様にMOS FET
Q 11’ r Q 12’ l Q 13’ l・・
・のバックダートをノードN1側に接続することにより
、これらMOS FET Q ■’ + Q +2’
I Q +3’・°“を人カイ「1号の°゛L″L″レ
ベル′H″レベルへの変化時i/(順方向ダイオード、
”H”レベルから”L”レベルへの変化時に逆方向ダイ
オード構成にして、人力信号の゛1L″レベルカラ”H
”レベルへの変化時の速度を高速化できる。
11e Q 12 T Q t3+・・・がNチャネ
ル形で、第2導電形の帰還用MO3FETがPチャネル
形の場合について説明したが、第4図にダッシュを付し
て示すようにそれぞれ逆極性のMOS FETQ 11
’ + Q +2’ r Q +3’ + ”’および
Q20’を設け、基準電源として接地電位をMOS F
ET Q 20’の一端に印加しても良い。この場合、
MOS FEi’ Q r I’ rQ +z’ r
Q ss”・およびMOS FET Q 2G’のバッ
クダートはそれぞれvcc電位および接地電位に接続さ
れることは勿論である。この回路においては、前記第2
図の回路とMOS FF、Tの極性が異なるのみで、前
記と同様な動作を行ないNOR出力出力+ B 十C−
1−・・・が得られる。寸だ、この回路においても第5
図に示すように、前記第3図と同様にMOS FET
Q 11’ r Q 12’ l Q 13’ l・・
・のバックダートをノードN1側に接続することにより
、これらMOS FET Q ■’ + Q +2’
I Q +3’・°“を人カイ「1号の°゛L″L″レ
ベル′H″レベルへの変化時i/(順方向ダイオード、
”H”レベルから”L”レベルへの変化時に逆方向ダイ
オード構成にして、人力信号の゛1L″レベルカラ”H
”レベルへの変化時の速度を高速化できる。
第6図は、従来および本発明によるCMO8論理回路の
人力信号数と遅延時間との関係を示している。図示する
ように、従来の回路は入力信号数が増加すると遅延時間
が大幅に増大したのに対し、本発明による回路ではほと
んど変化がなく、遅延時間は人力数に依存しない。従っ
て、多入力のCMO8論理回路に適用することにより、
大幅な高速化が可能である。またパターン面積を大きく
する必要がなく、その分寄生谷量は小さくなり、充放電
電流が減少し低消費電力になる。
人力信号数と遅延時間との関係を示している。図示する
ように、従来の回路は入力信号数が増加すると遅延時間
が大幅に増大したのに対し、本発明による回路ではほと
んど変化がなく、遅延時間は人力数に依存しない。従っ
て、多入力のCMO8論理回路に適用することにより、
大幅な高速化が可能である。またパターン面積を大きく
する必要がなく、その分寄生谷量は小さくなり、充放電
電流が減少し低消費電力になる。
〔発明の効用J
以」二i児発明たようにこの発明によれば、人力信号数
が増加しても信号遅延時間が増大することはなく高速化
が可能であり、かつパターン面積および消費電力を低減
できるCMO8論理回路が+iJられる。
が増加しても信号遅延時間が増大することはなく高速化
が可能であり、かつパターン面積および消費電力を低減
できるCMO8論理回路が+iJられる。
第1図は従来のCMO3論理回路を説明するための図、
第2図はこの発明の一実施しリに係るCMO8論理回路
を説明するための図、第3図ないし第5図はそれぞれこ
の発明の他の実施例を説明するための回路図、第6図は
従来および杏発明によるCMO3論理回路の入力化号数
と遅延時間との関係を説明するだめの図である。 131 、)32+’J3+・・・・・入力端子、Q
++ +Q 121 Q13 +”・・・’第1導電形
のMOS FP、T 、 74 l。 142.143.・・・・・インバータ(遅延手段)、
15・・・出力用インバータ0.16・・・出力端子、
Qzo・・・帰還用の第2導電形MO8FET 、 V
cc・・・基出願人代理人 弁理士 鈴 江 武 彦第
1図 法 第2図 31 第3図 11 第4図 TI+
第2図はこの発明の一実施しリに係るCMO8論理回路
を説明するための図、第3図ないし第5図はそれぞれこ
の発明の他の実施例を説明するための回路図、第6図は
従来および杏発明によるCMO3論理回路の入力化号数
と遅延時間との関係を説明するだめの図である。 131 、)32+’J3+・・・・・入力端子、Q
++ +Q 121 Q13 +”・・・’第1導電形
のMOS FP、T 、 74 l。 142.143.・・・・・インバータ(遅延手段)、
15・・・出力用インバータ0.16・・・出力端子、
Qzo・・・帰還用の第2導電形MO8FET 、 V
cc・・・基出願人代理人 弁理士 鈴 江 武 彦第
1図 法 第2図 31 第3図 11 第4図 TI+
Claims (6)
- (1) 一端が入力端子に接続される第1導電形のMO
S FETと、上記入力端子とMOS FETのダート
間に挿接される遅延手段と、上記MO8FETの他端と
出力端子間に挿接される出力用インノ々−タト、この出
力用インノく−りの入力端と基準電源間に挿接され出力
用イン・々−夕の出力で導通制御される第2導電形のM
OS FETとを具備したことを特徴とするCMO8論
理回路。 - (2)前記遅延手段は、入力端が前記入力端子に接伏さ
れ出力端が前記第1導rlf、形のMOS FETのダ
ートに接続されるイン・々−夕から成ることを特徴とす
る特許請求の範囲第1項記載のCMO8論理回路。 - (3) 前記遅延手段は、入力端が前記入力端子に接続
され出力端が前記第1導電形のMOS FgTのダート
に接続されるイン/?−夕と、このインバータの出力端
と接地点間に挿接されるコンデンサとから成ることを特
徴とする特許請求の範囲第1項記載のCMO3論理回路
。 - (4)前記第1導電形のMOS FETのバックゲート
がそのMOS FETの他端に接続されてなることを特
徴とする特許請求の範囲第1項記載のCMO8論理回路
。 - (5) 前記第1導電形のMOS FETはNチャネル
形であシ、第2導電形のMOS FETはPチャネル形
でろり、前記基準電源は高圧側型びであることを特徴と
する特許請求の範囲第1項記載のCMO8論理回路。 - (6) 前記第1導電形のMOS FET (l′iP
チャネル形であり、第2導電形のMOS Fl;、Tは
Nチャネル形であり、前記基準電源は接地電圧であるこ
とを特徴とする特許請求の範囲第1項記載のCMO3論
理回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58138319A JPS6030215A (ja) | 1983-07-28 | 1983-07-28 | Cmos論理回路 |
US06/621,085 US4577124A (en) | 1983-07-28 | 1984-06-15 | CMOS Logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58138319A JPS6030215A (ja) | 1983-07-28 | 1983-07-28 | Cmos論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6030215A true JPS6030215A (ja) | 1985-02-15 |
JPH035692B2 JPH035692B2 (ja) | 1991-01-28 |
Family
ID=15219114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58138319A Granted JPS6030215A (ja) | 1983-07-28 | 1983-07-28 | Cmos論理回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4577124A (ja) |
JP (1) | JPS6030215A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62102499A (ja) * | 1985-10-28 | 1987-05-12 | Nec Corp | メモリ回路 |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5367208A (en) * | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
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