DE4130637A1 - Verfahren zur herstellung eines verbindungselements fuer eine verwendung in leistungshalbleitermodulen - Google Patents

Verfahren zur herstellung eines verbindungselements fuer eine verwendung in leistungshalbleitermodulen

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Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstel­ lung eines für elektrische Verbindungen in einem Leistungs­ halbleitermodul geeigneten Verbindungselements, das aus ei­ nem flexiblen elektrisch isolierenden Träger, insbesondere einer Polyimidfolie, besteht, der auf seiner Oberseite mit einer Metallschicht, insbesondere einer Kupferschicht, ver­ sehen ist, die zu Leiterbahnen strukturiert sein kann, wo­ bei der Träger an wenigstens einer Stelle unter der Metall­ schicht eine Öffnung aufweist.
Aus IBM Technical Disclosure Bulletin 1988, Vol. 31, Nr. 6, Seite 335 bis 336 ist ein Verbindungselement bekannt, das aus einer kupferkaschierten Polyimidfolie besteht. Die Po­ lyimidfolie weist Öffnungen auf, die mit Hilfe eines Lasers hergestellt sind.
Aus IBM Technical Disclosure Bulletin 1989, Vol. 32, Nr. 3B, Seite 1 bis 3, ist ein ähnliches Verbindungselement bekannt, das Öffnungen aufweist, die durch Ätzen herge­ stellt sind. Das Verbindungselement kann mit Hilfe einer Thermode mit metallisierten und vorbeloteten Leiterbahnen einer Leiterplatte verlötet werden.
Diese aus der Mikroelektronik bekannte Filmtechnik und ins­ besondere die Verfahren zur Herstellung von kupferkaschier­ ten Kunststoffolien haben keine Anwendung zur Herstellung von Verbindungselementen für Leistungshalbleitermodule ge­ funden. Es werden auch jetzt noch einzelne Kupferclips oder Dickdrahtbonds zur Herstellung von Verbindungen innerhalb von Leistungshalbleitermodulen verwendet, obwohl sie auf­ wendige Herstellverfahren erfordern. Die Herstellung der Öffnungen in kupferkaschierten Kunststoffolien ist nämlich ebenfalls aufwendig, insbesondere wenn große Öffnungen mit Hilfe eines Laserstrahls herzustellen sind.
Davon ausgehend liegt der Erfindung die Aufgabe zugrunde, ein verbessertes Verfahren zur Herstellung eines Verbin­ dungselements für Leistungshalbleitermodule anzugeben.
Diese Aufgabe wird gelöst durch ein Verfahren zur Herstel­ lung eines für elektrische Verbindungen in einem Leistungs­ halbleitermodul geeigneten Verbindungselements, das aus ei­ nem flexiblen elektrisch isolierenden Träger, insbesondere einer Polyimidfolie, besteht, der auf seiner Oberseite mit einer Metallschicht, insbesondere einer Kupferschicht, ver­ sehen ist, die zu Leiterbahnen strukturiert sein kann, wo­ bei der Träger an wenigstens einer Stelle unter der Metall­ schicht eine Öffnung aufweist, und wobei
  • a) die Öffnungen im Träger durch maskierte Photoablation unter Verwendung einer UV-Lampe hergestellt werden, und
  • b) die Metallschicht auf ihrer Unterseite in den durch Öffnungen im Träger freigegelegten Bereichen durch Aufbringen von Lot, z. B. im Siebdruckverfahren oder durch Wellenlöten, vorbelotet wird.
Außerdem wird die Aufgabe durch ein Verfahren gelöst, das sich vom vorstehenden Verfahren dadurch unterscheidet, daß keine Vorbelotung der Metallschicht vorgenommen wird, son­ dern ein elektrisch leitfähiger Kleber auf die freigelegten Metallschichten, z. B. im Siebdruckverfahren, aufgetragen wird.
Die beiden Verfahrensvarianten ermöglichen die Bereitstel­ lung von Verbindungselementen zur Kontaktierung von Lei­ stungshalbleiterchips mit lötfähigen Kontaktflächen bzw. von Leistungshalbleiterchips mit nichtlötfähigen, d. h. Alu­ miniumkontakten.
Die erfindungsgemäße Verwendung einer UV-Lampe anstelle ei­ nes Laserstrahlers hat den Vorteil, daß durch die praktisch gleichmäßige Beleuchtung einer großen Fläche eine wesentli­ che Beschleunigung und Erleichterung des Photo-Ablations­ prozesses erzielt wird. Damit wird z. B. ein bei Laserbe­ strahlung übliches mechanisches, schrittweises Verschieben eines Verbindungselements überflüssig, weil das gesamte Element gleichzeitig bestrahlt wird. Die Herstellung von Verbindungselementen wird dadurch wesentlich vereinfacht und kann problemlos automatisiert werden.
Die Verbindungselemente mit einer Lot- oder Kleberbeschich­ tung können in einer automatisierten Modulfertigung einge­ setzt werden. Sie ermöglichen auch auf einfache Weise eine Integration von Mikroelektronikschaltungen in Leistungs­ elektronikgruppen, also die sogenannte Vorwärts-Integra­ tion.
Die zur Herstellung des Verbindungselements verwendete UV-Lampe muß selbstverständlich eine hinreichende Lei­ stungsdichte aufweisen. Geeignete UV-Lampen sind in dem Aufsatz "Neue UV-Strahler für industrielle Anwendungen", ABB Technik 3/91, Seite 21 bis 28 beschrieben.
Die Erfindung und weitere Vorteile werden nachstehend an­ hand von in der Zeichnung dargestellten Ausführungsbeispie­ len näher erläutert. Es zeigen die
Fig. 1a bis 1e das erfindungsgemäße Verfahren zur Her­ stellung eines Verbindungselements,
Fig. 2 Modulanordnung mit einer weiteren Ver­ drahtungsebene für einen Steuerteil.
Fig. 1a zeigt ein bevorzugtes Ausgangsmaterial, nämlich eine kupferkaschierte Polyimidfolie 1, die kommerziell als Kapton-Folie sowohl mit unterschiedlichen Dicken des elek­ trisch isolierenden Trägers 2, also des Polyimids, als auch verschiedenen Dicken der Metallschicht 3 aus Kupfer erhält­ lich ist. Die Folie 1 wird in große, aber noch bequem pro­ zessierbare Stücke von beispielsweise 4′′×6′′ geschnitten. Die Erfindung läßt sich jedoch auch mit anderem Ausgangsma­ terial realisieren.
Fig. 1b zeigt eine Folie 1 nach einer photolitografischen Strukturierung der Kupferschicht 3 zur Herstellung ge­ wünschter Leiterbahnen. Diese Strukturierung kann nach ei­ nem bekannten Verfahren durch Belacken, Belichten, Ent­ wickeln, Ätzen und Lackstrippen erfolgen.
Fig. 1c zeigt einen für die Erfindung wesentlichen Schritt, nämlich das Herstellen von Öffnungen 4 (siehe Fi­ gur 1d) in der unter der Kupferschicht 3 befindlichen Poly­ imidfolie 2. Die Öffnungen 4, also die Kontaktlöcher, wer­ den durch maskierte Photo-Ablation hergestellt. Dabei wird eine Metallmaske 5 benutzt, die einfach hergestellt werden kann und durch deren Austausch auf einfache Weise eine An­ passung an ein geändertes Layout möglich ist. Das Photo-Ablationsverfahren ist z. B. in "Photoablation of Po­ lyimid with IR and UV Laser Radiation", Applied Surface Science 43 (1989), Seite 352 bis 357, North Holland, be­ schrieben. Beim erfindungsgemäßen Verfahren wird die Poly­ imidfolie 2 durch Löcher 6 in der Metallmaske 5 mit Hilfe einer UV-Lampe 7 bestrahlt, das die Bindungen des Polyimids aufbricht und das Material lokal entfernt.
Fig. 1d zeigt ein Verbindungselement 8 nach Abschluß des in Fig. 1c gezeigten Fertigungsschrittes.
Zur Vorbereitung des Verbindungselements 8 für die Montage in einem Leistungshalbleitermodul schließt sich ein in Fi­ gur 1e dargestellter Herstellungsschritt an, in welchem eine Belotung der Kupferschicht 2 von ihrer Unterseite her erfolgt. Diese Belotung wird z. B. mit Hilfe einer Wellenlötanlage durchgeführt, wobei alle durch Photo-Ablation freigegebenen Kupferflächen mit einem z. B. niedrig schmelzenden Lot 8 benetzt werden. Der Polyi­ mid-Rand der Flächen dient dabei als Lötstopp. Die herge­ stellte Lotdicke kann durch die Prozeßparameter, z. B. die Durchlaufgeschwindigkeit, eingestellt werden. Durch diese Vorbelotung entfällt auf vorteilhafte Weise die Notwendig­ keit auf Halbleiter-Chips, die mit Hilfe des Verbindungs­ elements 8 kontaktiert werden sollen, sogenannte Bumps her­ zustellen. Die Halbleiter-Chips und andere Bauelemente müs­ sen lediglich lötbare Kontakte aufweisen.
Soweit das in Fig. 1d gezeigte Element noch nicht das ge­ wünschte einzelne Verbindungselement 8 ist, sondern noch eine Folie mit mehreren zusammenhängenden Verbindungsele­ menten, so schließt sich noch ein Stanzschritt zur Teilung in einzelne Verbindungselemente 8 an.
Anstelle einer Vorbelotung, die auch vorteilhaft im Sieb­ druckverfahren aufgebracht werden kann, kann auch eine Be­ schichtung mit einem Leitkleber z. B. im Siebdruckverfahren durchgeführt werden.
Fig. 2 zeigt in einer schematischen Darstellung ein Ver­ wendungsbeispiel für Verbindungselemente 8, wobei in einem Leistungshalbleitermodul eine weitere Verdrahtungsebene für Steuereinrichtungen 20 vorgesehen ist. Die Halterung einer dafür geeigneten Trägeranordnung 21 im Gehäuse eines Moduls ist nicht dargestellt. Der Fig. 2 ist zu entnehmen, daß zur Herstellung elektrischer Verbindungen zwischen der zweiten und der dritten Verdrahtungsebene ebenfalls Folien­ clips nach der Art des Verbindungselements 8 eingesetzt werden. Auf diese Weise können separat gefertigte und gete­ stete Steuerungsteile auf einfache Weise durch Hochbiegen eines Verbindungselements 8 nachträglich mit einem geteste­ ten Leistungsteil eines Moduls kombiniert werden. In Modu­ len kleiner Leistung können außerdem Verbindungselemente 8 anstelle von Anschlußlaschen 18 eingesetzt werden.
Durch die Verwendung des erfindungsgemäßen Verbindungsele­ ments 8 für die interne Verdrahtung in Leistungshalbleiter­ modulen wird im Vergleich zu Anordnungen und Herstellver­ fahren nach dem Stand der Technik erreicht, daß die Anzahl der Verbindungen und der Verbindungstypen im Modul und da­ mit auch die Zahl der notwendigen Fertigungsschritte erheb­ lich kleiner wird.
Bezugszeichenliste
 1 kupferkaschierte Polyimidfolie
 2 elektrisch isolierender Träger, z. B. Polyimidfolie
 3 Metallschicht, z. B. Kupferschicht
 4 Öffnungen am Träger
 5 Metallmaske
 6 Loch
 7 UV-Licht
 8 Verbindungselement
 9 Lot
10 Substrat
11 strukturierte Metallisierung
12 Bauelement
18 Anschlußlasche
20 Steuerungseinrichtung
21 Trägeranordnung

Claims (2)

1. Verfahren zur Herstellung eines für elektrische Verbin­ dungen in einem Leistungshalbleitermodul geeigneten Verbin­ dungselements, das aus einem flexiblen elektrisch isolie­ renden Träger, insbesondere einer Polyimidfolie besteht, der auf seiner Oberseite mit einer Metallschicht, insbeson­ dere einer Kupferschicht, versehen ist, die zu Leiterbahnen strukturiert sein kann, wobei der Träger an wenigstens ei­ ner Stelle unter der Metallschicht eine Öffnung aufweist, dadurch gekennzeichnet, daß
  • a) die Öffnungen im Träger durch maskierte Photoablation unter Verwendung einer UV-Lampe hergestellt werden, und
  • b) die Metallschicht auf ihrer Unterseite in den durch Öffnungen im Träger freigegelegten Bereichen durch Aufbringen von Lot, z. B. im Siebdruckverfahren oder durch Wellenlöten, vorbelotet wird.
2. Verfahren zur Herstellung eines für elektrische Verbindungen in einem Leistungshalbleitermodul geeigneten Verbindungselements, das aus einem flexiblen elektrisch isolierenden Träger, insbesondere einer Polyimidfolie be­ steht, der auf seiner Oberseite mit einer Metallschicht, insbesondere einer Kupferschicht, versehen ist, die zu Lei­ terbahnen strukturiert sein kann, wobei der Träger an we­ nigstens einer Stelle unter der Metallschicht eine Öffnung aufweist, dadurch gekennzeichnet, daß
  • a) die Öffnungen im Träger durch maskierte Photoablation unter Verwendung einer UV-Lampe hergestellt werden, und
  • b) die Metallschicht auf ihrer Unterseite in den durch Öffnungen im Träger freigegelegten Bereichen mit ei­ nem elektrisch leitenden Kleber z. B. im Sieb-druck­ verfahren beschichtet wird.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4300516A1 (de) * 1993-01-12 1994-07-14 Abb Ixys Semiconductor Gmbh Leistungshalbleitermodul
DE19508835C1 (de) * 1995-03-11 1996-04-25 Freudenberg Carl Fa Verfahren zur Herstellung von Leiterplatten mit leitfähigen Sacklöchern
DE19621545C1 (de) * 1996-05-29 1998-02-05 Cicorel S A Verfahren zum Herstellen einer Leiterplatte
US5842273A (en) * 1996-01-26 1998-12-01 Hewlett-Packard Company Method of forming electrical interconnects using isotropic conductive adhesives and connections formed thereby
WO2004038471A1 (en) * 2002-10-28 2004-05-06 Terahertz Photonics Ltd An optical board with electrical and optical wiring layers and a method of its production
DE10355925A1 (de) * 2003-11-29 2005-06-30 Semikron Elektronik Gmbh Leistungshalbleitermodul und Verfahren seiner Herstellung
DE102006013078A1 (de) * 2006-03-22 2007-10-04 Semikron Elektronik Gmbh & Co. Kg Kompaktes Leistungshalbleitermodul mit Verbindungseinrichtung
DE102018206482A1 (de) * 2018-04-26 2019-10-31 Infineon Technologies Ag Halbleiterbauelement mit einem Clip aus Verbundmaterial
DE102019218417A1 (de) * 2019-11-28 2021-06-02 Heraeus Deutschland GmbH & Co. KG Verfahren zur Herstellung eines mit einem oder mehreren Lotdepots ausgestatteten Substrats

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4004602A1 (de) * 1990-02-15 1991-08-29 Asea Brown Boveri Verfahren zum vorbeloten eines substrats

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4004602A1 (de) * 1990-02-15 1991-08-29 Asea Brown Boveri Verfahren zum vorbeloten eines substrats

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
ABB Technik 3/91, S. 21-28 *
Applied Surface Science, 1989, Vol. 43, S. 352-357 *
IBM Technical Disclosure Bulletin, 1988, Vol. 31, Nr. 6, S. 335, 336 *
J.: Microelectronics Interconnection and Packaging, New York: McGraw-Hill Inc. 1980, S. 116-125 *
LYMAN *
Technische Rundschau, 9/91, S. 68/70 *

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4300516A1 (de) * 1993-01-12 1994-07-14 Abb Ixys Semiconductor Gmbh Leistungshalbleitermodul
DE4300516C2 (de) * 1993-01-12 2001-05-17 Ixys Semiconductor Gmbh Leistungshalbleitermodul
DE19508835C1 (de) * 1995-03-11 1996-04-25 Freudenberg Carl Fa Verfahren zur Herstellung von Leiterplatten mit leitfähigen Sacklöchern
US5842273A (en) * 1996-01-26 1998-12-01 Hewlett-Packard Company Method of forming electrical interconnects using isotropic conductive adhesives and connections formed thereby
DE19621545C1 (de) * 1996-05-29 1998-02-05 Cicorel S A Verfahren zum Herstellen einer Leiterplatte
WO2004038471A1 (en) * 2002-10-28 2004-05-06 Terahertz Photonics Ltd An optical board with electrical and optical wiring layers and a method of its production
DE10355925B4 (de) * 2003-11-29 2006-07-06 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul und Verfahren seiner Herstellung
US7042074B2 (en) 2003-11-29 2006-05-09 Semikron Elektronik Gmbh & Co., Kg Power semiconductor module and method for producing it
DE10355925A1 (de) * 2003-11-29 2005-06-30 Semikron Elektronik Gmbh Leistungshalbleitermodul und Verfahren seiner Herstellung
DE102006013078A1 (de) * 2006-03-22 2007-10-04 Semikron Elektronik Gmbh & Co. Kg Kompaktes Leistungshalbleitermodul mit Verbindungseinrichtung
DE102006013078B4 (de) * 2006-03-22 2008-01-03 Semikron Elektronik Gmbh & Co. Kg Kompaktes Leistungshalbleitermodul mit Verbindungseinrichtung
US7626256B2 (en) 2006-03-22 2009-12-01 Semikron Elektronik Gmbh & Co. Kg Compact power semiconductor module having a connecting device
DE102018206482A1 (de) * 2018-04-26 2019-10-31 Infineon Technologies Ag Halbleiterbauelement mit einem Clip aus Verbundmaterial
US10971457B2 (en) 2018-04-26 2021-04-06 Infineon Technologies Ag Semiconductor device comprising a composite material clip
DE102018206482B4 (de) 2018-04-26 2024-01-25 Infineon Technologies Ag Halbleiterbauelement mit einem Verbundwerkstoffclip aus Verbundmaterial
DE102019218417A1 (de) * 2019-11-28 2021-06-02 Heraeus Deutschland GmbH & Co. KG Verfahren zur Herstellung eines mit einem oder mehreren Lotdepots ausgestatteten Substrats

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